JPH01130240A - データ列発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はワードジェネレータ、クロックジェネレータ等
のデータ列を高速で発生することができるデータ列発生
装置に関する。

〔従来技術およびその問題点〕

ワードジェネレータ等データ列を高速で発生するディジ
タル機器においては、発生したいデータ列をメモリに書
き込んでおき、これをクロックに同期して読み出すこと
により、所望のデータ列を得る。そのようなメモリおよ
びその周辺部分を第３図に示す。

第３図の構成においては、先ず先頭アドレスをアドレス
カウンタ３１にセットしクロックｆｃＬ＆を与える。こ
れによりアドレスカウンタ３１はこの先頭アドレスから
連続したアドレスをクロックｆ□１に同期してメモリ３
３に与え、そこから読み出されたデータはクロックｆ　
ｃｌｌに同期してラッチ３５にいったんラッチされる。

これにより、メモリ３３中の第３図に示される先頭アド
レスと最終アドレスとの間に予め書き込んでおいた出力
したいデータ列がラッチ３５の出力に与えられる。

一方、アドレスカウンタが発生するアドレスはアドレス
比較器３７にも与えられ、これが同じくアドレス比較器
３７に与えられている最終アドレスと一致した時この装
置の動作が止まるようになっている。あるいはこの一致
が起こった時に再度先頭アドレスに戻って同じ動作を繰
り返したり、またはこの繰り返しの回数をカウントする
カウンタを別に設けて、予め設定した回数だけ繰り返し
たところで動作が止まるよう、にしてもよい。このよう
にして、データ列の繰り返しには様々な選択があるが、
何れにせよこのような構成ではメモリ３３の読出し速度
が制限となって高速でのデータ列の発生は困難である。

この問題を解決するため、従来は第４図に示す構成を用
いることにより、メモリの速度を越える高速のデータ列
を発生させていた。

すなわち、第４図の構成ではアドレス比較器４７、アド
レスカウンタ４１の構成は基本的に第３図に示すものと
同じである。ここにおいて、１／ｎ分周器４０１により
クロックｒｃｔえを１　／　ｎに分周したものをアドレ
スカウンタ４１に与える。

アドレスカウンタ４１の出力するアドレスはバンクｌか
らバンクｎまでのｎ４のバンクを並列に並べて構成した
メモリ４３に与えられる。バンク１からバンクｎは夫々
与えられたアドレスからの読出結果を対応するラッチ１
からラッチｎにセットする。クロックｒｃｔｈを入力す
るｎカウンタ４０５のカウント出力はマルチプレクサ４
０３の選択信号入力に与えられ、これによりマルチプレ
クサ４０３はラッチ１からラッチｎにセットされている
データを順番に選択して出力する。このような構成、制
御を行うことにより、メモリの速度のｎ倍の速さでデー
タ列を発生することができるようになる。

しかしながら、第４図に示したような従来例では発生す
ることができるデータ列の長さあるいは周期がｎの倍数
に制限されるという、大きな問題点があった。すなわち
この構成では、メモリからはｎ個のデータが同時に読み
出され、マルチプレクサもｎ個のデータが入っているラ
ッチ群内の各ラッチを順次選択して出力するようになっ
ていた。

このような構成を取った場合、ｎを太き（する程、より
高速のデータ列を発生することができるようになる反面
、発生することができるデータ列の長さあるいは周期が
いっそう飛び飛びになってしまう。

この問題を解決するため、従来ではデータの長さ／周期
がｎの倍数でない場合は、余分な意味のないデータを付
は加えてデータの長さをｎの倍数にしたり、あるいは繰
り返しデータを発生する場合にはｎとデータ列の周期ｐ
との公倍数の長さのデータを先頭アドレスと最終アドレ
スとの間に書いておく等の方式を取っていた。しかし、
前者については、余分なデータを必ずしも付は加えるこ
との出来ない場合があり、後者についても複数周期のデ
ータをメモリに書かなければならないことによるメモリ
の無駄が生じるという問題が発生する等、何れにせよ使
いにくいものとなり、アプリケーション上、ｎの倍数と
いう制限は大きな問題となる。

〔発明の目的〕

本発明の目的は上述した従′来技術の問題点を解消し、
データ列の長さ／周期に関するｎの倍数という制限を緩
和することである。

〔発明の概要〕

従来技術においてはメモリから読み出された複数個のデ
ータがラッチされているラッチ群中の全てのラッチをス
キャンして出力していたのに対し、本発明の実施例によ
れば、その一部のラッチしかアクセスしないようにする
ことができる。

ある構成では、メモリからのデータ群の読み出しの間に
読み出しを行う対象となるラッチの個数の選択を、デー
タ列の発生中に動的に変化させることができる。例えば
、メモリにｎ＋１個のバンクを設けるとともに、ラッチ
の個数の選択をｎとｎ＋１の２通りに動的に変化させる
ことができるようにすれば、発生可能なデータ列の長さ
／周期Ｎは、 Ｎ＝ｉＸｎ＋ｊＸ　（ｎ＋１） （ｉ、ｊは非負整数、両者がともにＯとなることはない
） とすることができる。

別の構成では、メモリとラッチ群に夫々ｍ＋ｎ個のバン
クとラッチを設けるが、メモリからのデータ群の読み出
しの間に読み出しを行う対象となるラッチの個数をｎ個
、ｎ＋１個、・・・、ｎ＋ｍ−１個、ｍ　＋ｎ個に設定
することができる。これにより従来のｎの倍数に比較し
、ｎ、ｎ＋１、・・・、ｎ＋ｍ−１、ｎ十ｍの何れかの
倍数の長さ／周期のデータ列を発生することができる。

〔発明の実施例〕

第１図は本発明の第１の実施例のブロック図である。

同図において、アドレス比較器１７およびアドレスカウ
ンタ１１の動作は第４図のものと同じである。メモリ群
１３にはｎ＋１個のバンクが設けられている。アドレス
カウンタ１１にアドレスを供給する（　１　／　ｎ　、
　　１　／　ｎ　＋　１　）分周器１０１は分周数をｎ
とｎ＋１の一方に随時切り換えることができる。またマ
ルチプレクサ１０３に選択信号を送る（ｎ、ｎ＋１）カ
ウンタ１０５もやはりそのカウント数をｎとｎ＋１の一
方に随時切り換えることができる。

所望のデータ列の長さ／周期をＮとすると、Ｎ＝ｉＸｎ
＋ｊＸ　（ｎ＋１）　　、、、（１）（Ｌ　ｊは非負整
数、両者が同時には０となることはない） なる関係があれば、ｉ回分はメモリ１３のうちのｎ個の
並列に配置されたバンクの部分を使い、残りのｊ回はメ
モリ１３の全てのバンクを使うことにより、このデータ
列を発生できる。つまり、第３図に示したｎバンクのメ
モリを有するデータ列発生装置とｎ＋１バンクのメモリ
を有する装置とを動的に切り換えてデータ列を発生させ
ることと等価な動作をしている。

この動作において、ｉ＋ｊは先頭アドレスと最終アドレ
スとの間のアドレス数に等しい、そこで、先頭アドレス
と最終アドレスに加えて、ｉ　（ｊでもよい）の値を予
め計算しておき（計算法は後述する）、これを第１図中
のｉカウンタ１０７にセットしておけばよい。すなわち
、この装置の動作が始まると、ｉカウンタ１０７の内容
が０でない場合にはｉカウンタ１０７の出力により（１
／　ｎ　。

１／ｎ＋１）分周器１０１および（ｎ、ｎ＋１）カウン
タ１０５は夫々分周数、カウント数がｎに設定される。

（ｎ、ｎ＋１）カウンタ１０５の出力するクロックはア
ドレスカウンタ１１とラッチ群１５に加えてｉカウンタ
１０７にも加えられ、その内容をデクリメントする。こ
れによりｉカウンタ１０７の内容がＯになると、その出
力が変化し、（’１／ｎ、１／ｎ＋１）分周器１０１お
よび（ｎ、ｎ＋１）カウンタ１０５の分周数およびカウ
ント数を夫々ｎ＋ｌに切り換える。その後アドレスカウ
ンタ１１の出力するアドレスが最終アドレスになったと
き、必要に応じて、動作を停止してもよいし、あるいは
先頭アドレスとｉの値を夫々アドレスカウンタ１１とｉ
カウンタ１０７に再度設定して以上の動作を繰り返し、
周期的なデータ列を発生させてもよい、あるいは、別に
カウンタを設けてこの周期的動作が所定の回数だけ繰り
返された時に動作を停止するようにしてもよい。

こうした構成を取ることにより発生できるデータ列の長
さ／周期Ｎは、ｎ（ｎ−１）以上の任意の自然数（証明
は後述）、およびこれ未満の場合も従来に比べて大幅に
自由度が増している。従って、殆ど全ての長さ／周期を
本構成を用いることにより実現できる。

なお、第１図に示す構成例ではラッチ群１５中のデータ
を選択するのにマルチプレクサ１０３を用いているが、
マルチプレクサは本質的な構成要素ではなく、要するに
上述の条件を満足するようにラッチの出力を選択できれ
ばよい。

例えば第１Ａ図に示すようにｎ＋１ビツトシうトレジス
タ１０９−１．１０９−２．１０９−３．１０９−４を
用いて構成することができる。なお同図ではメモリ１３
の各バンクは４ビット幅としであるが、他のビット幅で
も容易に実現できることは明らかであろう。

あるいはシフトレジスタの代わりに第１Ｂ図に　　。

示すように出力にトライステートコントロールが付いた
ラッチ群１５Ｂを用いてもよい。

以下では上述のｉカウンタに設定するｉの値の計算法を
説明する。

（１）式でｊ＝０（つまりこの装置を常にｎ個のバンク
を持つデータ列発生装置として動作させる）として、こ
の式の右辺がＮを越えない最大のｉの値ｉ、−０を求め
ると、 ｉＪ、。　＝　　（Ｎ／ｎ） （ただし〔〕はガガラの記号） となり、また右辺をＮとするには ｍｏｄ、Ｎ だけの個数のデータが不足する。

０　≦　ｍｏｄＲＮ　≦　ｎ−１ だから、ｉｊ、。がｎ−１以上なら、１．−０回のうち
ｍｏｄ、Ｎ回はｎ＋１個のバンクを有するデータ列発生
装置として動作させることにより、発生するデータ列の
長さ／周期をＮとすることができる。すなわちｉカウン
タ１０７に設定すべきｉの値は （Ｎ／ｎ）−ｍｏｄ、Ｎ となる。また上の説明から、（Ｎ／ｎ）がｎ−１未満な
らば、Ｎの値によっては（１）式のように表現できない
場合があることが分かる。

第２図は本発明の他の実施例のブロック図である。

同図において、アドレス比較器２７およびアドレスカウ
ンタ２１の動作は第４図のものと同じである。メモリ群
２３にはｎ＋ｍ個のバンクが設けられている。アドレス
カウンタ２１にクロックを供給するタイミングジェネレ
ータ２０１はそこに与えられる周波数Ｌｌｌを分周する
分周器であり、その分周数ｄはｎからｎ＋ｍまで変える
ことができる。この分周数はデータ列の発生を開始する
前に予め設定しておく、マルチプレクサ２０３に選択信
号を送る（ｎ〜ｎ　＋ｍ）カウンタ２０５のカウント数
も分周数ｄと同じに設定しておく。

このような構成を取ることにより、従来ｎの倍数に制限
されていたデータ列の長さや周期を、ｎの倍数だけでな
く、ｎ＋１．ｎ＋２、・・・、ｎ十ｍの倍数にも選択で
きるようになる。すなわち、発生したいデータの長さや
周期がｎ　−ｎ　＋　ｍを約数に持てば、その約数をｄ
としてタイミングジェネレータ２０１の分周数および（
ｎ　−ｎ　＋　ｍ　）カウンタ２０５のカウント数をｄ
に設定し、メモリ２３の各バンクに夫々適切なデータを
ストアしておけばよい。

上述の実施例の動作は従来例についての説明において述
べたように、アドレスカウンタ１１のアドレスが最終ア
ドレスに到達したところで停止させてもよい、し、再度
先頭アドレスに戻ることによって周期的動作をさせても
よいし、あるいは別にカウンタを設けて先頭アドレスと
最終アドレスとの間のデータ列を予め指定した回数だけ
繰り返し発生させる等、多様な選択を行うことが可能で
ある。

また上述の実施例と同じく、マルチプレクサ２０３の代
わりにシフトレジスタを用いて同様の動作をさせてよい
、またｎ＋ｍ個のラッチにトライステート出力のものを
用いて、出力したいデータを保持しているラッチの出力
だけをエネーブルするという制御を行うことにより、マ
ルチプレクサと同様な動作をさせてもよい。

ここで具体例としてｎ＝４、ｍ＝＝３としアクセろタイ
ム３５ｎＳのメモリを用いて、第１図、第２図、第３図
、第４図のデータ列発生装置を動作させた場合の動作速
度およびデータ列の長さ／周期の制限を下の表に示す。

表 〔発明の効果］ 以上詳細に説明したように、本発明によれば低速のメモ
リを用いても、長さ／周期の自由度の大きなデータ列を
高速で発生することができる。

【図面の簡単な説明】

第１図、第２図は夫々本発明の実施例のブロック図、第
１Ａ図、第１Ｂ図は第１図に示した実施例の変形例を示
すブロック図、第３図、第４図は従来技術のブロック図
である。 １１．２１．３１４１ニアドレスカウンタ、１３．２３
．３３．４３：メモリ、 １５．１５．２５．４５：ラッチ群、 １７．２７．３７．４７：アドレス比較器、３５：ラッ
チ、 １０１　：　　（１／ｎ、１／ｎ＋１）分周器、２０１
：タイミングジェネレータ、 ４０１：１／ｎ分周器、 １０３．２０３．４０３：マルチプレクサ、１０５：　
　（ｎ、ｎ＋１）カウンタ、１０９−１〜１０９〜４　
：　ｎ＋１ビットシフトレジスタ、 ２０５　：　　（ｎ−ｎ＋ｍ）カウンタ、４０５；ｎカ
ウンタ・

Claims (1)

1. 【特許請求の範囲】 アドレスが与えられたことに応答して複数語のデータが
   読み出されるメモリと、 前記複数語のデータを前記メモリの次の読み出しの前に
   逐次出力する出力手段と を有するデータ列発生装置において、 前記出力手段が前記複数語中の一部の語のみを出力する
   ように制御可能な制御手段 を設けたことを特徴とするデータ列発生装置。