JPH0587619U - クロック信号生成回路 - Google Patents

Abstract

(57)【要約】 【目的】 本考案は、繰り返し周期の大きく異なるクロ
ック信号を生成する場合、複雑な繰り返し信号を生成す
る場合でも、生成回路が複雑なものになることなくま
た、生成した各信号の同期を取ることも容易となり、必
要な場合には自由に生成する信号を変更できるようなク
ロック生成回路を提供することを目的としている。 【構成】 複数の入出力データビットを有するメモリ
と、メモリへのデータの書込みを行いまたメモリからの
データを読み出す際の切り替え動作を指示するＣＰＵ
と、メモリに対して指定するアドレスをＣＰＵから与え
らられるものと、それとは別に生成したアドレスとを切
り替えるためのセレクタと、メモリのデータを読み出す
際にメモリに対して指定するアドレスを生成するための
カウンタと、ＣＰＵの制御を受けてセレクタおよびメモ
リの動作を制御する制御回路により構成して、メモリに
書き込まれたデータを周期的に読み出すことにより複数
のクロック信号を生成するようにしたものである。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はパソコン、ワープロ等の情報処理装置のクロック信号や同期信号の生 成回路に関するものである。

【０００２】

【従来の技術】

パソコン、ワープロ等の情報処理装置においては内部の回路動作を制御するた めに複数の異なるクロック信号や同期信号を使用しており、これらを生成するた めに原振となるクロック信号を分周した信号やそれらを組み合わせて論理的に合 成された信号を使用している。従来これらの信号の生成は分周器と論理回路との 組み合せによって実現されている。

【０００３】

【考案が解決しようとする課題】

従来の分周器と論理回路の組合せによるクロック信号や同期信号の生成回路で は、例えば表示回路に使用される水平同期信号、垂直同期信号のように短い周期 のクロック信号と長い周期のクロック信号を同期した信号として生成する場合に は、使用する分周器やカウンタの回路規模が大きくなる欠点がありまた、複雑な 繰り返し信号を生成する場合にはそれを合成する論理回路も複雑となって、論理 回路を構成する素子の遅延によって生成した各信号の同期を取ることも困難にな るという欠点がある。

【０００４】 したがって本考案の目的は、繰り返し周期の大きく異なるクロック信号を生成 する場合や、複雑な繰り返し信号を生成する場合でも、生成回路が複雑なものに なることなくまた、生成した各信号の同期を取ることも容易となり、必要な場合 には自由に生成する信号を変更できるようなクロック生成回路を提供することに ある。

【０００５】

【課題を解決するための手段】 本考案は上述の目的を達成するために、複数の入出力データビットを有するメ モリと、メモリへのデータの書き込みを行いまたメモリからのデータを読み出す 際の切り替え動作を指示するＣＰＵと、メモリに対して指定するアドレスをＣＰ Ｕから与えらられるものとそれとは別に生成したアドレスとを切り替えるための セレクタと、メモリのデータを読み出す際にメモリに対して指定するアドレスを 生成するためのカウンタと、ＣＰＵの制御を受けてセレクタおよびメモリの動作 を制御する制御回路により構成して、メモリに書き込まれたデータを周期的に読 み出すことにより複数のクロック信号を生成するようにしたものである。

【０００６】

【作用】

本考案によれば、複数の入出力データビットを有するメモリはそれぞれのデー タビットより出力されるデータが、生成するクロック信号となるようにＣＰＵに よって書き込まれたデータを保持する。カウンタはあらかじめ設定されたカウン ト値に至るまで順次カウント値を出力し、設定された値に達したのちは初期値に 戻ってカウント出力を続ける。このカウンタの出力はメモリからのデータ読み出 し時にメモリのアドレスとしてメモリに入力される。ＣＰＵからのアドレスはセ レクタを介してメモリに接続され、セレクタはメモリへのデータ書き込み時には ＣＰＵからのアドレスを、メモリからのデータ読み出し時にはカウンタからの出 力をメモリのアドレスとして接続するように切り替える。セレクタの切り替えお よびメモリの書き込み／読み出し動作の制御また、メモリから読み出されたデー タをクロック信号として出力するためのゲート回路の制御は、ＣＰＵの制御信号 が接続された制御回路によって行なわれる。

【０００７】 このように生成すべきクロック信号の一周期分以上のデータをメモリに蓄積し て、読み出したデータ自身が生成信号となるため複雑な信号を生成する場合でも メモリ上のデータを作成するだけでよく、論理回路や分周器、カウンタ等の回路 規模が大きくなることはない。

【０００８】

【実施例】 以下、本考案の実施例について図面を参照して説明する。

【０００９】 図１において、１はＣＰＵ、２はメモリ、３はセレクタ、４はカウンタ、５は 制御回路、６はゲート回路であり、ＣＰＵのデータバスはメモリの入出力データ ビットに接続され、アドレスバスはセレクタを介してメモリのアドレスバスに接 続されることにより通常はＣＰＵによるメモリ内データの読み出し／書き込みが 可能である。

【００１０】 つぎに動作について説明する。本実施例においてはメモリのＤ０、Ｄ１、Ｄ２ 、Ｄ３の４本のデータビットを使用して４種類の異なるクロック信号を生成する 例を示しており、生成用のデータを格納するためにメモリ内の０番地から３番地 の４つのアドレスを使用する。まずＣＰＵは制御回路を介してセレクタを切り替 えてＣＰＵのアドレスバスをメモリのアドレス入力端子に接続する。つぎにＣＰ Ｕはメモリの０から３番地に表１に示す各データを書き込む。このとき信号出力 部に出力が現われないようゲート回路は制御回路により閉じておく。

【００１１】 つぎにＣＰＵは制御回路を介してカウンタの出力がメモリのアドレス入力端子 に接続されるようにセレクタを切り替える。同時にゲート回路を開いてメモリか らのデータ出力が信号出力部に取り出せるようにする。

【００１２】 カウンタはあらかじめ設定されたカウント値を順次出力するとともに制御回路 にメモリのデータを読み出すためのタイミング信号を供給する。制御回路はこの タイミング信号を受けてメモリからのデータ読み出しの制御を行なう。

【００１３】 本実施例の場合、カウンタは０、１、２、３のカウント値を繰り返し出力しそ れに対応したメモリの０番地、１番地、２番地、３番地のデータが順次読み出さ れることになる。 その結果信号出力部にはメモリのＤ０からＤ３のそれぞれに 対応するＣ０、Ｃ１、Ｃ２、Ｃ３の各出力端子に図２に示すような出力波形が得 られることになる。

【００１４】 本実施例においてはメモリの４ビットの出力を使用して４種類の信号を生成す る例を示したが、ビット幅が８、１６等のメモリを使用したり複数のメモリを使 用することによって必要な数の信号を生成することが可能となる。またカウンタ のカウント値を大きくすることによって繰り返し周期の長い信号の生成も容易に 行なえることになる。

【００１５】

【考案の効果】

以上説明したように、本考案では生成すべき信号の一周期分以上のデータをメ モリに蓄積することによって、いかに複雑な繰り返し信号であろうともメモリ上 にデータを作成するだけで複雑な論理回路を構成することなく生成することがで き、また複数のデータビットを使用することで完全に同期のとれた複数の信号を 出力として得ることができる。

【００１６】 さらに、メモリ上のデータは任意に書き替えることができるため必要な場合に はメモリ上のデータを変更して、なんら論理回路の変更を行なうことなく生成信 号を自由に変化させることが可能になるという効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例を示すブロック図である。

【図２】本実施例によって生成される出力信号波形を示
す波形図である。

【図３】本実施例においてメモリ内部に書き込まれるデ
ータを各ビット、各番地毎に示した図である。

【符号の説明】

１ ＣＰＵ ２ メモリ ３ セレクタ ４ カウンタ ５ 制御回路 ６ ゲート回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 複数の入出力データビットを有するメモ
   リと、メモリへのデータの書き込みを行いまたメモリか
   らのデータを読み出す際の切り替え動作を指示するＣＰ
   Ｕと、メモリに対して指定するアドレスをＣＰＵから与
   えらられるものとそれとは別に生成したアドレスとを切
   り替えるためのセレクタと、メモリのデータを読み出す
   際にメモリに対して指定するアドレスを生成するための
   カウンタと、ＣＰＵの制御を受けてセレクタおよびメモ
   リの動作を制御する制御回路を有しメモリに書き込まれ
   たデータを読み出して複数のクロック信号を生成するよ
   うにしたことを特徴とするクロック信号生成回路。