JPH04273323A - 複数デ−タ列のタイミング調整装置 - Google Patents
複数デ−タ列のタイミング調整装置Info
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- JPH04273323A JPH04273323A JP5614391A JP5614391A JPH04273323A JP H04273323 A JPH04273323 A JP H04273323A JP 5614391 A JP5614391 A JP 5614391A JP 5614391 A JP5614391 A JP 5614391A JP H04273323 A JPH04273323 A JP H04273323A
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- JP
- Japan
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- input
- reset signal
- write
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- timing
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- 230000015654 memory Effects 0.000 claims abstract description 54
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はタイミングの異なる複数
データ列のタイミング調整装置に関するものである。
データ列のタイミング調整装置に関するものである。
【０００２】
【従来の技術】従来のこの種のタイミング装置としては
図５に示すような回路構成のものがある。即ち、この回
路では、２つの入力データ列ＡｉとＢｉに対応して入出
力非同期メモリ１Ａ、１Ｂを設け、そして殊に、その入
力データ列Ｂｉが入力データ列Ａｉに比べて図６に示す
ように、例えば３０Δ（遅延段数）遅れているものとし
て、入力データ列Ａｉ側の入出力非同期メモリ１Ａの手
前にファーストイン・ファーストアウトメモリ（以下、
「ＦＩＦＯメモリ」と言う）２を設けている。
図５に示すような回路構成のものがある。即ち、この回
路では、２つの入力データ列ＡｉとＢｉに対応して入出
力非同期メモリ１Ａ、１Ｂを設け、そして殊に、その入
力データ列Ｂｉが入力データ列Ａｉに比べて図６に示す
ように、例えば３０Δ（遅延段数）遅れているものとし
て、入力データ列Ａｉ側の入出力非同期メモリ１Ａの手
前にファーストイン・ファーストアウトメモリ（以下、
「ＦＩＦＯメモリ」と言う）２を設けている。
【０００３】このような回路においてＦＩＦＯメモリ２
の出力データ列Ａｉ’は入力データ列Ａｉを３０Δ遅延
させたものとなって、他方の入力データ列Ｂｉと同一タ
イミングとなる。そして上記入出力非同期メモリ１Ａ、
１Ｂには図示しない制御回路３からライト制御信号とし
て同一のライトリセット信号反転ＷＲとライトクロック
信号ＷＣＫが入力され、各入力データ列Ａｉ’、Ｂｉの
各データが夫々同一タイミングで入出力非同期メモリ１
Ａ、１Ｂに書き込まれる。
の出力データ列Ａｉ’は入力データ列Ａｉを３０Δ遅延
させたものとなって、他方の入力データ列Ｂｉと同一タ
イミングとなる。そして上記入出力非同期メモリ１Ａ、
１Ｂには図示しない制御回路３からライト制御信号とし
て同一のライトリセット信号反転ＷＲとライトクロック
信号ＷＣＫが入力され、各入力データ列Ａｉ’、Ｂｉの
各データが夫々同一タイミングで入出力非同期メモリ１
Ａ、１Ｂに書き込まれる。
【０００４】更に、詳細に述べると、入出力非同期メモ
リ１Ａ、１Ｂへのデータの書き込みは、先ず、ライトリ
セット信号反転ＷＲを”Ｌ”（Ｌｏｗ）レベルにして、
各メモリ１Ａ、１Ｂ内に内蔵のライトアドレス発生手段
（図示せず）をクリアーし、各メモリ１Ａ、１Ｂのライ
トアドレスを「０」にする。次に、ライトリセット信号
反転ＷＲを”Ｈ”（Ｈｉｇｈ）レベルにすることにより
入出力非同期メモリ１Ａ、１Ｂの各「０」アドレスには
夫々入力データ列Ａｉ’、Ｂｉのデータ０ａ、０ｂが書
き込まれる。
リ１Ａ、１Ｂへのデータの書き込みは、先ず、ライトリ
セット信号反転ＷＲを”Ｌ”（Ｌｏｗ）レベルにして、
各メモリ１Ａ、１Ｂ内に内蔵のライトアドレス発生手段
（図示せず）をクリアーし、各メモリ１Ａ、１Ｂのライ
トアドレスを「０」にする。次に、ライトリセット信号
反転ＷＲを”Ｈ”（Ｈｉｇｈ）レベルにすることにより
入出力非同期メモリ１Ａ、１Ｂの各「０」アドレスには
夫々入力データ列Ａｉ’、Ｂｉのデータ０ａ、０ｂが書
き込まれる。
【０００５】更に、次のライトクロック信号により各入
出力非同期メモリの書き込みアドレスが１つ進み、次の
入力データ１ａ、１ｂがアドレス「１」に書き込まれる
。以下同様にしてライトクロック信号が入力される毎に
アドレスが順次１つ進み入力データ列Ａｉ’、Ｂｉのデ
ータが各入出力非同期メモリ１Ａ、１Ｂに書き込まれる
。
出力非同期メモリの書き込みアドレスが１つ進み、次の
入力データ１ａ、１ｂがアドレス「１」に書き込まれる
。以下同様にしてライトクロック信号が入力される毎に
アドレスが順次１つ進み入力データ列Ａｉ’、Ｂｉのデ
ータが各入出力非同期メモリ１Ａ、１Ｂに書き込まれる
。
【０００６】一方、入出力非同期メモリからの読み出し
は、先ず、リードリセット信号反転ＲＲを”Ｌ”レベル
にして、各入出力非同期メモリに内蔵のリードアドレス
手段（図示せず）をクリアーし、リードアドレスを「０
」とする。この時リードクロック信号ＲＣＫにより各メ
モリ１Ａ、１Ｂからは出力データ列Ａ０、Ｂ０としてア
ドレス「０」に書き込まれていた出力データ０ａ、０ｂ
が出力される。次にリードリセット反転ＲＲを”Ｈ”レ
ベルにし、リードクロック信号ＲＣＫを入力し、リード
アドレスを１つ進め「１」にすることでアドレス「１」
のデータ１ａ、１ｂが出力される。以下同様にしてリー
ドクロック信号が入力される毎にアドレスが進み、入出
力非同期メモリに書き込まれたデータが順次出力される
。上記の様に複数の入力データ列のタイミングが異なる
場合、従来はデジタル遅延線、例えばＦＩＦＯメモリ等
を使って入力データの中で最も遅いタイミングに全ての
入力を合わせた後、入出力非同期メモリへ入力していた
。
は、先ず、リードリセット信号反転ＲＲを”Ｌ”レベル
にして、各入出力非同期メモリに内蔵のリードアドレス
手段（図示せず）をクリアーし、リードアドレスを「０
」とする。この時リードクロック信号ＲＣＫにより各メ
モリ１Ａ、１Ｂからは出力データ列Ａ０、Ｂ０としてア
ドレス「０」に書き込まれていた出力データ０ａ、０ｂ
が出力される。次にリードリセット反転ＲＲを”Ｈ”レ
ベルにし、リードクロック信号ＲＣＫを入力し、リード
アドレスを１つ進め「１」にすることでアドレス「１」
のデータ１ａ、１ｂが出力される。以下同様にしてリー
ドクロック信号が入力される毎にアドレスが進み、入出
力非同期メモリに書き込まれたデータが順次出力される
。上記の様に複数の入力データ列のタイミングが異なる
場合、従来はデジタル遅延線、例えばＦＩＦＯメモリ等
を使って入力データの中で最も遅いタイミングに全ての
入力を合わせた後、入出力非同期メモリへ入力していた
。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
タイミング調整装置では、ＦＩＦＯメモリ等のデジタル
遅延線を付加しなければならず、遅延量が大きい程、素
子数が大きくなり、ＬＳＩ化することが困難になるとの
欠点を有していた。
タイミング調整装置では、ＦＩＦＯメモリ等のデジタル
遅延線を付加しなければならず、遅延量が大きい程、素
子数が大きくなり、ＬＳＩ化することが困難になるとの
欠点を有していた。
【０００８】
【課題を解決するための手段】本発明は上記従来装置の
欠点に鑑みて発明されたものであり、データ列毎に設け
られライト用とリード用のアドレス発生手段を備えると
共にデータのライトとリードをライトリセット信号とリ
ードリセット信号を受けて独立して実行できる複数個の
入出力非同期メモリと、これらメモリに上記ライト及び
リセット信号を与える制御回路とから成り、この制御回
路がライトリセット信号をデータ列間の遅延量に合わせ
たタイミングで各入出力非同期メモリに夫々独立して供
給すると共にリードリセット信号を上記各メモリに同一
のタイミングで供給する構成とする複数データ列のタイ
ミング調整装置を提供するものである。
欠点に鑑みて発明されたものであり、データ列毎に設け
られライト用とリード用のアドレス発生手段を備えると
共にデータのライトとリードをライトリセット信号とリ
ードリセット信号を受けて独立して実行できる複数個の
入出力非同期メモリと、これらメモリに上記ライト及び
リセット信号を与える制御回路とから成り、この制御回
路がライトリセット信号をデータ列間の遅延量に合わせ
たタイミングで各入出力非同期メモリに夫々独立して供
給すると共にリードリセット信号を上記各メモリに同一
のタイミングで供給する構成とする複数データ列のタイ
ミング調整装置を提供するものである。
【０００９】又、本発明では、上記制御回路はライトク
ロック信号をカウントし同期信号が入力する毎にそのカ
ウント値をクリアーするカウンタと、このカウンタのカ
ウント値に応じて上記データ列間の遅延量に合わせたタ
イミングの上記リードリセット信号を出力する手段とか
ら構成される複数データ列のタイミング調整装置をも提
供するものである。
ロック信号をカウントし同期信号が入力する毎にそのカ
ウント値をクリアーするカウンタと、このカウンタのカ
ウント値に応じて上記データ列間の遅延量に合わせたタ
イミングの上記リードリセット信号を出力する手段とか
ら構成される複数データ列のタイミング調整装置をも提
供するものである。
【００１０】
【作用】従って、本発明によれば、制御回路より複数個
の入出力非同期メモリに夫々データ列間の遅延量に合わ
せたタイミングでデータのライトのためのライトリセッ
ト信号が供給されると共に、各入出力非同期メモリから
のデータのリードのために、全メモリに同時にリードリ
セット信号が供給されることになり、データ列間のタイ
ミングの偏れを調整することができる。
の入出力非同期メモリに夫々データ列間の遅延量に合わ
せたタイミングでデータのライトのためのライトリセッ
ト信号が供給されると共に、各入出力非同期メモリから
のデータのリードのために、全メモリに同時にリードリ
セット信号が供給されることになり、データ列間のタイ
ミングの偏れを調整することができる。
【００１１】又、本発明によれば、制御回路内に設けた
カウンタにてライトクロック信号をカウントし、そのカ
ウント値に応じて、各入出力非同期メモリにデータ列間
の遅延量に対応するタイミングのライトリセット信号を
供給するので、１つのカウンタで多くのデータ列に対応
できる。
カウンタにてライトクロック信号をカウントし、そのカ
ウント値に応じて、各入出力非同期メモリにデータ列間
の遅延量に対応するタイミングのライトリセット信号を
供給するので、１つのカウンタで多くのデータ列に対応
できる。
【００１２】
【実施例】以下、本発明の一実施例を添付図面に従って
詳細に説明する。図１は、本発明に係る複数データ列の
タイミング調整装置の一実施例を示す電気的回路図であ
り、この図において、従来と同一部分には同一符号を付
している。従って、１Ａ、１Ｂは２つの異なる入力デー
タ列Ａｉ、Ｂｉに対応して設けられたライトアドレス発
生手段内蔵の入出力非同期メモリである。本実施例でも
入力データ列ＢｉがＡｉに比較して３０Δ遅延して入力
されて来るが、本発明の装置では従来のようにＦＩＦＯ
メモリを設けることなく、各メモリには入力データ列が
直接入力される構成となっている。
詳細に説明する。図１は、本発明に係る複数データ列の
タイミング調整装置の一実施例を示す電気的回路図であ
り、この図において、従来と同一部分には同一符号を付
している。従って、１Ａ、１Ｂは２つの異なる入力デー
タ列Ａｉ、Ｂｉに対応して設けられたライトアドレス発
生手段内蔵の入出力非同期メモリである。本実施例でも
入力データ列ＢｉがＡｉに比較して３０Δ遅延して入力
されて来るが、本発明の装置では従来のようにＦＩＦＯ
メモリを設けることなく、各メモリには入力データ列が
直接入力される構成となっている。
【００１３】又、３は上記両メモリ１Ａ、１Ｂに各種制
御信号を供給する制御回路であり、従来同様、ライトク
ロック信号ＷＣＫ、リードクロック信号ＲＣＫ、リード
リセット信号反転ＲＲの他、ライトリセット信号反転Ｗ
Ｒを供給する構成となっている。ここで、この回路で従
来と異なるのは、そのライトリセット信号を図２に示す
ように各入出力非同期メモリ１Ａ、１Ｂに対応して夫々
独立したライトリセット信号反転ＷＲＡ、反転ＷＲＢと
して出力することになっていることである。
御信号を供給する制御回路であり、従来同様、ライトク
ロック信号ＷＣＫ、リードクロック信号ＲＣＫ、リード
リセット信号反転ＲＲの他、ライトリセット信号反転Ｗ
Ｒを供給する構成となっている。ここで、この回路で従
来と異なるのは、そのライトリセット信号を図２に示す
ように各入出力非同期メモリ１Ａ、１Ｂに対応して夫々
独立したライトリセット信号反転ＷＲＡ、反転ＷＲＢと
して出力することになっていることである。
【００１４】図３は上記制御回路３においてこのライト
リセット信号反転ＷＲＡ、反転ＷＲＢを発生するライト
リセット信号発生器部分を取り出した電気的回路図であ
り、入力端子ＣＫに入るライトクロック信号ＷＣＫをカ
ウントして、そのカウント値を入力端子ＬＤに同期信号
ＳＹＮが入力する毎にクリアーするバイナリーアップカ
ウンタ４と、このバイナリーアップカウンタ４の出力端
子Ｑ０、及至Ｑ５を受け、上記ライトリセット信号反転
ＷＲＡ、反転ＷＲＢを出力するナンドゲート５Ａ、５Ｂ
とから構成されている。この図３のライトリセット信号
発生器では、バイナリーアップカウンタ４は図４に示す
同期信号ＳＹＮの”Ｌ”レベルのタイミングでそのカウ
ント値を「０」とするが、この時より、ライトクロック
信号を受ける毎にカウントアップして、カウント値が「
４」となった時、即ち、出力端子Ｑ２のみを”Ｈ”レベ
ルとした時に、ナンドゲート５Ａの出力であるライトリ
セット信号反転ＷＲＡを”Ｌ”レベルにし、その後カウ
ント値が「５」以上になると、ライトリセット信号反転
ＷＲＡを”Ｈ”レベルとする。
リセット信号反転ＷＲＡ、反転ＷＲＢを発生するライト
リセット信号発生器部分を取り出した電気的回路図であ
り、入力端子ＣＫに入るライトクロック信号ＷＣＫをカ
ウントして、そのカウント値を入力端子ＬＤに同期信号
ＳＹＮが入力する毎にクリアーするバイナリーアップカ
ウンタ４と、このバイナリーアップカウンタ４の出力端
子Ｑ０、及至Ｑ５を受け、上記ライトリセット信号反転
ＷＲＡ、反転ＷＲＢを出力するナンドゲート５Ａ、５Ｂ
とから構成されている。この図３のライトリセット信号
発生器では、バイナリーアップカウンタ４は図４に示す
同期信号ＳＹＮの”Ｌ”レベルのタイミングでそのカウ
ント値を「０」とするが、この時より、ライトクロック
信号を受ける毎にカウントアップして、カウント値が「
４」となった時、即ち、出力端子Ｑ２のみを”Ｈ”レベ
ルとした時に、ナンドゲート５Ａの出力であるライトリ
セット信号反転ＷＲＡを”Ｌ”レベルにし、その後カウ
ント値が「５」以上になると、ライトリセット信号反転
ＷＲＡを”Ｈ”レベルとする。
【００１５】又、カウントアップが進んで出力端子Ｑ１
、Ｑ５が”Ｈ”レベルとなるカウント値「３４」になっ
た時、即ち、カウント値「４」より３０Δ経過した時、
ナントゲート５Ｂの出力であるライトリセット信号反転
ＷＲＢを”Ｌ”レベルとすると共に、それより１つカウ
ントアップしたカウント値「３５」でライトリセット信
号反転ＷＲＢを再び”Ｈ”レベルにする。更に、バイナ
リーアップカウンタ４はカウント値が「６５」以上でカ
ウントストップとなり、次に同期信号ＳＹＮが来るまで
その状態を維持する。本発明はこのように制御回路３か
ら入出力非同期メモリ１Ａ、１Ｂにライトリセット信号
反転ＷＲＡ、反転ＷＲＢを独立して、しかも、入力され
るデータ列の遅延段数に合わせて供給するようにしたも
のであり、従って、上記ライトリセット信号反転ＷＲＡ
が”Ｌ”レベルとなると、入出力非同期メモリ１Ａはそ
のライトアドレスを「０」とし、このアドレス「０」に
入力データ列のデータ０ａを書き込む。
、Ｑ５が”Ｈ”レベルとなるカウント値「３４」になっ
た時、即ち、カウント値「４」より３０Δ経過した時、
ナントゲート５Ｂの出力であるライトリセット信号反転
ＷＲＢを”Ｌ”レベルとすると共に、それより１つカウ
ントアップしたカウント値「３５」でライトリセット信
号反転ＷＲＢを再び”Ｈ”レベルにする。更に、バイナ
リーアップカウンタ４はカウント値が「６５」以上でカ
ウントストップとなり、次に同期信号ＳＹＮが来るまで
その状態を維持する。本発明はこのように制御回路３か
ら入出力非同期メモリ１Ａ、１Ｂにライトリセット信号
反転ＷＲＡ、反転ＷＲＢを独立して、しかも、入力され
るデータ列の遅延段数に合わせて供給するようにしたも
のであり、従って、上記ライトリセット信号反転ＷＲＡ
が”Ｌ”レベルとなると、入出力非同期メモリ１Ａはそ
のライトアドレスを「０」とし、このアドレス「０」に
入力データ列のデータ０ａを書き込む。
【００１６】次に、ライトリセット信号反転ＷＲＡが”
Ｈ”レベルとなる一方、ライトクロック信号ＷＣＫが１
つ加えられる毎にアドレスを１つずつ進め、アドレス「
１」にデータ１ａ、アドレス「２」にデータ２ａを順次
書き込む。一方、上記ライトリセット信号反転ＷＲＡに
比して３０Δ遅延して制御回路３からライトリセット信
号反転ＷＲＢの”Ｌ”レベルが入出力非同期メモリ１Ｂ
に与えられるが、このライトリセット信号反転ＷＲＢの
”Ｌ”レベルに応じて入出力非同期メモリ１Ｂはライト
アドレス「０」とし、このアドレス「０」に入力データ
列のデータ０ｂを書き込み、以後入出力非同期メモリ１
Ａと同様に、ライトクロック信号が入力する毎にアドレ
スを１つずつ進め、各アドレス「０」、「１」、「２」
…に夫々データ０ｂ、１ｂ、２ｂ…を書き込む。
Ｈ”レベルとなる一方、ライトクロック信号ＷＣＫが１
つ加えられる毎にアドレスを１つずつ進め、アドレス「
１」にデータ１ａ、アドレス「２」にデータ２ａを順次
書き込む。一方、上記ライトリセット信号反転ＷＲＡに
比して３０Δ遅延して制御回路３からライトリセット信
号反転ＷＲＢの”Ｌ”レベルが入出力非同期メモリ１Ｂ
に与えられるが、このライトリセット信号反転ＷＲＢの
”Ｌ”レベルに応じて入出力非同期メモリ１Ｂはライト
アドレス「０」とし、このアドレス「０」に入力データ
列のデータ０ｂを書き込み、以後入出力非同期メモリ１
Ａと同様に、ライトクロック信号が入力する毎にアドレ
スを１つずつ進め、各アドレス「０」、「１」、「２」
…に夫々データ０ｂ、１ｂ、２ｂ…を書き込む。
【００１７】以上のようにして、両メモリ１Ａ、１Ｂに
データが書き込まれるが、そのデータの読み出しは従来
と全く同一作用で実行され、リードクロック信号ＲＣＫ
に応答して互いにタイミングの取れた出力データ列Ａ０
、Ｂ０として、各メモリのアドレスに書き込まれていた
データが順次読み出される。尚、斯る読み出しの動作の
詳細は上記のように従来と全く同一であることから省略
する。
データが書き込まれるが、そのデータの読み出しは従来
と全く同一作用で実行され、リードクロック信号ＲＣＫ
に応答して互いにタイミングの取れた出力データ列Ａ０
、Ｂ０として、各メモリのアドレスに書き込まれていた
データが順次読み出される。尚、斯る読み出しの動作の
詳細は上記のように従来と全く同一であることから省略
する。
【００１８】
【発明の効果】本発明は上述のように構成されるもので
あるから、ＦＩＦＯメモリ等のデジタル遅延線を用いる
ことなくタイミングの異なる複数の入力データ列のタイ
ミングを合わせることができる。又、本発明では、ライ
トクロック信号をカウントするカウンタのカウント値に
応じてデータ列間の遅延量に応じたタイミングのライト
リセット信号を順次出すようにしたものであるから、１
つのカウンタで、多くのタイミングのライトリセット信
号を得ることができ、ＬＳＩ化を容易に実行できる。
あるから、ＦＩＦＯメモリ等のデジタル遅延線を用いる
ことなくタイミングの異なる複数の入力データ列のタイ
ミングを合わせることができる。又、本発明では、ライ
トクロック信号をカウントするカウンタのカウント値に
応じてデータ列間の遅延量に応じたタイミングのライト
リセット信号を順次出すようにしたものであるから、１
つのカウンタで、多くのタイミングのライトリセット信
号を得ることができ、ＬＳＩ化を容易に実行できる。
【図１】 本発明に係る複数データ列のタイミング調
整装置の一実施例を示す電気的回路図である。
整装置の一実施例を示す電気的回路図である。
【図２】 本実施例装置の動作説明に供された各部の
出力波形図である。
出力波形図である。
【図３】 本実施例装置におけるライトリセット信号
発生器の電気的回路図。
発生器の電気的回路図。
【図４】 そのライトリセット信号発生器の動作説明
に供された出力波形図。
に供された出力波形図。
【図５】 従来の複数データ列のタイミング調整装置
の電気的回路図である。
の電気的回路図である。
【図６】 その従来装置の動作説明に供された出力波
形図である。
形図である。
１Ａ 入出力非同期メモリ
１Ｂ 入出力非同期メモリ
３ 制御回路
４ バイナリーアップカウンタ
５Ａ ナンドゲート
５Ｂ ナンドゲート
Claims (2)
- 【請求項１】タイミングが異なる複数のデータ列のタイ
ミングを合わせるものにおいて、上記データ列毎に設け
られ、ライト用とリード用のアドレス発生手段を備える
と共に、データのライトとリードをライトリセット信号
とリードリセット信号を受けて独立して実行できる複数
個の入出力非同期メモリと、これら入出力非同期メモリ
に夫々独立して上記ライトリセット信号とリードリセッ
ト信号を与える制御回路から成り、この制御回路は、上
記ライトリセット信号を上記データ列間の遅延量に合わ
せたタイミングで上記各入出力非同期メモリに夫々独立
して供給すると共に、上記リードリセット信号を上記各
入出力非同期メモリに同一のタイミングで供給するもの
であることを特徴とする複数データ列のタイミング調整
装置。 - 【請求項２】上記制御回路はライトリセット信号発生器
を備え、該ライトリセット信号発生器はライトクロック
信号をカウントし、同期信号が入力する毎にそのカウン
ト値をクリアーするカウンタと、該カウンタのカウント
値に応じて上記データ列間の遅延量に合わせたタイミン
グの上記リードリセット信号を出力する手段とから構成
される請求項１の複数データ列のタイミング調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5614391A JPH04273323A (ja) | 1991-02-27 | 1991-02-27 | 複数デ−タ列のタイミング調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5614391A JPH04273323A (ja) | 1991-02-27 | 1991-02-27 | 複数デ−タ列のタイミング調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273323A true JPH04273323A (ja) | 1992-09-29 |
Family
ID=13018859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5614391A Pending JPH04273323A (ja) | 1991-02-27 | 1991-02-27 | 複数デ−タ列のタイミング調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7523275B2 (en) | 2003-04-10 | 2009-04-21 | International Business Machines Corporation | Method, system, and program for maintaining a copy relationship between primary volumes and corresponding secondary volumes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101523A (ja) * | 1988-10-11 | 1990-04-13 | Nec Corp | 並列転送型ディスク制御装置 |
-
1991
- 1991-02-27 JP JP5614391A patent/JPH04273323A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101523A (ja) * | 1988-10-11 | 1990-04-13 | Nec Corp | 並列転送型ディスク制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7523275B2 (en) | 2003-04-10 | 2009-04-21 | International Business Machines Corporation | Method, system, and program for maintaining a copy relationship between primary volumes and corresponding secondary volumes |
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