JPS60261094A - メモリ構成変換回路 - Google Patents
メモリ構成変換回路Info
- Publication number
- JPS60261094A JPS60261094A JP11608284A JP11608284A JPS60261094A JP S60261094 A JPS60261094 A JP S60261094A JP 11608284 A JP11608284 A JP 11608284A JP 11608284 A JP11608284 A JP 11608284A JP S60261094 A JPS60261094 A JP S60261094A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- speed
- low
- bit
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ構成変換回路に関する。
高速ｎビットのティジタルデータパターンをｍ個必要と
する場合小容量高速のメモリで実現できるＯ 近年、メモリは低速大容量化に移行しておシ、高速のテ
ークを発生させるのにメモリを使用することが困難にな
ってきている。
する場合小容量高速のメモリで実現できるＯ 近年、メモリは低速大容量化に移行しておシ、高速のテ
ークを発生させるのにメモリを使用することが困難にな
ってきている。
また、多くの出力を必要とする場合多くの高速小容量メ
モリを必要とし、経済的欠点や消費電力の面での欠点が
ある。
モリを必要とし、経済的欠点や消費電力の面での欠点が
ある。
本発明の目的は、安価で低消費電力の低速大容量メモリ
で実現できるメモリ構成変換回路を提供することにある
。
で実現できるメモリ構成変換回路を提供することにある
。
本発明のメモリ構成変換回路は、パラレルｎビットのｍ
多重した低速信号を発生させる低速大容量ＲＯＭと・前
記低速信号のｎ個の出力が入力される第１から第ｍのラ
ッチ回路と、前記ラッチ回路の出力をｎビットのｍ個の
高速信号に変換するパラレル／シリアル変換回路とを有
することを特徴とする。
多重した低速信号を発生させる低速大容量ＲＯＭと・前
記低速信号のｎ個の出力が入力される第１から第ｍのラ
ッチ回路と、前記ラッチ回路の出力をｎビットのｍ個の
高速信号に変換するパラレル／シリアル変換回路とを有
することを特徴とする。
低速大容量メモリを高速小容量メモリとして使用する場
合低速大容量メモリをメモリ分割してそのメモリ内容を
高速ＲＡＭに転送し高速ＲＡＭから高速テークを得るこ
とができる。ここで高速ＲＡＭ ｆ：ラッチ回路で置き
換えたのが本発明の実施例である。
合低速大容量メモリをメモリ分割してそのメモリ内容を
高速ＲＡＭに転送し高速ＲＡＭから高速テークを得るこ
とができる。ここで高速ＲＡＭ ｆ：ラッチ回路で置き
換えたのが本発明の実施例である。
本発明の実施例について記述する。任意の高速信号は第
１図の回路により得ることができる。第１図において低
速大容量ＲＯＭ １から第２図の様な、パラレルｎピッ
トのｍ多重した低速信号を発生させる。ｍ多重した信号
を第１から第ｍまでのラッチ回路２，３．４でラッチす
る。第１から第ｍまでのラッチ回路にはそれぞれ任意の
ｎビットの信号が保持されいつでもその信号を取シ出す
ことができ、パラレル／シリアル変換回路５，６゜７で
パラレル／シリアル変換することによシ高速のｎビット
のシリアル信号を得ることができる。
１図の回路により得ることができる。第１図において低
速大容量ＲＯＭ １から第２図の様な、パラレルｎピッ
トのｍ多重した低速信号を発生させる。ｍ多重した信号
を第１から第ｍまでのラッチ回路２，３．４でラッチす
る。第１から第ｍまでのラッチ回路にはそれぞれ任意の
ｎビットの信号が保持されいつでもその信号を取シ出す
ことができ、パラレル／シリアル変換回路５，６゜７で
パラレル／シリアル変換することによシ高速のｎビット
のシリアル信号を得ることができる。
本発明によれば任意の高速信号を得ようとするとき安価
で低消費電力の低速大容量メモリで実現できる。
で低消費電力の低速大容量メモリで実現できる。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作を示すタイミング図である。 １・・・・・・低速大容量ＲＡＭ、２，３，４・・・・
・・ラッチ回路、５，６，７・・・・・・パラレル／シ
リル変換回路。 代理人 弁理士 内 原 晋 、゛。 （、゛・ １ 吃 ／ 第 １ 図 時間 第２のう、７＋ ＤＩｚ ＤＩ♂ ＠ｍのう、＋Ｄｊ７ｎ 箭２ 閃
１図の動作を示すタイミング図である。 １・・・・・・低速大容量ＲＡＭ、２，３，４・・・・
・・ラッチ回路、５，６，７・・・・・・パラレル／シ
リル変換回路。 代理人 弁理士 内 原 晋 、゛。 （、゛・ １ 吃 ／ 第 １ 図 時間 第２のう、７＋ ＤＩｚ ＤＩ♂ ＠ｍのう、＋Ｄｊ７ｎ 箭２ 閃
Claims (1)
- パラレルｎビットのｍ多重した低速信号を発生させる低
速大容量ＲＯＭと、前記低速信号のｎ個の出力が入力さ
れる第１から第ｍのラッチ回路と、前記ラッチ回路の出
力をｎビットのｍ個の高速信号に変換するパラレル／シ
リアル変換回路とを有することを特徴とするメモリ構成
変換回路。、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11608284A JPS60261094A (ja) | 1984-06-06 | 1984-06-06 | メモリ構成変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11608284A JPS60261094A (ja) | 1984-06-06 | 1984-06-06 | メモリ構成変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261094A true JPS60261094A (ja) | 1985-12-24 |
Family
ID=14678263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11608284A Pending JPS60261094A (ja) | 1984-06-06 | 1984-06-06 | メモリ構成変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
-
1984
- 1984-06-06 JP JP11608284A patent/JPS60261094A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
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