JPS6059461A - プログラムメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は画像処理等、高速の信号処理装置をコントロー
ルすることのできるプログラムメモリ装置に関するもの
である。

（従来向の構成とその問題点） 超ＬＳＩ　（ｌａｒｇｅ　５ｃａｌｅ　ｉｎｔｅｇｒａ
ｔｅｄ　ｃｉｒｃｕｉｔ）の技術によシ小型で、高速の
７０ロセサやメモリーが各種の信号処理に使用されてい
る。特に高度の処理のために一般にＤＳＰ　（ｄｉｇｉ
ｔａｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓｏｒ）と呼ばれ
ているプロセサが使用される。これはＡＬＵ　（ａｒｉ
ｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ　）以外に専用
の乗算器等を有し、データの処理が高速に出来るもので
ある。現在のところ、これらのプロセサを用いて音声帯
域の信号まではほぼリアルタイムで処理できる。

ＤＳＰの平均重々命令サイクルは２５０　ｎｓである。

音声のサンプリングを２０　ｋＨｚ〆すると、１サンプ
リング時間は５０μｓとなるので、この時間内に処理で
きる命令回数は２００回となる。この程度の命令回数が
可能であれば大力の処理はでき、７′ｆ声の認識、合成
、ディノタル伝送のための各種帯域圧縮等がリアルタイ
ム処理できる。

一方、医用、パターン認識等、画像処理の場合を考える
。音声信号ではサンプリングはせいぜい５０　ｋＨｚで
あジ、画像信号の場合のサンプリングは１０〜２０　Ｍ
Ｈｚと高い。従って画像処理をリアルタイムで実行する
場合、音声信号の処理に比べて２桁以上の処理スピード
が必要とされる。例えばビデオ信号が］、　ＯＭＨｚの
ザンノリングであるとすると、音声信号の場合よシも処
理数が少ないとしても、このサンフ０リング時間内で１
００命令以上の処理が必要とされる。すなわち命令のザ
イクルタイムがＩｎｓ以下でないとリアルタイム処理が
できないことに々る。

画像データの並列信号処理によシ、リアルタイムの画像
信号処理を可能とする並列信号処理装置については特願
昭５８−２０６６１号に提供されている。これは２系統
のデータメモリを複数個のマトリックス状に分割し、一
方のメモリにパラレルに書き込む間、他方のメモリの内
容をパラレルに読み出し、しかる後シリアルに多数個の
プロセサに入力し、プロセサでの並列処理のあと出力す
る並列信号処理装置である。

しかしながら、上記高速の並列信号処理装置と駆動する
には高速の読み出しが可能なプログラムＲＯＭを必要と
する。大容量のメモリとしてはＭＯＳ型が向いているが
、読み出しに時間がががり、リアルタイムのプログラム
メモリとしては使用できない。パイデーラメモリはスピ
ードは早いが、メモリ容量が小さいので、７０ログラム
メモリにハネ向きである。

（発明の目的） 本発明は、上記のような従来の欠点を解決するためにな
されたもので、高速の信号処理装置を動作させるのに適
した、低速のメモリを使用したフ。

ログラムメモリ　装置を提供するものである。

（発明の構成） 本発明は、画像信号等、高速に信号処理を要する信号処
理装置を駆動するプログラムデータをストアする複数個
のメモリと、これらの各メモリの出力に接続された複数
個のう、子回路と、このラッチ回路の出力を順次選択し
て出力するマルチノ。

レクテで構成され、マルチプレクサからのプログラム出
力のザイクルタイムよりも数倍長い時間をかけてメモリ
の内容を読み出し、かつ複数個のノモリ読み出しタイミ
ングが異るようにし／こ７０ログラムメモリ装置である
。

（実施例の説明） 第１図は本発明のプログラムメモリ装置の一実施例の構
成を示すもので、プログラムメモリの読み出し時間が、
必要とする処理ザイクルの４倍程度かかるようにした場
合の例である。

１はプログラムメモリのブロックで、大きくｌ−１から
］、　−４４での４ブロツクのメモリに分割され、２は
データラッチのブロックで２−１から２−４の４個のラ
ッチ回路で構成され、３は４本のデータ線からのデータ
を１個ずつ取シ込み出力するマルチプレクサ、４はクロ
ックに従ってプログラム、メモリ、データラッチ、マル
チプレクサをコントロールスルタイミングコントロール
回路、５はクロック入力端子、６はプログラムデータ出
力端子である。

第２図は不発的Ｑノ′ログラムノモリ装置４の動作を説
明するだめのタイミング図である。

次に第１図の動作について第２図のタイミング図をもと
に説明する。プログラムメモリには第１図のＡＢＣ・・
・工・・・の順にプログラムがストアされているものと
する。クロックパルス（ａ）がクロック入力端子５に入
力され、２イミンダコントロ一ル回路４によシメモリの
内容が第２図（ｂ）　、　（ｃ）　、　（ｄ）　。

（ｅ）のタイミングで読み出される。例えば、メモリ１
−１の内容Ａは４クロツクの間に読み出され、メモリ１
−２の内容Ｂは１クロツク遅れて読み出される。同様に
他のメモＩＪ　１−３　、１−４の内容Ｃ，Ｄもそれぞ
れ１クロツクずつ遅れて４クロツクの時間針かけて読み
出される。メモＩＪ　］、　−１の内容Ａが読み出され
ると次の４クロツクで内容Ｅが続けて読み出される。こ
の様にしてｊクロックずつ遅らせて読み出されたプログ
ラムはテ゛−クラッチのブロック２に入シ、それぞれ第
２図（ｆ）　、　（ｇ）　。

（＋１）　、　（ｉ）のタイミングで、それぞれラッチ
回路２−］、　、　２−２　、２−３　、２−４に一時
１：己１意される。

これらのプログラムデータはマルチプレクサ３によりｉ
クロック毎に順次出力端子６に７０ログラム出力（Ｊ）
として出力される。プログラムメモリからの内容は４ク
ロツク分の時間をかけて低速で読み出し、出力端子６に
接続される高速の７０ロセサ等への処理プログラムはＪ
クロック毎に高速で転送される。

以上、本実施例では４クロツクでメモリを読み出す形式
であるがメモリの読み出しスピードに応じて並列にする
個数を増減できることは言う１でもない。またメモリ装
置をあらかじめ７０ログラムが書き込んであるＲＯＭと
して説明したが、プログラムの書きかえ可能なＲＡＭで
あってもかまわない。

本発明は画像信号処理等の高速信号処理装置をコント漬
−ルするのに適している。

（発明の効果） 以上説明したように、本発明によれば次のことが期待て
きる。

Ｊ）バイポーラデバイスを使った高速の信号処理装置の
コントロールを’Ｉ　ＭＯＳデバイスを使った比較的低
速のプログラムメモリで動かすことができる。

２）高速のパイ月？−ラデバイスのメモリは容置を大き
くできないが、大容量化に適したＭＯＳメモリを使用で
きるので複雛な処理も行うことができる。

３）　ＩＣ化する場合、１０間で端子容量の影響などで
どうしても転送スピードが遅くなるが、データラッチの
ブロック２以後を高速の信号処理装置のＩＣの中に含め
ることで、データの転送スピード変換ができる。

【図面の簡単な説明】

第１図は本発明装置の一実施例の構成を示す図、第２図
は本発明装置の動作を説明するだめのタイミング図であ
る。 １°゛°プログラムメモリのブロック、１−１〜］−４
・・・メモリ、２・・・データラッチのブロック、２−
１〜２−４・・・ラッチ回路、３・・・マルチプレクｙ
１４・・・タイミングコントロール回路、５・・・クロ
ック入力端子、６・・・７０ログラムデーク出力端子。 特許出願人松下電器産業株式会社 代理人星　野　恒　司 第１図 、１ 第２図 （ｅ）　□　Ｈ （ｊ）

Claims (1)

【特許請求の範囲】
1. 信号処理装置を駆動するプログラムデータをストアする
   複数１固のメモリと、これらのメモリの出力に接続され
   た複数個のラッチ回路と、前記ラッチ回路の出力を順次
   選択的に出力するマルチプレクサを具備し、前記マルチ
   ブレフサの出力時間よりも長い時間をかけて前記メモリ
   の内容をタイミングを変えて読み出すことを特徴とする
   プログラムメモリ装置。