JP2001267909A - 信号処理装置及びその方法 - Google Patents
信号処理装置及びその方法Info
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- JP2001267909A JP2001267909A JP2000075497A JP2000075497A JP2001267909A JP 2001267909 A JP2001267909 A JP 2001267909A JP 2000075497 A JP2000075497 A JP 2000075497A JP 2000075497 A JP2000075497 A JP 2000075497A JP 2001267909 A JP2001267909 A JP 2001267909A
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Abstract
(57)【要約】 （修正有）
【課題】 高速で回路変更が可能な信号処理回路を利用
して順次入力信号を処理することにより回路規模を削減
する信号処理方法を提供する。 【解決手段】 入力バッファー１１の出力信号をバース
ト的にリコンフィギヤプルハード１３に供給し、第一の
信号処理を行いその出力を出力バッファー１、１４に蓄
積した後リコンフィギヤブルハード１３を第二の信号処
理に変更し、出力バッファー１、１４に蓄積したデータ
を第二の信号処理回路で処理し、出力バッファー２、１
５に蓄積する。このように回路を変更しながらＳＮ回処
理を繰り返して１サイクルとし、このサイクルを繰り返
して入力信号を処理する。
して順次入力信号を処理することにより回路規模を削減
する信号処理方法を提供する。 【解決手段】 入力バッファー１１の出力信号をバース
ト的にリコンフィギヤプルハード１３に供給し、第一の
信号処理を行いその出力を出力バッファー１、１４に蓄
積した後リコンフィギヤブルハード１３を第二の信号処
理に変更し、出力バッファー１、１４に蓄積したデータ
を第二の信号処理回路で処理し、出力バッファー２、１
５に蓄積する。このように回路を変更しながらＳＮ回処
理を繰り返して１サイクルとし、このサイクルを繰り返
して入力信号を処理する。
Description
【０００１】
【発明の属する技術分野】信号処理装置に係り、特に高
速処理が可能な信号処理回路（リコンフィギャブルハー
ド）を利用し処理すべき回路をＮ分割して順次回路を変
更しながらＮ回の処理を行ないそれを１サイクルとして
順次入力信号を処理する信号処理に関する。
速処理が可能な信号処理回路（リコンフィギャブルハー
ド）を利用し処理すべき回路をＮ分割して順次回路を変
更しながらＮ回の処理を行ないそれを１サイクルとして
順次入力信号を処理する信号処理に関する。
【０００２】
【従来の技術】従来は、ある回路で必要とする処理は全
て回路として、例えば基板上に悉く準備し、それを使用
して信号処理を順次行なっていた。よって、信号処理に
必要な回路はすべて準備しなければならいので、回路規
模、消費電力等が増大してコストアップとなってしま
う。
て回路として、例えば基板上に悉く準備し、それを使用
して信号処理を順次行なっていた。よって、信号処理に
必要な回路はすべて準備しなければならいので、回路規
模、消費電力等が増大してコストアップとなってしま
う。
【０００３】これに対して、本発明の信号処理回路は高
速に回路変更が可能な信号処理回路（リコンフィギャブ
ルハード）を利用することによって処理すべき全回路を
一度に準備しないで回路をＮ分割して順次回路を変更し
ながらＮ回の処理を行ないそれを１サイクルとして順次
入力信号を処理して行くもので回路規模の削減に有効な
信号処理方法となる。Ｎ回の分割処理を入力データレー
トのＮ倍以上高速に信号処理すると共に回路変更を最小
の変換時間で行なうことでリアルタイム処理が可能とな
る。
速に回路変更が可能な信号処理回路（リコンフィギャブ
ルハード）を利用することによって処理すべき全回路を
一度に準備しないで回路をＮ分割して順次回路を変更し
ながらＮ回の処理を行ないそれを１サイクルとして順次
入力信号を処理して行くもので回路規模の削減に有効な
信号処理方法となる。Ｎ回の分割処理を入力データレー
トのＮ倍以上高速に信号処理すると共に回路変更を最小
の変換時間で行なうことでリアルタイム処理が可能とな
る。
【０００４】
【発明が解決しようとする課題】よって、これまでの回
路は、信号処理に必要な回路はすべて準備しなければな
らいので、回路規模、消費電力等が増大してコストアッ
プとなってしまうが問題であった。
路は、信号処理に必要な回路はすべて準備しなければな
らいので、回路規模、消費電力等が増大してコストアッ
プとなってしまうが問題であった。
【０００５】
【課題を解決するための手段】上記課題を解決する為
に、請求項１の発明は、入力信号データを一時蓄積する
入力バッファーと、回路構成が電子的に可変可能な信号
処理回路と、その回路の出力側に設けられ前記回路で処
理されたデータを一時蓄積する出力バッファーとを備え
た信号処理装置であって、前記入力バッファーの出力信
号をバースト的に前記信号処理回路に供給し、第一の信
号処理を行ない、その出力を前記出力バッファーに蓄積
した後、前記信号処理回路を第二の信号処理に変更し、
前記第一の出力バッファーに蓄積されたデータを前記第
二の信号処理を行ない、そのデータを前記出力バッファ
ーに蓄積し、このようにして順次回路を変更しながらＮ
（Ｎは２以上の整数）回の処理を行ないそれを１サイク
ルとして、このサイクルを繰り返すことで順次入力信号
を処理するようにしたことを特徴とする信号処理装置を
提供し、請求項２の発明は、請求項１に記載された信号
処理装置において、前記入力信号のデータレートに対し
て信号処理回路の回路変更回数Ｎによる信号処理時間と
回路変更のための変換時間との合計時間が、前記入力信
号が前記入力バッファーを通して１サイクルの処理で供
給するデータ量が前記入力バッファーに供給される時間
に等しいかそれより短くなるようにしてリアルタイム処
理を可能にしたことを特徴とする信号処理装置を提供
し、請求項３の発明は、請求項１、または請求項２に記
載された信号処理装置において、前記出力バッファーは
２相構成で、分割処理で使用するバッファーと1サイク
ル毎に信号処理されたデータを分割処理と異なるデータ
レートで出力するために使用するバッファーとで構成し
たことを特徴とする信号処理装置を提供し、請求項４の
発明は、請求項１に記載された信号処理装置において、
前記信号処理回路はＬＳＩよりなり、前記Ｎ（Ｎは２以
上の整数）回の回路変更用データがそのＬＳＩの中に搭
載されたメモリーの中に予め記録されていることを特徴
とする信号処理装置を提供し、請求項５の発明は、入力
信号データを一時蓄積する入力バッファー処理ステップ
と、構成が電子的に可変可能な信号処理ステップと、そ
のステップの出力側に設けられて前記回路で処理された
データを一時蓄積する出力バッファー処理ステップとを
設けた信号処理方法であって、前記入力バッファー処理
ステップの出力信号をバースト的に前記信号処理ステッ
プに供給し、第一の信号処理を行ない、その出力を前記
出力バッファー処理ステップに蓄積した後、前記信号処
理ステップを第二の信号処理に変更し、前記第一の出力
バッファー処理ステップに蓄積されたデータを前記第二
の信号処理を行ない、そのデータを前記出力バッファー
処理ステップに蓄積し、このように信号処理ステップを
変更しながらＮ回（Ｎは２以上の整数）処理を繰り返し
て１サイクルとして、このサイクルを繰り返すことで前
記入力信号を処理するようにしたことを特徴とする信号
処理方法を提供し、請求項６の発明は、請求項５に記載
された信号処理方法において、前記入力信号のデータレ
ートに対して信号処理ステップのステップ変更回数Ｎに
よる信号処理時間とステップ変更のための変換時間との
合計時間が前記入力信号が前記入力バッファーステップ
を通して１サイクルの処理で供給するデータ量が前記入
力バッファーステップに供給される時間に等しいかそれ
より短くなるようにしてリアルタイム処理を可能にした
ことを特徴とする信号処理方法を提供し、請求項７の発
明は、請求項５、または請求項６に記載された信号処理
方法において、出力バッファーステップは２相構成で、
分割処理で使用するバッファーステップと1サイクル毎
に信号処理されたデータを分割処理と異なるデータレー
トで出力するために使用するバッファーステップとで構
成したことを特徴とする信号処理方法を提供し、請求項
８の発明は、請求項５に記載された信号処理方法におい
て、前記信号処理ステップはＬＳＩを利用して行ない、
前記Ｎ（Ｎは２以上の整数）回のステップ変更用データ
が前記ＬＳＩの中に搭載されたメモリーの中に予め記録
されていることを特徴とする信号処理方法を提供するも
のである。
に、請求項１の発明は、入力信号データを一時蓄積する
入力バッファーと、回路構成が電子的に可変可能な信号
処理回路と、その回路の出力側に設けられ前記回路で処
理されたデータを一時蓄積する出力バッファーとを備え
た信号処理装置であって、前記入力バッファーの出力信
号をバースト的に前記信号処理回路に供給し、第一の信
号処理を行ない、その出力を前記出力バッファーに蓄積
した後、前記信号処理回路を第二の信号処理に変更し、
前記第一の出力バッファーに蓄積されたデータを前記第
二の信号処理を行ない、そのデータを前記出力バッファ
ーに蓄積し、このようにして順次回路を変更しながらＮ
（Ｎは２以上の整数）回の処理を行ないそれを１サイク
ルとして、このサイクルを繰り返すことで順次入力信号
を処理するようにしたことを特徴とする信号処理装置を
提供し、請求項２の発明は、請求項１に記載された信号
処理装置において、前記入力信号のデータレートに対し
て信号処理回路の回路変更回数Ｎによる信号処理時間と
回路変更のための変換時間との合計時間が、前記入力信
号が前記入力バッファーを通して１サイクルの処理で供
給するデータ量が前記入力バッファーに供給される時間
に等しいかそれより短くなるようにしてリアルタイム処
理を可能にしたことを特徴とする信号処理装置を提供
し、請求項３の発明は、請求項１、または請求項２に記
載された信号処理装置において、前記出力バッファーは
２相構成で、分割処理で使用するバッファーと1サイク
ル毎に信号処理されたデータを分割処理と異なるデータ
レートで出力するために使用するバッファーとで構成し
たことを特徴とする信号処理装置を提供し、請求項４の
発明は、請求項１に記載された信号処理装置において、
前記信号処理回路はＬＳＩよりなり、前記Ｎ（Ｎは２以
上の整数）回の回路変更用データがそのＬＳＩの中に搭
載されたメモリーの中に予め記録されていることを特徴
とする信号処理装置を提供し、請求項５の発明は、入力
信号データを一時蓄積する入力バッファー処理ステップ
と、構成が電子的に可変可能な信号処理ステップと、そ
のステップの出力側に設けられて前記回路で処理された
データを一時蓄積する出力バッファー処理ステップとを
設けた信号処理方法であって、前記入力バッファー処理
ステップの出力信号をバースト的に前記信号処理ステッ
プに供給し、第一の信号処理を行ない、その出力を前記
出力バッファー処理ステップに蓄積した後、前記信号処
理ステップを第二の信号処理に変更し、前記第一の出力
バッファー処理ステップに蓄積されたデータを前記第二
の信号処理を行ない、そのデータを前記出力バッファー
処理ステップに蓄積し、このように信号処理ステップを
変更しながらＮ回（Ｎは２以上の整数）処理を繰り返し
て１サイクルとして、このサイクルを繰り返すことで前
記入力信号を処理するようにしたことを特徴とする信号
処理方法を提供し、請求項６の発明は、請求項５に記載
された信号処理方法において、前記入力信号のデータレ
ートに対して信号処理ステップのステップ変更回数Ｎに
よる信号処理時間とステップ変更のための変換時間との
合計時間が前記入力信号が前記入力バッファーステップ
を通して１サイクルの処理で供給するデータ量が前記入
力バッファーステップに供給される時間に等しいかそれ
より短くなるようにしてリアルタイム処理を可能にした
ことを特徴とする信号処理方法を提供し、請求項７の発
明は、請求項５、または請求項６に記載された信号処理
方法において、出力バッファーステップは２相構成で、
分割処理で使用するバッファーステップと1サイクル毎
に信号処理されたデータを分割処理と異なるデータレー
トで出力するために使用するバッファーステップとで構
成したことを特徴とする信号処理方法を提供し、請求項
８の発明は、請求項５に記載された信号処理方法におい
て、前記信号処理ステップはＬＳＩを利用して行ない、
前記Ｎ（Ｎは２以上の整数）回のステップ変更用データ
が前記ＬＳＩの中に搭載されたメモリーの中に予め記録
されていることを特徴とする信号処理方法を提供するも
のである。
【０００６】
【発明の実施の形態】本発明の信号処理装置及びその方
法の一実施例について、そのブロック構成を示した図と
共に以下に説明する。図１に示される本発明の信号処理
装置及びその方法の一実施例のブロック構成は、入力バ
ッファー１１、入力信号切替器（スイッチャー）１２、
信号処理回路（リコンフィギャブルハード）１３、出力
バッファー１（１４）、出力バッファー２（１５）、出
力バッファー出力切替器１６、及びシステムコントロー
ラー（制御回路）１７より構成されている。
法の一実施例について、そのブロック構成を示した図と
共に以下に説明する。図１に示される本発明の信号処理
装置及びその方法の一実施例のブロック構成は、入力バ
ッファー１１、入力信号切替器（スイッチャー）１２、
信号処理回路（リコンフィギャブルハード）１３、出力
バッファー１（１４）、出力バッファー２（１５）、出
力バッファー出力切替器１６、及びシステムコントロー
ラー（制御回路）１７より構成されている。
【０００７】連続したデジタル信号が入力され、入力バ
ッファー１１に書込みが行われる。入力バッファー１１
は、入力バッファー１１に蓄積されたデータ量が既定値
になった時点で、書込みの２倍以上の高速な読出しを開
始し、規定量のデータを読み出した後、読出しを停止す
ると共に、入力信号切替器１２は入力バッファー１１か
ら出力バッファー１４の入力に切り替える。
ッファー１１に書込みが行われる。入力バッファー１１
は、入力バッファー１１に蓄積されたデータ量が既定値
になった時点で、書込みの２倍以上の高速な読出しを開
始し、規定量のデータを読み出した後、読出しを停止す
ると共に、入力信号切替器１２は入力バッファー１１か
ら出力バッファー１４の入力に切り替える。
【０００８】一方、読み出され、入力信号切替器１２を
介して信号処理回路（可変回路、ハード）１３に供給さ
れたデジタル信号は、可変回路ハード１３の第一の信号
処理回路で処理が行なわれ、そのデータは出力バッファ
ー１（１４）に書き込まれる。一回で読み出されたデジ
タル信号が全部処理され出力バッファー１（１４）に書
き込みが終了した時点で、システムコントローラー（制
御回路）１７からの指示で回路の書換えが行われ、第二
の信号処理回路への書換えが行われる。
介して信号処理回路（可変回路、ハード）１３に供給さ
れたデジタル信号は、可変回路ハード１３の第一の信号
処理回路で処理が行なわれ、そのデータは出力バッファ
ー１（１４）に書き込まれる。一回で読み出されたデジ
タル信号が全部処理され出力バッファー１（１４）に書
き込みが終了した時点で、システムコントローラー（制
御回路）１７からの指示で回路の書換えが行われ、第二
の信号処理回路への書換えが行われる。
【０００９】書換えが終了した時点で出力バッファー１
４に蓄積されたデータの読出しを開始し、入力信号切替
器１２を介して第二の信号処理回路への入力となり、信
号処理されて、出力バッファー１４に書き込まれる。
４に蓄積されたデータの読出しを開始し、入力信号切替
器１２を介して第二の信号処理回路への入力となり、信
号処理されて、出力バッファー１４に書き込まれる。
【００１０】出力バッファー１４に蓄積されていた第一
の信号処理回路で処理されたデータが全て読み出され、
第二回の信号処理回路で処理されてバッファー１４に書
き込まれた時点で制御回路１７からの指示で第三の回路
への書換えが行われ、第一の信号処理回路から第二の信
号処理回路への処理と同じ手順で処理が行なわれ、Ｎ回
（Ｎは２以上の整）の回路（手順）書換えと信号処理が
行なわれる。
の信号処理回路で処理されたデータが全て読み出され、
第二回の信号処理回路で処理されてバッファー１４に書
き込まれた時点で制御回路１７からの指示で第三の回路
への書換えが行われ、第一の信号処理回路から第二の信
号処理回路への処理と同じ手順で処理が行なわれ、Ｎ回
（Ｎは２以上の整）の回路（手順）書換えと信号処理が
行なわれる。
【００１１】これが一巡すると信号処理回路（可変回
路、ハード）１３は第一の信号処理回路に書き換わると
共に入力信号切替器１２の入力が入力バッファー１１側
に切り替わり、入力バッファー１１の読出しが停止して
いた間に蓄積されデータが既定値になるのを待って、読
出しを開始する。上記の手順が繰り返される。
路、ハード）１３は第一の信号処理回路に書き換わると
共に入力信号切替器１２の入力が入力バッファー１１側
に切り替わり、入力バッファー１１の読出しが停止して
いた間に蓄積されデータが既定値になるのを待って、読
出しを開始する。上記の手順が繰り返される。
【００１２】但し、信号処理回路１３の出力に接続され
ていた出力バッファー１４は、出力バッファー１５に切
り替わって同じ動作を行なう。出力バッファー１４に残
された最終処理されたデータは、リアルタイムのスピー
ドで出力される。これを繰り返すことで入力データのレ
ートに合わせた連続処理が実現可能になる。しかも、小
さな回路規模で信号処理が可能となる。
ていた出力バッファー１４は、出力バッファー１５に切
り替わって同じ動作を行なう。出力バッファー１４に残
された最終処理されたデータは、リアルタイムのスピー
ドで出力される。これを繰り返すことで入力データのレ
ートに合わせた連続処理が実現可能になる。しかも、小
さな回路規模で信号処理が可能となる。
【００１３】図２は、図１の説明でＮ＝４の場合の一実
施例を示したものであり、遅延を有してリアルタイムで
信号処理する回路の処理データの時間関係を表わしてい
る図であり、入力データをＤ１、Ｄ２、Ｄ３、・・と分
割してデータ処理を行なう様子を示した図である。
施例を示したものであり、遅延を有してリアルタイムで
信号処理する回路の処理データの時間関係を表わしてい
る図であり、入力データをＤ１、Ｄ２、Ｄ３、・・と分
割してデータ処理を行なう様子を示した図である。
【００１４】それらの分割されたデータは、図１で説明
したように入力バッファー１１に既定量蓄積した後、入
力バッファー１１に書き込みを行なうクロックより速い
クロックで読出しが行われる。
したように入力バッファー１１に既定量蓄積した後、入
力バッファー１１に書き込みを行なうクロックより速い
クロックで読出しが行われる。
【００１５】すなわち、Ｄ１の入力データは入力バッフ
ァー１１に蓄積されてからＣ１の期間に読み出され、ｈ
１の期間に回路変更された第一の信号処理回路１３で信
号処理されて、出力バッファー１４に蓄積される。続い
て、ｈ２の期間に回路変更が行なわれ、第二の処理回路
１３に変更される。
ァー１１に蓄積されてからＣ１の期間に読み出され、ｈ
１の期間に回路変更された第一の信号処理回路１３で信
号処理されて、出力バッファー１４に蓄積される。続い
て、ｈ２の期間に回路変更が行なわれ、第二の処理回路
１３に変更される。
【００１６】そして、Ｃ２の期間で第一の信号処理が行
なわれたデータが蓄積されている出力バッファー１４か
らのデータを第二の信号処理回路１３で信号処理し、出
力バッファー１４に蓄積する。同じように、ｈ３の期間
に回路変更が行なわれ第三の信号処理回路１３に変更さ
れる。
なわれたデータが蓄積されている出力バッファー１４か
らのデータを第二の信号処理回路１３で信号処理し、出
力バッファー１４に蓄積する。同じように、ｈ３の期間
に回路変更が行なわれ第三の信号処理回路１３に変更さ
れる。
【００１７】そして、Ｃ３の期間に第二の信号処理が行
なわれ出力バッファー１４に蓄積されているデータを第
三の信号処理回路で信号処理して出力バッファー１４に
蓄積する。続いて、ｈ４の期間に回路変更を行ない第四
の信号処理回路に変更する。
なわれ出力バッファー１４に蓄積されているデータを第
三の信号処理回路で信号処理して出力バッファー１４に
蓄積する。続いて、ｈ４の期間に回路変更を行ない第四
の信号処理回路に変更する。
【００１８】そして、Ｃ４の期間に第三の信号処理を行
って出力バッファー１４に蓄積されているデータを第四
の信号処理回路で信号処理して出力バッファー１４に蓄
積する。
って出力バッファー１４に蓄積されているデータを第四
の信号処理回路で信号処理して出力バッファー１４に蓄
積する。
【００１９】これで1サイクルが終了し、入力バッファ
ー１１からＤ２期間のデータを続くＣ１期間に読み込み
次のサイクルが始まる。ところで、Ｄ１データが１サイ
クルの処理が終了したデータは出力データとして入力の
転送レートと同じレートでＯＤ１として出力する。
ー１１からＤ２期間のデータを続くＣ１期間に読み込み
次のサイクルが始まる。ところで、Ｄ１データが１サイ
クルの処理が終了したデータは出力データとして入力の
転送レートと同じレートでＯＤ１として出力する。
【００２０】続いて、Ｄ２データの処理として出力バッ
ファーが必要になるため２相のバッファー１４，１５を
有する構成とし、１サイクル毎に出力バッファーをデー
タ出力用と分割処理用を交互に切り替えて処理を行なう
ようにしている。
ファーが必要になるため２相のバッファー１４，１５を
有する構成とし、１サイクル毎に出力バッファーをデー
タ出力用と分割処理用を交互に切り替えて処理を行なう
ようにしている。
【００２１】リコンフィギャブルハード１３の回路変更
データは、ＬＳＩ内に内蔵するメモリーに予め作成した
複数回路の配置配線データを記録しておき、制御回路１
７からのトリガーで高速に回路変更を行なうようにする
ことで高速化が可能となる。
データは、ＬＳＩ内に内蔵するメモリーに予め作成した
複数回路の配置配線データを記録しておき、制御回路１
７からのトリガーで高速に回路変更を行なうようにする
ことで高速化が可能となる。
【００２２】
【発明の効果】本発明の信号処理装置及びその方法によ
ると、分割信号処理方式により、回路（処理ステップ）
規模の削減化と回路（処理ステップ）の低価格化を実現
させることが出来る。
ると、分割信号処理方式により、回路（処理ステップ）
規模の削減化と回路（処理ステップ）の低価格化を実現
させることが出来る。
【００２３】本発明によると、入力信号のデータレート
に対して信号処理回路の回路（ステップ）変更回数Ｎと
回路（ステップ）変更のための変換時間の合計が前記入
力信号が前記入力バッファー（ステップ）を通して１サ
イクルの処理で供給するデータ量が前記入力バッファー
（ステップ）に供給される時間に等しいかそれより短く
なるように構成することで、リアルタイム処理が可能と
なる。
に対して信号処理回路の回路（ステップ）変更回数Ｎと
回路（ステップ）変更のための変換時間の合計が前記入
力信号が前記入力バッファー（ステップ）を通して１サ
イクルの処理で供給するデータ量が前記入力バッファー
（ステップ）に供給される時間に等しいかそれより短く
なるように構成することで、リアルタイム処理が可能と
なる。
【図１】本発明の信号処理装置及びその方法の一実施例
のブロック構成を示した図である。
のブロック構成を示した図である。
【図２】本発明の回路分割数Ｎが４の場合の信号処理回
路の入力データ、分割処理、出力データの時間的関係を
表わす図である。
路の入力データ、分割処理、出力データの時間的関係を
表わす図である。
１１ 入力バッファー（入力バッファー処理ステップ） １２ 入力信号切替器（スイッチャー） １３ リコンフィギャブルハード（信号処理回路、信号
処理ステップ） １４ 出力バッファー１（出力バッファー処理ステッ
プ） １５ 出力バッファー２（出力バッファー処理ステッ
プ） １６ 出力バッファー出力切替器 １７ システムコントローラー（制御回路） Ｃ１，Ｃ２，Ｃ３，Ｃ４ 読出し期間 Ｄ１、Ｄ２、Ｄ３，・・ 入力データ Ｎ 分割回数 ＯＤ１，ＯＤ２，・・ 出力データ ｈ1，ｈ2，ｈ3，ｈ4 回路変更処理期間
処理ステップ） １４ 出力バッファー１（出力バッファー処理ステッ
プ） １５ 出力バッファー２（出力バッファー処理ステッ
プ） １６ 出力バッファー出力切替器 １７ システムコントローラー（制御回路） Ｃ１，Ｃ２，Ｃ３，Ｃ４ 読出し期間 Ｄ１、Ｄ２、Ｄ３，・・ 入力データ Ｎ 分割回数 ＯＤ１，ＯＤ２，・・ 出力データ ｈ1，ｈ2，ｈ3，ｈ4 回路変更処理期間
Claims (8)
- 【請求項１】入力信号データを一時蓄積する入力バッフ
ァーと、回路構成が電子的に可変可能な信号処理回路
と、その回路の出力側に設けられ前記回路で処理された
データを一時蓄積する出力バッファーとを備えた信号処
理装置であって、 前記入力バッファーの出力信号をバースト的に前記信号
処理回路に供給し、第一の信号処理を行ない、その出力
を前記出力バッファーに蓄積した後、前記信号処理回路
を第二の信号処理に変更し、前記第一の出力バッファー
に蓄積されたデータを前記第二の信号処理を行ない、そ
のデータを前記出力バッファーに蓄積し、このようにし
て順次回路を変更しながらＮ（Ｎは２以上の整数）回の
処理を行ないそれを１サイクルとして、このサイクルを
繰り返すことで順次入力信号を処理するようにしたこと
を特徴とする信号処理装置。 - 【請求項２】請求項１に記載された信号処理装置におい
て、 前記入力信号のデータレートに対して信号処理回路の回
路変更回数Ｎによる信号処理時間と回路変更のための変
換時間との合計時間が前記入力信号が前記入力バッファ
ーを通して１サイクルの処理で供給するデータ量が前記
入力バッファーに供給される時間に等しいかそれより短
くなるような構成としてリアルタイム処理を可能にした
ことを特徴とする信号処理装置。 - 【請求項３】請求項１、または請求項２に記載された信
号処理装置において、 前記出力バッファーは、２相構成であり、前記２相構成
の各々の出力バッファーは、分割処理するための使用
と、1サイクル毎に信号処理されたデータを前記分割処
理と異なるデータレートで出力するための使用とを、1
サイクル毎に交互に分担するようにしたことを特徴とす
る信号処理装置。 - 【請求項４】請求項１に記載された信号処理装置におい
て、 前記信号処理回路はＬＳＩよりなり、前記Ｎ（Ｎは２以
上の整数）回の回路変更用データがそのＬＳＩの中に搭
載されたメモリーの中に予め記録されていることを特徴
とする信号処理装置。 - 【請求項５】入力信号データを一時蓄積する入力バッフ
ァー処理ステップと、構成が電子的に可変可能な信号処
理ステップと、そのステップの出力側に設けられて前記
回路で処理されたデータを一時蓄積する出力バッファー
処理ステップとを設けた信号処理方法であって、 前記入力バッファー処理ステップの出力信号をバースト
的に前記信号処理ステップに供給し、第一の信号処理を
行ない、その出力を前記出力バッファー処理ステップに
蓄積した後、前記信号処理ステップを第二の信号処理に
変更し、前記第一の出力バッファー処理ステップに蓄積
されたデータを前記第二の信号処理を行ない、そのデー
タを前記出力バッファー処理ステップに蓄積し、このよ
うに信号処理ステップを変更しながらＮ回（Ｎは２以上
の整数）処理を繰り返して１サイクルとして、このサイ
クルを繰り返すことで前記入力信号を処理するようにし
たことを特徴とする信号処理方法。 - 【請求項６】請求項５に記載された信号処理方法におい
て、 前記入力信号のデータレートに対して信号処理ステップ
のステップ変更回数Ｎによる信号処理時間とステップ変
更のための変換時間との合計時間が前記入力信号が前記
入力バッファー処理ステップを通して１サイクルの処理
で供給するデータ量が前記入力バッファー処理ステップ
に供給される時間に等しいかそれより短くなるようにし
てリアルタイム処理を可能にしたことを特徴とする信号
処理方法。 - 【請求項７】請求項５、または請求項６に記載された信
号処理方法において、 前記出力バッファー処理ステップは、２相構成であり、
前記２相構成の各々の出力バッファー処理ステップは、
分割処理するための使用と、1サイクル毎に信号処理さ
れたデータを前記分割処理と異なるデータレートで出力
するための使用とを、1サイクル毎に交互に分担するよ
うにしたことを特徴とする信号処理方法。 - 【請求項８】請求項５に記載された信号処理方法におい
て、 前記信号処理ステップはＬＳＩを利用して行ない、前記
Ｎ（Ｎは２以上の整数）回のステップ変更用データが前
記ＬＳＩの中に搭載されたメモリーの中に予め記録され
ていることを特徴とする信号処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000075497A JP2001267909A (ja) | 2000-03-17 | 2000-03-17 | 信号処理装置及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000075497A JP2001267909A (ja) | 2000-03-17 | 2000-03-17 | 信号処理装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267909A true JP2001267909A (ja) | 2001-09-28 |
Family
ID=18593382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000075497A Pending JP2001267909A (ja) | 2000-03-17 | 2000-03-17 | 信号処理装置及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001267909A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129722A1 (ja) * | 2005-05-31 | 2006-12-07 | Ipflex Inc. | 再構成可能な装置 |
| JP2007274397A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 半導体装置 |
-
2000
- 2000-03-17 JP JP2000075497A patent/JP2001267909A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129722A1 (ja) * | 2005-05-31 | 2006-12-07 | Ipflex Inc. | 再構成可能な装置 |
| US8138788B2 (en) | 2005-05-31 | 2012-03-20 | Fuji Xerox Co., Ltd. | Reconfigurable device |
| JP2007274397A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 半導体装置 |
| JP4685682B2 (ja) * | 2006-03-31 | 2011-05-18 | 富士通株式会社 | 半導体装置 |
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