JPS6152511B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル信号処理の基本演算である
コンボリユーシヨン積分を高速度に実行し得る多
重化コンボリユーシヨン積分計算装置に関する。

コンボリユーシヨン積分は、レーダ、音声、画
像等のデイジタル処理における重要な役割を果す
基本演算で、ｍ個ｎ組の入力データ列をｇ_no、コ
ンボリユーシヨン関数をｈ_n、積分値をｑ_noとし
たとき、次式で定義される。

この演算は積和計算が基本となつていることか
ら、例えば乗算命令と加算命令とが繰返し実行さ
れるプログラムによつて処理することができる
し、また演算の高速化を図る為、積和計算を専用
に行うハードウエアを上記プログラムに併用して
実行することもできる。然し乍ら、半導体技術に
伴う半導体回路における処理速度が限界と云われ
ているにも拘らず、より一層の高速演算処理を可
能とすることが望まれている。この為には、計算
処理の高速化をシステムに実現する多重化技術の
開発が望まれている。

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、複数の積和計算
回路を有効に利用して、計算処理に必要なデータ
転送と演算を並列的に効率良く行わしめることに
よつてシステム的に高速度な演算処理を可能とす
る多重化コンボリユーシヨン積分計算装置を提供
することにある。

先ず本発明に係る演算方式の概略につき説明す
る。

前述したコンボリユーシヨン積分の定義式にお
いて、左辺第１列の個の要素を取出して示すと
次のようになる。

しかして個の積和計算回路を用いて上記
q₁₁，q₂₁〜ｑ₁を並列的に計算せんとすると、
入力データg₁₁，g₂₁，g₃₁〜ｇ_n1を順に読出し、一
方、コンボリユーシヨン関数を（2m−１）個の
中からｍ個、選び出したものを組つまり（h₀，
h₁…ｈ_(n-1)）（h_-1，h₀，…ｈ_n-2）〜（ｈ_{-( -1
）}，ｈ_{-( -2)}，…ｈ_n-）を順次読出してそれ
らを積和すればコンボリユーシヨン演算の一処理
を効率良く実行することが可能とな。特にコンボ
リユーシヨン関数が巡回型となつているので、そ
の個の読出しを例えばシフト操作によつて実現
することが可能となり、メモリアクセスの簡略化
を図り得る。

本発明は、このような基本演算処理を実行して
上述した目的を達成するようにしたもので、実施
例装置の概略構成は例えば第１図に示すように構
成される。

メモリ１はコンボリユーシヨン演算に必要なコ
ンボリユーシヨン関数を格納保持したもので、ま
たコンボリユーシヨン演算に供される入力データ
は別のメモリ２に格納される。これらのメモリ
１，２に格納された関数データおよび入力データ
はコントローラ３の制御を受けて順次読出され
る。しかしてメモリ１に格納された関数データ
は、前記コントローラ３の制御を受けてレジスタ
４_１に読出され、以後同レジスタ４_１に縦続に接
続された複数段のレジスタ４_２，４_３〜４に順
次転送される。この関数データの読出し転送はコ
ントローラ３の制御に基づいて所定のタイミング
で行われ、従つて関数データは順次所定時間づつ
遅延されてレジスタ４_１，４_２〜４間を転送さ
れる。また前記メモリ２に格納された入力データ
は前記メモリ１からの関数データの読出しに対応
して順次読出され、レジスタ５に格納保持された
のち、前記レジスタ４_１，４_２〜４にそれぞれ
対応して設けられた複数の積和計算回路６_１，６
_２〜６に並列的に供給されている。この積和計
算回路６_１，６_２〜６は例えば第２図に示すよ
うに、入力データとコンボリユーシヨン関数とを
乗算する乗算器７、この乗算出力を過去のデータ
に累積加算する加算器８、この加算器８による累
積データを蓄積すると共に上記加算器８にフイー
ドバツクするアキユムレータ９、そしてこのアキ
ユムレータ９の出力データである積和出力を取出
すバツフア１０にて構成される。しかして各積和
計算回路６_１，６_２〜６にてそれぞれ計算され
た積和計算データはそのバツフア１０を介して取
出され、前記メモリ２に供給されて、既に入力デ
ータを読出して空白となつたアドレスに順次書込
まれる。尚、アキユムレータ９を介する累積演算
は前記データ転送に同期して行われる。

このように構成された装置によれば次のように
しコンボリユーシヨン積分計算が実行される。第
３図ａ，ｂは計算実行過程を模式的に示したもの
である。

先ず装置は計算処理の実行開始に先立つてイニ
シヤライズされ、各レジスタ・アキユムレータ等
がリセツトされる。しかるのち、メモリ１よりコ
ンボリユーシヨン関数データｈ_{-( -1)}，〜h_-1，
h₀を順次読出し、これをレジスタ４_１，４_２〜４
に順次転送して第３図ａに示すように各レジス
タ４_１，４_２〜４に各コンボリユーシヨン関数
データをセツトする。即ち、レジスタ４_１にはデ
ータh₀，レジスタ４_２にはデータh_-1…そしてレ
ジスタ４にはデータｈ_{-( -1)}がセツトされ
る。この状態においてメモリ２より入力データ
g₁₁が読出され、これらが積和計算回路６_１，６
_２〜６にそれぞれ供給される。従つて積和計算
回路６_１では、その乗算器７によつてデータh₀，
g₁₁なる乗算値が求められ、加算器８を介して初
期データ「０」が加えられて累積される。また同
様にして積和計算回路６_２ではh_-1，g₁₁なる乗算
値が求められて初期データ「０」と加算され、積
和計算回路６ではｈ_{-( -1)}，g₁₁なる乗算値が
求められて初期データ「０」と加算される。この
ようにして個の積和計算回路６_１，６_２〜６
にて同時に並列的に積和計算が行われ、その計算
データがそれぞれアキユムレータ９に格納された
とき、コントローラ３による制御によつてレジス
タ４_１，４_２〜４間のデータ転送が行われると
共に、メモリ１から読出された新たなコンボリユ
ーシヨン関数データh₁がレジスタ４_１にセツトさ
れる。また同時にレジスタ５にはメモリ２から読
出された次の入力データg₂₁がセツトされ、各レ
ジスタ等のデータ、配列構成は第３図ｂに示すよ
うになる。

しかしてこのとき、積和計算回路６_１では、乗
算器７によつてh₁，g₂₁なる乗算値が求められ、
アキユムレータ９に格納された先の乗算値（累積
値）と加算器８により加算される。これによつて
アキユムレータ９には新たな（h₁・g₂₁＋h₀・
g₁₁）なるデータが格納される。同様にして各積和
計算回路４_２〜４においても乗算処理と、その
乗算結果と累積値との加算が行われる。

このようにしてレジスタ４_１には順次コンボリ
ユーシヨン関数データがh₂，h₃〜ｈと供給され
てその遅延転送されたデータがそれぞれレジスタ
４_２〜４にセツトされる。またこれに同期して
レジスタ５には入力データがg₃₁，g₄₁〜ｇ₁とし
て与えられ、前述した積和計算処理が繰返して実
行される。

従つて今、上記積和計算処理をタイミング分離
して示すと、第１タイミングでは各計算回路６
_１，６_２，〜６において が求められ、第２タイミングでは が求められる。そして、これが順次繰返して行わ
れ、メモリ１からコンボリユーシヨン関数ｈ_n-1
が読出され、またメモリ２から入力データｇ_n1が
読出されたとき、各積和計算回路６_１，６_２，〜
６の各累積出力データは前述した左辺第１項に
示されるq₁₁，q₂₁〜ｑ₁となる。このデータが
前記メモリ２にそれぞれ格納される。

以後、同様な計算処理をその他の入力データに
対して（ｍ／）回実行することにより全ての積
和計算処理が終了する。

尚、メモリ２としては、入力データを格納する
ｍ列ｎ行のアドレスに加えて余分な１行のアドレ
スを備え、例えば第４図ａに示すように入力デー
タを格納する。そして積和計算によつて求められ
たコンボリユーシヨンデータ、q₁₁，q₂₁〜ｑ_n1を
上記空アドレスに格納するようにする。そして、
次の列の入力データに対するコンボリユーシヨン
演算を行つたときには、もはや先の入力データ
g₁₁，g₂₁〜ｇ_n1の使用が終了し、不要となつてい
ることから、これらのデータに代えてそのコンボ
リユーシヨンデータq₁₂，q₂₂〜ｑ_n2を書込むよう
にする。これれを順次繰返すことにより、最終的
には第４図ｂに示すように不要となつたデータを
格納するアドレスを利用して、コンボリユーシヨ
ンデータｑ_noを格納することができ、メモリ構成
（容量）の簡易化を図ることが可能となるので、
結局ｍ×（ｎ＋１）ワードのアドレス領域を備え
ることにより実現される。従つて容量（ｍ×ｎ）
ワードのメモリ２とは別に（ｍ×ｎ）ワードの結
果格納用メモリを準備することが不要となる。

以上説明したように本装置によれば、演算仕様
に応じて積和計算回路の数を決定するだけで、そ
の並列多重化演算により高速度にコンボリユーシ
ヨン積分計算を行い得る。しかも計算処理に要す
るメモリ容量も少なくてよいことから、その構成
の大幅な簡易化を図り得る。また、コンボリユー
シヨン関数の巡回性を有効に利用して計算処理を
行うので、メモリからのデータアクセスを簡略化
し、このアクセスに要する時間を短縮化できるの
で、全体的に処理所要時間の大幅な短縮化、換言
すれば処理速度の高速化を図り得る。また上記装
置は、同一機能を呈する回路を並列的に設けて実
現されるので、例えば集積パターン化する場合等
に非常に有利であり、装置の実装設計や半導体集
積回路化を簡易に行い得る等の絶大なる効果を奏
する。

尚、本発明は上記実施例に限定されるものでは
ない。例えば、入力データの数およびコンボリユ
ーシヨン関数データの数は、計算仕様に応じて定
めればよいものである。また積和計算回路の内部
構成も種々変形することができる。要するに本発
明はその要旨を逸脱しない範囲で種種変形して実
施することができる。

【図面の簡単な説明】

図は本発明の一実施例を示すもので、第１図は
実施例装置の概略構成図、第２図は積和計算回路
の一例を示す構成図、第３図ａ，ｂは演算実行過
程を模式的に示す図、第４図ａ，ｂはメモリのデ
ータ配列構成を模式的に示す図である。 １…メモリ（コンボリユーシヨン関数）、２…
メモリ（入力データ）、３…コントローラ、４
_１，４_２〜４…レジスタ、５…レジスタ、６
_１，６_２〜６…積和計算回路、７…乗算器、８
…加算器、９…アキユムレータ、１０…バツフ
ア。

Claims (1)

【特許請求の範囲】
1. １ コンボリユーシヨン積分を行なうための一辺
   がｍ個、他辺がｎ個で構成されたｍ×ｎ個の入力
   データを格納する第１のメモリと、コンボリユー
   シヨン関数を格納する第２のメモリと、前記第１
   のメモリから前記入力データの出力を受けとるデ
   ーータ用レジスタと、前記第２のメモリからの前
   記コンボリユーシヨン関数の出力を順次遅延して
   転送する多段構成されたｍ個以下の個数個のコ
   ンボリユーシヨン関数用レジスタと、前記データ
   用レジスタから出力されるデータと前記コンボリ
   ユーシヨン関数用レジスタから出力されるコンボ
   リユーシヨン関数との積を順次実行する乗算器及
   びこの乗算器の出力を累算する累算器とからなる
   個の積和計算回路と、少なくとも前記第１及び
   第２メモリとデータ用及びコンボリユーシヨン関
   数用レジスタと積和計算回路を制御するコントロ
   ーラとから成ることを特徴とする多重化コンボリ
   ユーシヨン積分計算装置。