JPH0331005B2 - - Google Patents
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- Publication number
- JPH0331005B2 JPH0331005B2 JP56151704A JP15170481A JPH0331005B2 JP H0331005 B2 JPH0331005 B2 JP H0331005B2 JP 56151704 A JP56151704 A JP 56151704A JP 15170481 A JP15170481 A JP 15170481A JP H0331005 B2 JPH0331005 B2 JP H0331005B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- time
- ram
- register
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 13
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 7
- 101150046378 RAM1 gene Proteins 0.000 description 7
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 7
- 125000002015 acyclic group Chemical group 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Description
【発明の詳細な説明】
本発明は、デジタルフイルタに関する。
デジタルフイルタの基本構成は乗算器、加算
器、係数メモリ及び単位時間遅延素子でみるが、
単位時間遅延素子のハードウエア化方法としては
シフトレジスタを用いる場合もあるが、RAM
（ランダムアクセスメモリ）を用いる方法が一般
的である。例えば第１図のようなｎ段の非巡回形
デジタルフイルタは図２のようにハードウエア化
される。図２に於て１が単位時間遅延素子を表わ
すｎワードからなるRAM、２はｎワードかなな
る係数メモリ、３は乗算器、４は加算器、５はレ
ジスタで、前記２つのメモリ１，２はそれぞれカ
ウンタ６，７によつてアクセスされる。
器、係数メモリ及び単位時間遅延素子でみるが、
単位時間遅延素子のハードウエア化方法としては
シフトレジスタを用いる場合もあるが、RAM
（ランダムアクセスメモリ）を用いる方法が一般
的である。例えば第１図のようなｎ段の非巡回形
デジタルフイルタは図２のようにハードウエア化
される。図２に於て１が単位時間遅延素子を表わ
すｎワードからなるRAM、２はｎワードかなな
る係数メモリ、３は乗算器、４は加算器、５はレ
ジスタで、前記２つのメモリ１，２はそれぞれカ
ウンタ６，７によつてアクセスされる。
この構成に於て、ひとつの入力信号に対して、
その出力信号を得るためには、次の動作を行なう
必要がある。即ち (1) レジスタ５及びカウンタ６，７の値をゼロク
リヤする。
その出力信号を得るためには、次の動作を行なう
必要がある。即ち (1) レジスタ５及びカウンタ６，７の値をゼロク
リヤする。
(2) １のRAM、２の係数メモリのカウンタ６，
７で指される内容をそれぞれ読み出し、それら
を３で乗算し、その結果とレジスタ５の内容を
４で加算し、結果をレジスタ５に格納する。カ
ウンタ６，７をそれぞれ１だけ増加させる。
７で指される内容をそれぞれ読み出し、それら
を３で乗算し、その結果とレジスタ５の内容を
４で加算し、結果をレジスタ５に格納する。カ
ウンタ６，７をそれぞれ１だけ増加させる。
(3) 前記(2)をｎ回繰り返す。
(4) RAM１の（ｉ−１）番地の内容をｉ番地に
転送する。この動作をｉ＝ｎ−１，ｎ−２，−，
２，１について行なう。
転送する。この動作をｉ＝ｎ−１，ｎ−２，−，
２，１について行なう。
(5) 入力信号８をRAM１の０番地に格納する。
以上である。上記一連の動作によつて出力信号
値をレジスタ５に得ることができる。例えば、前
記(1)〜(5)の動作を一定インストラクシヨンサイク
ルXnsecで動作するマイクロプロセツサで実現し
ようとする場合の処理時間を考える。前記(1)及び
(2)の処理とRAM1の（ｉ−１）番地の内容をｉ
番地に転送する動作とをそれぞれ１インストラク
シヨンサイクルで実現できるものとすると、前記
(1)〜(5)の動作に必要な時間は （１＋ｎ＋ｎ）Ｘ nsec 必要である。
値をレジスタ５に得ることができる。例えば、前
記(1)〜(5)の動作を一定インストラクシヨンサイク
ルXnsecで動作するマイクロプロセツサで実現し
ようとする場合の処理時間を考える。前記(1)及び
(2)の処理とRAM1の（ｉ−１）番地の内容をｉ
番地に転送する動作とをそれぞれ１インストラク
シヨンサイクルで実現できるものとすると、前記
(1)〜(5)の動作に必要な時間は （１＋ｎ＋ｎ）Ｘ nsec 必要である。
この時間はひとつの出力信号を得るまでに必要
な時間であり、目的に応じた時間内に納まつて居
ななければならない。例えば、電話音声帯域の信
号を実時間処理を行う場合には前記(1)〜(5)の処理
を125μsecの時間内に完結しなければならない。
な時間であり、目的に応じた時間内に納まつて居
ななければならない。例えば、電話音声帯域の信
号を実時間処理を行う場合には前記(1)〜(5)の処理
を125μsecの時間内に完結しなければならない。
本発明の目的は、前記(4)のメモリ転送処理を不
要とし、(1)〜(5)の処理を従来例に比べ約半分の時
間で実行可能なデジタルフイルタを提供すること
にある。
要とし、(1)〜(5)の処理を従来例に比べ約半分の時
間で実行可能なデジタルフイルタを提供すること
にある。
本発明によれば、デジタルフイルタの係数を記
憶するｎ語からなる係数記憶手段と遅延データを
記憶するためのRAMと、前記RAMのアドレス
指定手段であつて所定の遅延段数ｎよりも１だけ
多い値をカウントするｎ＋１進のカウンタとを有
することを特徴とするデジタルフイルタ回路が得
られる。
憶するｎ語からなる係数記憶手段と遅延データを
記憶するためのRAMと、前記RAMのアドレス
指定手段であつて所定の遅延段数ｎよりも１だけ
多い値をカウントするｎ＋１進のカウンタとを有
することを特徴とするデジタルフイルタ回路が得
られる。
次に、本発明の一実施例について、図面を参照
照して説明する。
照して説明する。
第２図は、第１図で示されたｎタイプの非巡回
形フイルタを実現する要所ブロツク図であるが、
本発明を同じフイルタに適用した場合も要所ブロ
ツク図は第２図と同じになる。
形フイルタを実現する要所ブロツク図であるが、
本発明を同じフイルタに適用した場合も要所ブロ
ツク図は第２図と同じになる。
第２図で従来技術と異なる点は１のROMが
（ｎ＋１）語からなること、６のカウンタが（ｎ
＋１）進となつていることである。本発明のこの
実施例において、ひとつの出力信号を得るために
必要な動作は、従来技術の動作(1)，(2)，(3)，(4)，
(5)と対応させて (1′) レジスタ５及びカウンタ７の内容をゼロク
リヤする。カウンタ６の内容はクリヤしない。
（ｎ＋１）語からなること、６のカウンタが（ｎ
＋１）進となつていることである。本発明のこの
実施例において、ひとつの出力信号を得るために
必要な動作は、従来技術の動作(1)，(2)，(3)，(4)，
(5)と対応させて (1′) レジスタ５及びカウンタ７の内容をゼロク
リヤする。カウンタ６の内容はクリヤしない。
(2′) １のRAM、２の係数メモリのカウンタ６，
７で指される番地の内容をそれぞれ読み出し３
で乗算、その結果とレジスタ５の内容とを４で
加算し、結果でレジスタ５に格納する。カウン
タ６，７をそれぞれ１だけ増加させる。
７で指される番地の内容をそれぞれ読み出し３
で乗算、その結果とレジスタ５の内容とを４で
加算し、結果でレジスタ５に格納する。カウン
タ６，７をそれぞれ１だけ増加させる。
(3′) 前記（2′）の動作をｎ回繰り返す。
(4′) （不要）
(5′) 入力信号をRAM１のカウンタ６で指される
番地に格納し、カウンタ６を１だけ増加させ
る。
番地に格納し、カウンタ６を１だけ増加させ
る。
となる。
従来技術と異なる動作は、(1)でカウンタ６の内
容をクリヤしないこと、(3)のRAM１内でのデー
タ転送が不要なこと、(5)で入力信号を格納する
RAM１の番地が異なることである。即ち従来技
術では必要だつたRAM１内でのデータ転送処理
が全く不要となつている。これは、RAM１の番
地を指すカウンタ６が（ｎ＋１）進となつている
ためにｎ個のフイルタ係数 （a0，a1，a2，a3，…ao-1） に対して積をとられるRAM１内のデータ列は、
第１時刻では （d0，d1，d2，d3，…do-1） であつたのが、第２時刻では （do，d0，d1，d2，…do-2） 第３時刻 （do+1，do，d0，d1，…do-3） のように、ひとつづつずれ、第１時刻の入力信号
はdoに、第２時刻の入力信号はdo-1にそれぞれ格
納されるので、あたかもデータを転送したのと同
じ効果が現われるためである。従つて実際にデー
タを転送する処理が不要となる。この結果、従来
技術に比べRAM１は１語増加させ、カウンタ６
を（ｎ＋１）進とするというわずかのハードウエ
ア量の増加で、フイルタ演算を高速に実行するこ
とが可能となる。
容をクリヤしないこと、(3)のRAM１内でのデー
タ転送が不要なこと、(5)で入力信号を格納する
RAM１の番地が異なることである。即ち従来技
術では必要だつたRAM１内でのデータ転送処理
が全く不要となつている。これは、RAM１の番
地を指すカウンタ６が（ｎ＋１）進となつている
ためにｎ個のフイルタ係数 （a0，a1，a2，a3，…ao-1） に対して積をとられるRAM１内のデータ列は、
第１時刻では （d0，d1，d2，d3，…do-1） であつたのが、第２時刻では （do，d0，d1，d2，…do-2） 第３時刻 （do+1，do，d0，d1，…do-3） のように、ひとつづつずれ、第１時刻の入力信号
はdoに、第２時刻の入力信号はdo-1にそれぞれ格
納されるので、あたかもデータを転送したのと同
じ効果が現われるためである。従つて実際にデー
タを転送する処理が不要となる。この結果、従来
技術に比べRAM１は１語増加させ、カウンタ６
を（ｎ＋１）進とするというわずかのハードウエ
ア量の増加で、フイルタ演算を高速に実行するこ
とが可能となる。
上記実施例では非巡回形フイルタについて示し
たが、巡回形フイルタであつても同様の構成を拡
張すれば容易に達成できることは明らかである。
また、６，７のカウンタは、アツプカウンタのみ
でなく、ダウンカウンタ及びポリノミアルカウン
タでも構成できることは明白である。
たが、巡回形フイルタであつても同様の構成を拡
張すれば容易に達成できることは明らかである。
また、６，７のカウンタは、アツプカウンタのみ
でなく、ダウンカウンタ及びポリノミアルカウン
タでも構成できることは明白である。
第１図は非巡回形フイルタの構成図である。第
２図は、第１図のフイルタをハードウエア化した
ときの要部ブロツク図である。 １……RAM、２……係数メモリ、３……乗算
器、４……加算器、５……レジスタ、６，７……
カウンタ、８……入力線、９……出力線。
２図は、第１図のフイルタをハードウエア化した
ときの要部ブロツク図である。 １……RAM、２……係数メモリ、３……乗算
器、４……加算器、５……レジスタ、６，７……
カウンタ、８……入力線、９……出力線。
Claims (1)
- １ ｎ個の遅延段数の各々に対応する係数を記憶
する係数メモリと、前記各係数と乗算されるべき
遅延データを記憶するためにｎ＋１個の記憶領域
を含む遅延データメモリと、前記遅延データメモ
リのアドレス指定手段としてｎ＋１のカウントが
できるカウンタとを有し、前記カウンタを任意の
値から１づつ連続的に歩進せしめ、その値に従つ
て前記データメモリからデータを連続的に読み出
し前記係数メモリの対応する係数と乗算すること
を特徴とするデジタルフイルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170481A JPS5853217A (ja) | 1981-09-25 | 1981-09-25 | デジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170481A JPS5853217A (ja) | 1981-09-25 | 1981-09-25 | デジタルフイルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853217A JPS5853217A (ja) | 1983-03-29 |
| JPH0331005B2 true JPH0331005B2 (ja) | 1991-05-02 |
Family
ID=15524438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15170481A Granted JPS5853217A (ja) | 1981-09-25 | 1981-09-25 | デジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853217A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594218A (ja) * | 1982-06-29 | 1984-01-11 | Fujitsu Ltd | ディジタルフィルタ |
| JPS61195016A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | デイジタルフイルタ |
| JPH07862B2 (ja) * | 1985-06-13 | 1995-01-11 | 正 谷川 | スパングル形成連綴方法及びその装置 |
| JPS61288613A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | デイジタルフイルタ |
| JPS62253209A (ja) * | 1987-04-21 | 1987-11-05 | Sony Corp | デイジタル信号処理装置 |
| JPS62253208A (ja) * | 1987-04-21 | 1987-11-05 | Sony Corp | デイジタル信号処理装置 |
| JPS6442623U (ja) * | 1987-09-09 | 1989-03-14 |
-
1981
- 1981-09-25 JP JP15170481A patent/JPS5853217A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISSLOSURE BULLETIN=1976 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5853217A (ja) | 1983-03-29 |
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