JPS594218A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPS594218A JPS594218A JP11238582A JP11238582A JPS594218A JP S594218 A JPS594218 A JP S594218A JP 11238582 A JP11238582 A JP 11238582A JP 11238582 A JP11238582 A JP 11238582A JP S594218 A JPS594218 A JP S594218A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ディジタルフィルタにおいて人力データおよ
び演算結果をメモリに蓄積してフィルタの演算を実行す
る際に、フィルタの演算を効率よく行なうことができる
、メモリアクセス回路に関するものである。
び演算結果をメモリに蓄積してフィルタの演算を実行す
る際に、フィルタの演算を効率よく行なうことができる
、メモリアクセス回路に関するものである。
従来技術と問題点
ディジタルフィルタにおいては、入力データおよび演算
結果をサンプリング時間ずつ順次遅延させた信号に、そ
れぞれ一定の係数を乗算して得られた結果を加算するこ
とによって所要の出力を得る。第１図はディジタルフィ
ルタの一例として２次巡回形ディジタルフィルタの構成
を示したものである。同図において、Ｚ−１はサンプリ
ング時間の遅延要素、”Ｗは現サンプル入力、２Ｘｎ−
１は１サンプル前の入力、ら−２は２サンプル前の入力
、１／ｓは現サンプルに対するフィルタ出力、ｉ／、−
１は１サンプル前のフィルタ出力、１１ｎ−２は２サン
プル前のフィルタ出力、α！ｂ＋’ｌ’ｌ／は係数であ
って、このような構成によって、次式に示す伝達関数を
実現できるものである。
結果をサンプリング時間ずつ順次遅延させた信号に、そ
れぞれ一定の係数を乗算して得られた結果を加算するこ
とによって所要の出力を得る。第１図はディジタルフィ
ルタの一例として２次巡回形ディジタルフィルタの構成
を示したものである。同図において、Ｚ−１はサンプリ
ング時間の遅延要素、”Ｗは現サンプル入力、２Ｘｎ−
１は１サンプル前の入力、ら−２は２サンプル前の入力
、１／ｓは現サンプルに対するフィルタ出力、ｉ／、−
１は１サンプル前のフィルタ出力、１１ｎ−２は２サン
プル前のフィルタ出力、α！ｂ＋’ｌ’ｌ／は係数であ
って、このような構成によって、次式に示す伝達関数を
実現できるものである。
第１図に示すごときディジタルフィルタにおいて、従来
、遅延要素Ｚ１は例えはシフトレジスタ等によって構成
され、そのためハードウェア量の増大を避けることがで
きなかった。そのため遅延要素としてレジスタ等を使用
せず、読み出し書き込みメモリ（以下ＲＡＭと略す）を
用いてフィルタ演算を行なうことが考えられている。
、遅延要素Ｚ１は例えはシフトレジスタ等によって構成
され、そのためハードウェア量の増大を避けることがで
きなかった。そのため遅延要素としてレジスタ等を使用
せず、読み出し書き込みメモリ（以下ＲＡＭと略す）を
用いてフィルタ演算を行なうことが考えられている。
第２図は従来のＲＡＭを使用してフィルタ演算を行なう
演算回路の構成を示している。同図において、１は係数
を記憶する読み出し専用メモリ（以下ＥＯＭと略す）、
２はＲｏｕｌにおけるアドレスを指定する係数用アドレ
ス指定回路、３は入力データおよび演算結果のデータを
記憶するＲＩＭ、４はＲＡＭ５におけるアドレスを指定
するアドレス指定回路、５は演算器であって、演算器５
において、ｐＡＭ５に記憶されているデータとＲＯＭ１
に記憶されている係数との乗算を行なって演算結果をＲ
ＡＭ６に記憶するとともに、演算結果のデータを用いて
加算２乗算等の演算を行なうことによ・つて、フィルタ
演算が行なわれる。
演算回路の構成を示している。同図において、１は係数
を記憶する読み出し専用メモリ（以下ＥＯＭと略す）、
２はＲｏｕｌにおけるアドレスを指定する係数用アドレ
ス指定回路、３は入力データおよび演算結果のデータを
記憶するＲＩＭ、４はＲＡＭ５におけるアドレスを指定
するアドレス指定回路、５は演算器であって、演算器５
において、ｐＡＭ５に記憶されているデータとＲＯＭ１
に記憶されている係数との乗算を行なって演算結果をＲ
ＡＭ６に記憶するとともに、演算結果のデータを用いて
加算２乗算等の演算を行なうことによ・つて、フィルタ
演算が行なわれる。
第２図の演算回路によって、例えば第１図に示されたデ
ィジタルフィルタの演算を行なう場合の計算手順は、次
表によって示されるごときものである。
ィジタルフィルタの演算を行なう場合の計算手順は、次
表によって示されるごときものである。
第 １ 表
第′１表に示すように、計算手順は■〜■に示される５
回の乗算を含む演算と、■〜■に示される入力データお
よび演算結果を次のサンプリング周期のフィルタ演算の
ためにＲＡＭ上の１サンプル前の番地に書き替える４回
の書き替え操作とからなっている。このうち５回の乗算
を含む演算は、フィルタ演算のため不可欠なものである
が、４回のＲＡＭ書き替え操作は、演算実行ステップ数
を多くしフィルタの演算速度を低下させる原因となって
いる。
回の乗算を含む演算と、■〜■に示される入力データお
よび演算結果を次のサンプリング周期のフィルタ演算の
ためにＲＡＭ上の１サンプル前の番地に書き替える４回
の書き替え操作とからなっている。このうち５回の乗算
を含む演算は、フィルタ演算のため不可欠なものである
が、４回のＲＡＭ書き替え操作は、演算実行ステップ数
を多くしフィルタの演算速度を低下させる原因となって
いる。
第３図は、第１表に示された計算手順におけるＲＡＭの
データ書き替えを示すメモリマツプである。
データ書き替えを示すメモリマツプである。
同図において＠）はフィルタ演算開始時、（ｂ）は演算
終了時、（Ｃ）は次の演算開始時を示し、第１表におけ
る■〜■の手順に対応して４回のＲＡＭ書き替えが行な
われることが示されている。
終了時、（Ｃ）は次の演算開始時を示し、第１表におけ
る■〜■の手順に対応して４回のＲＡＭ書き替えが行な
われることが示されている。
なおここで、フィルタの演算を行なう前に通常は入力Ｘ
、をＩＩＡＭ６上の（＃＋４）番地にもってきておくが
、ＲＡＭ５ を介さずに演算器５に直接人力Ｘ。
、をＩＩＡＭ６上の（＃＋４）番地にもってきておくが
、ＲＡＭ５ を介さずに演算器５に直接人力Ｘ。
を入れてフィルタの演算を行ない、演算終了後、ＲＡ）
１５ の（＃＋３）番地に記憶させてもよい。
１５ の（＃＋３）番地に記憶させてもよい。
発明の目的
本発明は、このような従来技術の問題点を解決しようと
するものであって、その目的は、入力データおよび、演
算結果のデータをＲＡＭに記憶し、記憶されたデータを
用いてフィルタ演算を行なうディジタルフィルタ演算回
路において、ＲＡＭにおける記憶内容の書き替え操作の
回数を減少させて、フィルタ演算の速度を向上させるこ
とができる回路形式を提供することにある。
するものであって、その目的は、入力データおよび、演
算結果のデータをＲＡＭに記憶し、記憶されたデータを
用いてフィルタ演算を行なうディジタルフィルタ演算回
路において、ＲＡＭにおける記憶内容の書き替え操作の
回数を減少させて、フィルタ演算の速度を向上させるこ
とができる回路形式を提供することにある。
発明の実施例
第２表は本発明の原理を示すフィルタ演算の計算手順で
ある。
ある。
第 ２ 表
また第４図は第２表に示された計算手順におけるＲＡＭ
のデータ書き替えを示すメモリマツプである。
のデータ書き替えを示すメモリマツプである。
同図において（α）は計算開始時、（ｂ）は計算終了時
、（Ｃ）は次の計算開始時を示している。
、（Ｃ）は次の計算開始時を示している。
すなわち、最初の演算においては、１１ｎ−２＜Ｎ番地
） 、 ｖｎ−１（＃＋１番地） ｖ ｚｎ ２
（Ｎ千２番地） ｒ ”ｎ １（Ｎ＋６番地）およびＸ
、の各データの組み合わせによって演算を行ない（第４
図（α））、演算終了時、フィルタ出力すなわちｈをデ
ータｘ４−２ の位置（Ｎ＋２番地）に記憶させると
ともに、入力データＺｎをデータ”ｎ−１の１番地上の
番地（Ａ’＋４ 番地）に記憶させておく（第４図（ｂ
））。
） 、 ｖｎ−１（＃＋１番地） ｖ ｚｎ ２
（Ｎ千２番地） ｒ ”ｎ １（Ｎ＋６番地）およびＸ
、の各データの組み合わせによって演算を行ない（第４
図（α））、演算終了時、フィルタ出力すなわちｈをデ
ータｘ４−２ の位置（Ｎ＋２番地）に記憶させると
ともに、入力データＺｎをデータ”ｎ−１の１番地上の
番地（Ａ’＋４ 番地）に記憶させておく（第４図（ｂ
））。
次のサンプルｘ、＋１が入力して、２回目のフィルタの
演算を行なう際は、Ｙ＋５−１（ｙ＋１番地）−ｙａ（
＃十２番地） 、 Ｚｎ１ （Ａ’＋３番地） 、
ｚｎ （ｙ＋４ ’Ｉｉｉ地）およびｚ、＋１ の
各データの組み合わせによって演算を行なう（第４図（
Ｃ））。すなわち、前回の演算に用いたデータの組み合
わせに対して、アドレスが１番地増えたデータの組み合
わせによってフィルタの演算が行なわれる。２回目の演
算においても演算終了時、フィルタ出力ｙ、＋１をデー
タ”ｎ−１（Ｎ＋６番地）の位置に記憶させるとともに
、入力データ％＋１をデータＸ、の１番地上の番地（Ｎ
＋５番地）に記憶させて、次の演算に備える。
演算を行なう際は、Ｙ＋５−１（ｙ＋１番地）−ｙａ（
＃十２番地） 、 Ｚｎ１ （Ａ’＋３番地） 、
ｚｎ （ｙ＋４ ’Ｉｉｉ地）およびｚ、＋１ の
各データの組み合わせによって演算を行なう（第４図（
Ｃ））。すなわち、前回の演算に用いたデータの組み合
わせに対して、アドレスが１番地増えたデータの組み合
わせによってフィルタの演算が行なわれる。２回目の演
算においても演算終了時、フィルタ出力ｙ、＋１をデー
タ”ｎ−１（Ｎ＋６番地）の位置に記憶させるとともに
、入力データ％＋１をデータＸ、の１番地上の番地（Ｎ
＋５番地）に記憶させて、次の演算に備える。
第２表に示された本発明の計算手順と、第１表に示され
た従来の計算手順とを比較すると、メモリにおける記憶
操作が従来の４回に対して本発明では２回に減少し、従
ってフィルタ演算速度は明らかに向上する。
た従来の計算手順とを比較すると、メモリにおける記憶
操作が従来の４回に対して本発明では２回に減少し、従
ってフィルタ演算速度は明らかに向上する。
第５図は上述の原理に基づいて構成された、本発明のメ
モリアクセス回路の一実施例を示している。同図におい
て１１はアドレス指定部であって、プログラムあるいは
カウンタ等によって例えば２進数α０−ｃＬ６によって
、図示されないＲＡＭのアドレスを指定する。１２はポ
インタであって例えば２進数Ｔ）ｏ−Ｔ’ｓを計数する
カウンタまたは加算器を具えたレジスタからなり、フィ
ルタ演算が行なわれるごとに演算の最後でインクレメン
トされ、フルカウントしたとき０に戻るように構成され
ている。
モリアクセス回路の一実施例を示している。同図におい
て１１はアドレス指定部であって、プログラムあるいは
カウンタ等によって例えば２進数α０−ｃＬ６によって
、図示されないＲＡＭのアドレスを指定する。１２はポ
インタであって例えば２進数Ｔ）ｏ−Ｔ’ｓを計数する
カウンタまたは加算器を具えたレジスタからなり、フィ
ルタ演算が行なわれるごとに演算の最後でインクレメン
トされ、フルカウントしたとき０に戻るように構成され
ている。
１３はＡＮＤゲートであって、アドレスシフト指定信号
を加えられたとき開いて、ポインタ１２の計数値の信号
を出力する。１４−１ はハーフアダー（ＨＡ）、１
４−２．１４−ｓはフルアダーＣＦＡ）であって、アド
レス指定部１１の下位のビットａ６−（Ｉ鵞とポインタ
１２の出カフ）ｏ−ｐｚとを加算する。アダー１４−１
〜１４−３の出力とアドレス指定部１１の上位のビット
ｃＬ３〜ｃＬ６とは、実行アドレスとしてＲＡＭに対し
て出力される。この際最上位のアダー１４−３のキャリ
ーは無視されている。従ってアドレスシフト指定が行な
われたとき、アドレス指定部１１におけるアドレスα０
〜α６のうち、下位のαｏ””ｆにポインタ１２の出力
が加算されて、下位６ビツトのみが順次１ずつ増加して
再び初めに戻るアドレス指定が行なわれる。なおＲＡＭ
は通常フィルタ演算以外の目的にも用いられるものであ
り、ＡＮＤゲート １６はこのような場合とフィルタ演
算の場合とで、アドレスシフトを行なうか否かの制御を
行なうために設けられている。
を加えられたとき開いて、ポインタ１２の計数値の信号
を出力する。１４−１ はハーフアダー（ＨＡ）、１
４−２．１４−ｓはフルアダーＣＦＡ）であって、アド
レス指定部１１の下位のビットａ６−（Ｉ鵞とポインタ
１２の出カフ）ｏ−ｐｚとを加算する。アダー１４−１
〜１４−３の出力とアドレス指定部１１の上位のビット
ｃＬ３〜ｃＬ６とは、実行アドレスとしてＲＡＭに対し
て出力される。この際最上位のアダー１４−３のキャリ
ーは無視されている。従ってアドレスシフト指定が行な
われたとき、アドレス指定部１１におけるアドレスα０
〜α６のうち、下位のαｏ””ｆにポインタ１２の出力
が加算されて、下位６ビツトのみが順次１ずつ増加して
再び初めに戻るアドレス指定が行なわれる。なおＲＡＭ
は通常フィルタ演算以外の目的にも用いられるものであ
り、ＡＮＤゲート １６はこのような場合とフィルタ演
算の場合とで、アドレスシフトを行なうか否かの制御を
行なうために設けられている。
第６図は第５図に示されたメモリアクセス回路によるＲ
ＡＭのアドレス指定を説明している。同図において（，
４）は指定されるアドレス範囲を示し、上位のビットα
３〜α６は固定であるが下位６ビツトが０００〜１１１
の範囲で変化することが示されている。
ＡＭのアドレス指定を説明している。同図において（，
４）は指定されるアドレス範囲を示し、上位のビットα
３〜α６は固定であるが下位６ビツトが０００〜１１１
の範囲で変化することが示されている。
第７図は、第５図に示されたメモリアクセス回路によっ
てＲＡＭのアドレス指定を行なって、フィルタの演算を
行なう場合のＲＡＭの内容を説明している。同図におい
て、（１）〜（８）はそれぞれ第１回目〜第８回目の演
算におけるＲＡＭのデータを示し、第６図における（Ａ
）の範囲のみが示されている。
てＲＡＭのアドレス指定を行なって、フィルタの演算を
行なう場合のＲＡＭの内容を説明している。同図におい
て、（１）〜（８）はそれぞれ第１回目〜第８回目の演
算におけるＲＡＭのデータを示し、第６図における（Ａ
）の範囲のみが示されている。
第１回目の演算時、ポインタの値ＰをＯとする。
このときアドレス指定としてＯ番地〜４番地を指定する
と、実行されるアドレスはｉ／、−２（０番地）。
と、実行されるアドレスはｉ／、−２（０番地）。
Ｌｓ−１（１番地） ｒ ”１ｎ−２（２番地）、ｚｎ
−１（３番地）。
−１（３番地）。
”、Ｓ（４香地）となシ、この組み合わせによってフィ
ルタ演算が行なわれる。演算終了時、データＺｎを４番
地に記憶し、データｖ４を２番地に記憶する。またこれ
にあわせてポインタの値Ｐに１を加えておく。
ルタ演算が行なわれる。演算終了時、データＺｎを４番
地に記憶し、データｖ４を２番地に記憶する。またこれ
にあわせてポインタの値Ｐに１を加えておく。
第２回目の演算時、アドレス指定として第１回目と同じ
番地を指定しておくと、実行されるＲＡＭアドレスはポ
インタの一値Ｐが加えられるので、１／、−１（１番地
）ｌｖ３（２番地）、ｚ、＄−１（６番地）、Ｚ、ｓ（
４番地）＋ｘｎ＋＋（５番地）となり、この組み合わせ
によってフィルタ演算が行なわれる。演算終了時データ
ｇｅｆ、＋１を５番地に記憶し、データｈ＋１を３番地
に記憶し、ポインタのＩＩＩＥ Ｐに１を加える。
番地を指定しておくと、実行されるＲＡＭアドレスはポ
インタの一値Ｐが加えられるので、１／、−１（１番地
）ｌｖ３（２番地）、ｚ、＄−１（６番地）、Ｚ、ｓ（
４番地）＋ｘｎ＋＋（５番地）となり、この組み合わせ
によってフィルタ演算が行なわれる。演算終了時データ
ｇｅｆ、＋１を５番地に記憶し、データｈ＋１を３番地
に記憶し、ポインタのＩＩＩＥ Ｐに１を加える。
以下同様にして第６回目〜第８回目の演算を行ない、１
回演算するごとにポインタの値Ｐに１を加算すると、次
の回の演算は実行アドレスがすべて前回のアドレスに１
８加えた値になるので、フィルタ演算に使用するデータ
は１ビツトシフトした値が用いられることになり、従っ
てデータをＲＡＭ上でシフトしなくてもフィルタ演算を
正しく行なうことができる。また第７図から明らかなよ
うに、アドレスが順次シフトしてい、て、ＲＡＭの使用
範囲の限界に達するともとに戻って再び最も若い番地か
ら順次循環する。これは第５図に示された回路構成にお
いてポインタ１１が一定数の計数を繰り返すことによっ
て上位のアドレスに影響を及ぼさないようにしているか
らであり、これによってＲＡＭの領域を必要以上に広く
擬しないようにしている。
回演算するごとにポインタの値Ｐに１を加算すると、次
の回の演算は実行アドレスがすべて前回のアドレスに１
８加えた値になるので、フィルタ演算に使用するデータ
は１ビツトシフトした値が用いられることになり、従っ
てデータをＲＡＭ上でシフトしなくてもフィルタ演算を
正しく行なうことができる。また第７図から明らかなよ
うに、アドレスが順次シフトしてい、て、ＲＡＭの使用
範囲の限界に達するともとに戻って再び最も若い番地か
ら順次循環する。これは第５図に示された回路構成にお
いてポインタ１１が一定数の計数を繰り返すことによっ
て上位のアドレスに影響を及ぼさないようにしているか
らであり、これによってＲＡＭの領域を必要以上に広く
擬しないようにしている。
第５図に示されたメモリアクセス回路では、２次セクシ
ョンフィルタ１段の計算を行なうと、８回の演算を行な
うごとに実行アドレスはもとの状態に戻る。フィルタの
段、数が増加した場合は、アドレスがシフトしてゆく範
囲を広くする必要があり、そのためにはポインタのビッ
ト数をさらに増加し、アドレス指定部の出力とポインタ
の出力とを加算する加算回路の桁数も増加する必要があ
る。
ョンフィルタ１段の計算を行なうと、８回の演算を行な
うごとに実行アドレスはもとの状態に戻る。フィルタの
段、数が増加した場合は、アドレスがシフトしてゆく範
囲を広くする必要があり、そのためにはポインタのビッ
ト数をさらに増加し、アドレス指定部の出力とポインタ
の出力とを加算する加算回路の桁数も増加する必要があ
る。
また複数個の段数の異なるフィルタについての計算を行
なう場合には、アドレスをシフトする範囲も可変にする
ことが効果的である。第８図は本発明のメモリアクセス
回路の他の実施例を示し、シフト領域を可変にした場合
の構成を示している。
なう場合には、アドレスをシフトする範囲も可変にする
ことが効果的である。第８図は本発明のメモリアクセス
回路の他の実施例を示し、シフト領域を可変にした場合
の構成を示している。
同図において第５図におけると同じ部分は同じ番号で示
されており、１２Ａはポインタ、１３ＡはＡＮＤゲート
、１４−ａはフルアダー、１５．１６はＡＮＤゲートで
ある。
されており、１２Ａはポインタ、１３ＡはＡＮＤゲート
、１４−ａはフルアダー、１５．１６はＡＮＤゲートで
ある。
第８図において、ポインタ１２．（は２進数ｐｏ−ｐｓ
を計数するカウンタまたは加算器を具えたレジスタから
なり、ＡＮＤゲート１６Ａはポインタ１２，４の各ビッ
トに対応して設けられている。ＡＮＤゲート１５はシフ
ト領域指定信号が“Ｏ＃のとき閉じてポインタ１２，４
の最上位ピッ） ｐｓの出力を阻止する。またＡＮＤゲ
ート １５の出力が１０＃のときは、ＡＮＤゲート１６
が閉じて、フルアダー１４−５ のキャリーがフルアダ
ー１４−４ に入力されることを阻止する。
を計数するカウンタまたは加算器を具えたレジスタから
なり、ＡＮＤゲート１６Ａはポインタ１２，４の各ビッ
トに対応して設けられている。ＡＮＤゲート１５はシフ
ト領域指定信号が“Ｏ＃のとき閉じてポインタ１２，４
の最上位ピッ） ｐｓの出力を阻止する。またＡＮＤゲ
ート １５の出力が１０＃のときは、ＡＮＤゲート１６
が閉じて、フルアダー１４−５ のキャリーがフルアダ
ー１４−４ に入力されることを阻止する。
従ってシフト領域指定信号が＠０”のときは、ＲＡＭに
対するアドレスは下位６ビツトだけがポインタ１２．４
の下位６ピツトｐｏ−ｐｚに応じてシフトして、第５図
の回路と同じ動作を行なう。
対するアドレスは下位６ビツトだけがポインタ１２．４
の下位６ピツトｐｏ−ｐｚに応じてシフトして、第５図
の回路と同じ動作を行なう。
一方、シフト領域指定信号が゛ぜのときは、ＡＮＤゲー
ト１５が開いて、ポインタ１２．（の最上位ビットｐ３
がフルアダー１４−４ およびＡＮＤゲート１６に加え
られ、これによってＲＡＭに対するアドレスは下位４ビ
ツトがポインタ１２ＡのｐＯ〜ｐ３に応じてシフトする
。
ト１５が開いて、ポインタ１２．（の最上位ビットｐ３
がフルアダー１４−４ およびＡＮＤゲート１６に加え
られ、これによってＲＡＭに対するアドレスは下位４ビ
ツトがポインタ１２ＡのｐＯ〜ｐ３に応じてシフトする
。
第９図は第８図のメモリアクセス回路を用いた場合のＲ
ＡＭにおけるアドレスシフト領域を示し、（，４）はシ
フト領域指定信号が”０″の場合のアドレスシフト領域
を示し、（Ｂ）はシフト領域指定信号が＠ぜの場合のア
ドレスシフト領域であって、シフト領域指定信号を”０
”から１１＃にすることによってアドレスシフト領域が
２倍になることが示されている。
ＡＭにおけるアドレスシフト領域を示し、（，４）はシ
フト領域指定信号が”０″の場合のアドレスシフト領域
を示し、（Ｂ）はシフト領域指定信号が＠ぜの場合のア
ドレスシフト領域であって、シフト領域指定信号を”０
”から１１＃にすることによってアドレスシフト領域が
２倍になることが示されている。
第１０図は本発明のメモリアクセス回路を用いたフィル
タ演算回路の構成を示している。同図において第２図に
おけると同じ部分は同じ番号で示されており、４Ａは本
発明のメモリアクセス回路である。このように従来のフ
ィルタ演算回路において、本発明のメモリアクセス回路
を従来のアト。
タ演算回路の構成を示している。同図において第２図に
おけると同じ部分は同じ番号で示されており、４Ａは本
発明のメモリアクセス回路である。このように従来のフ
ィルタ演算回路において、本発明のメモリアクセス回路
を従来のアト。
レス指定回路におきかえて用いることができ、これによ
ってフィルタ演算速度を向上することができる。
ってフィルタ演算速度を向上することができる。
発明の詳細
な説明したように本発明のメモリアクセス回路によれば
、入力データおよび演算結果のデータをＲＡＭに記憶し
、記憶されたデータを用いてフィルタ演算を行なうディ
ジタルフィルタ演算回路において、フィルタの演算ごと
にＲＡＭ上でデータを転送する操作を減少させることが
でき、フィルタの演算速度を向上させることができる。
、入力データおよび演算結果のデータをＲＡＭに記憶し
、記憶されたデータを用いてフィルタ演算を行なうディ
ジタルフィルタ演算回路において、フィルタの演算ごと
にＲＡＭ上でデータを転送する操作を減少させることが
でき、フィルタの演算速度を向上させることができる。
第１図は２次巡回形ディジタルフィルタの構成を示す図
、第２図は従来のＲＡＭを使用してフィルタ演算を行な
う演算回路の構成を示すブロック図、第３図は従来のフ
ィルタ計算手順におけるＲＡＭのデータ書き替えの一例
を示すメモリマツプ、第４図は本発明によるフィルタ演
算手順におけるＲＡＭのデータ書き替えの一例を示すメ
モリマツプ、第５図は本発明のメモリアクセス回路の一
実施例を示すブロック図、第６図は第５図のメモリアク
セス回路によるＲＡＭのアドレス指定を説明する図、第
７図は第５図のメモリアクセス回路によって、ＲＡＭの
アドレス指定を行なってフィルタ演算を行なう場合のＲ
ＡＭの内容を説明する図、第８図は本発明のメモリアク
セス回路の他の実施例の構成を示すブロック図、第９図
は第８図のメモリアクセス回路を用いた場合のＲＡＭに
おけるアドレスシフト領域を示す図、第１０図は本発明
のメモリアクセス回路を適用したフィルタ演算回路の構
成を示す図である。 １・・・係数用読み出し専用メモリ（ＲＯＭ）、２・・
・係数用アドレス指定回路、６・・・読み出し１き込み
メモリ（ＲＡＭ）、４・・・アドレス指定回路、４Ａ・
・・メモリアクセス回路、５・・・演算器、１１・・・
アドレス指定部、１２，１２，４・・・ポインタ、１３
．１３．（・・・ＡＮＤゲート、１４−１・・・ハーフ
アダー（”） 、１４−２＋ １４−３．１４−４・・
・フルアダー（ＦＡ）、１５．１６・・・ＡＮＤゲート
特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外６名）第１図 ２ＴＥＪ 第３図 第４図 ＦｉＡＭアドレス ｖＡ６ 図 第 ８ 図 ＲＡＭアドレス Ｍ ７ 図
、第２図は従来のＲＡＭを使用してフィルタ演算を行な
う演算回路の構成を示すブロック図、第３図は従来のフ
ィルタ計算手順におけるＲＡＭのデータ書き替えの一例
を示すメモリマツプ、第４図は本発明によるフィルタ演
算手順におけるＲＡＭのデータ書き替えの一例を示すメ
モリマツプ、第５図は本発明のメモリアクセス回路の一
実施例を示すブロック図、第６図は第５図のメモリアク
セス回路によるＲＡＭのアドレス指定を説明する図、第
７図は第５図のメモリアクセス回路によって、ＲＡＭの
アドレス指定を行なってフィルタ演算を行なう場合のＲ
ＡＭの内容を説明する図、第８図は本発明のメモリアク
セス回路の他の実施例の構成を示すブロック図、第９図
は第８図のメモリアクセス回路を用いた場合のＲＡＭに
おけるアドレスシフト領域を示す図、第１０図は本発明
のメモリアクセス回路を適用したフィルタ演算回路の構
成を示す図である。 １・・・係数用読み出し専用メモリ（ＲＯＭ）、２・・
・係数用アドレス指定回路、６・・・読み出し１き込み
メモリ（ＲＡＭ）、４・・・アドレス指定回路、４Ａ・
・・メモリアクセス回路、５・・・演算器、１１・・・
アドレス指定部、１２，１２，４・・・ポインタ、１３
．１３．（・・・ＡＮＤゲート、１４−１・・・ハーフ
アダー（”） 、１４−２＋ １４−３．１４−４・・
・フルアダー（ＦＡ）、１５．１６・・・ＡＮＤゲート
特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外６名）第１図 ２ＴＥＪ 第３図 第４図 ＦｉＡＭアドレス ｖＡ６ 図 第 ８ 図 ＲＡＭアドレス Ｍ ７ 図
Claims (2)
- （１） ＲＡＭに入力データおよび演算結果のデータ
を記憶し該記憶されたデータに基づいてフィルタ演゛算
を行なうディジタルフィルタ演算回路において、サンプ
リングごとにインクレメントして一定数を繰り返し計数
するポインタと、該ポインタの値を命令等によって指定
されるアドレスと加算する加算手段とを設け、該加算手
段の出力をアドレスとして前記ＲＡＭをアクセスしてフ
ィルタ演算のだめのデータを読み出すことを特徴とする
メモリアクセス回路。 - （２） 前記ポインタの計数範囲が外部信号によって
変化し得ることを特徴とする特許請求の範囲第１項記載
のメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238582A JPS594218A (ja) | 1982-06-29 | 1982-06-29 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238582A JPS594218A (ja) | 1982-06-29 | 1982-06-29 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594218A true JPS594218A (ja) | 1984-01-11 |
| JPH0113764B2 JPH0113764B2 (ja) | 1989-03-08 |
Family
ID=14585347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11238582A Granted JPS594218A (ja) | 1982-06-29 | 1982-06-29 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615614A (ja) * | 1984-03-16 | 1986-01-11 | シ−メンス、アクチエンゲゼルシヤフト | デ−タ処理装置内の時変信号の走査値準備方法および回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52135629A (en) * | 1976-05-08 | 1977-11-12 | Toshiba Corp | Address computing unit |
| JPS55107322A (en) * | 1979-02-13 | 1980-08-18 | Victor Co Of Japan Ltd | Circulation type digital filter |
| JPS5853217A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | デジタルフイルタ回路 |
-
1982
- 1982-06-29 JP JP11238582A patent/JPS594218A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52135629A (en) * | 1976-05-08 | 1977-11-12 | Toshiba Corp | Address computing unit |
| JPS55107322A (en) * | 1979-02-13 | 1980-08-18 | Victor Co Of Japan Ltd | Circulation type digital filter |
| JPS5853217A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | デジタルフイルタ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615614A (ja) * | 1984-03-16 | 1986-01-11 | シ−メンス、アクチエンゲゼルシヤフト | デ−タ処理装置内の時変信号の走査値準備方法および回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0113764B2 (ja) | 1989-03-08 |
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