JP2000124773A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JP2000124773A JP2000124773A JP10296328A JP29632898A JP2000124773A JP 2000124773 A JP2000124773 A JP 2000124773A JP 10296328 A JP10296328 A JP 10296328A JP 29632898 A JP29632898 A JP 29632898A JP 2000124773 A JP2000124773 A JP 2000124773A
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Abstract
(57)【要約】
【課題】 演算ステップ数が少なくし、また制御も簡単
でフィルタ特性の変更も自在なディジタルフィルタを実
現する。 【解決手段】 書き込んだ複数のデータの内の２つのデ
ータを同時に読み出し可能な２ポートＲＡＭ１と、該２
ポートＲＡＭ１から２個づつデータを順次読み出すアド
レスポインタ手段２〜４と、該２ポートＲＡＭ１から読
み出された２個のデータを加算する加算器５と、該加算
器５の出力データを係数メモリ６から読み出した係数と
乗算する乗算器７と、該乗算器７の出力を累算する手段
８，９とを具備する。
でフィルタ特性の変更も自在なディジタルフィルタを実
現する。 【解決手段】 書き込んだ複数のデータの内の２つのデ
ータを同時に読み出し可能な２ポートＲＡＭ１と、該２
ポートＲＡＭ１から２個づつデータを順次読み出すアド
レスポインタ手段２〜４と、該２ポートＲＡＭ１から読
み出された２個のデータを加算する加算器５と、該加算
器５の出力データを係数メモリ６から読み出した係数と
乗算する乗算器７と、該乗算器７の出力を累算する手段
８，９とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、フィルタ係数の対
称性を利用して高速処理を可能としたディジタルフィル
タに関するものである。
称性を利用して高速処理を可能としたディジタルフィル
タに関するものである。
【０００２】
【従来の技術】従来のディジタルフィルタとして、図５
に示す構成のものがある。図５において、５１はＲＡＭ
からなるデータメモリ、５２はこのデータメモリ５１の
アドレスを指定するアドレスポインタ、５３はアドレス
ポインタ５２との協働によりデータメモリ５１の初期ア
ドレスを指定するアドレススタートポインタ、５４は乗
算用のＣＳＤ（Canonical Signed Digit）の係数データ
を格納したＲＯＭからなる係数メモリ、５５はデータメ
モリ５１から読み出したデータと係数メモリ５４から読
み出した係数データとをシフトと加算により乗算するバ
レルシフタ、５６は出力データとバレルシフタ５５の出
力データを加算する加算器、５７は加算データを格納す
るレジスタである。加算器５６とレジスタ５７は累算器
を構成している。
に示す構成のものがある。図５において、５１はＲＡＭ
からなるデータメモリ、５２はこのデータメモリ５１の
アドレスを指定するアドレスポインタ、５３はアドレス
ポインタ５２との協働によりデータメモリ５１の初期ア
ドレスを指定するアドレススタートポインタ、５４は乗
算用のＣＳＤ（Canonical Signed Digit）の係数データ
を格納したＲＯＭからなる係数メモリ、５５はデータメ
モリ５１から読み出したデータと係数メモリ５４から読
み出した係数データとをシフトと加算により乗算するバ
レルシフタ、５６は出力データとバレルシフタ５５の出
力データを加算する加算器、５７は加算データを格納す
るレジスタである。加算器５６とレジスタ５７は累算器
を構成している。
【０００３】このディジタルフィルタでは、データメモ
リ５１に新規のデータDIを所定のアドレス順で書き込む
毎に、そのＲＡＭ５１に書き込まれている全データを順
次読み出してその各々に異なった又は同一の係数データ
を乗算しその累算結果を出力する処理が行われる。
リ５１に新規のデータDIを所定のアドレス順で書き込む
毎に、そのＲＡＭ５１に書き込まれている全データを順
次読み出してその各々に異なった又は同一の係数データ
を乗算しその累算結果を出力する処理が行われる。
【０００４】図６は別のディジタルフィルタの構成を示
す図である。５８は乗算器、５９，６０は出力用のレジ
スタである。他は図５と同じである。
す図である。５８は乗算器、５９，６０は出力用のレジ
スタである。他は図５と同じである。
【０００５】ここでは、データメモリ５１から読み出し
たデータと係数メモリＭ５４から読み出したデータの乗
算が乗算器５８で行われる。データメモリ５１には２チ
ャネル分のデータが交互に入力されて区画された領域に
分けて書き込まれ、その書き込み毎に該当チャネルの全
データについて順次係数データとの積和演算処理が行わ
れ、各チャネルの処理済データは出力用のレジスタ５
９，６０に分けて格納される。
たデータと係数メモリＭ５４から読み出したデータの乗
算が乗算器５８で行われる。データメモリ５１には２チ
ャネル分のデータが交互に入力されて区画された領域に
分けて書き込まれ、その書き込み毎に該当チャネルの全
データについて順次係数データとの積和演算処理が行わ
れ、各チャネルの処理済データは出力用のレジスタ５
９，６０に分けて格納される。
【０００６】図７は更に別のディジタルフィルタの構成
を示す図であり、データメモリとしてシフトレジスタを
使用したものである。６１〜６３はそのシフトレジス
タ、６４，６５はデータ切り換え用のマルチプレクサ
（セレクタ）である。６６は加算器である。他の図５，
６と同じものには同じ符号を付した。
を示す図であり、データメモリとしてシフトレジスタを
使用したものである。６１〜６３はそのシフトレジス
タ、６４，６５はデータ切り換え用のマルチプレクサ
（セレクタ）である。６６は加算器である。他の図５，
６と同じものには同じ符号を付した。
【０００７】ここでは、１個のデータDIを入力すると、
シフトレジスタ６１〜６３やマルチプレクサ６４，６５
を制御して２個で１組のデータを順次読み出して加算器
６６で加算して乗算器５８に送ることにより、処理を行
っている。
シフトレジスタ６１〜６３やマルチプレクサ６４，６５
を制御して２個で１組のデータを順次読み出して加算器
６６で加算して乗算器５８に送ることにより、処理を行
っている。
【０００８】
【発明が解決しようとする課題】ところが、図５に示し
たディジタルフィルタは、ＣＳＤを使用するため、１回
の乗算に１〜数ステップが必要となる。これは係数の精
度にもよるが、サンプリング周波数の256倍の周波数（2
56fs）のクロックで２チャネルのフィルタリングを実行
する場合、６０次程度のフィルタしか実現することがで
きない。つまり、演算ステップ数が並列乗算器を使用す
る場合と比較して３〜４倍必要となり、256fsのインタ
ーポーレーションフィルタを構成するときは、減衰量−
６０dB程度のフィルタしか実現することができない。ク
ロック一定でこれ以上必要な場合は、１チャネルにつき
１組のハードウエアが必要となる。クロック周波数を高
くすれば１組のハードウエアで処理することができる
が、消費電力が増大する問題が起こる。
たディジタルフィルタは、ＣＳＤを使用するため、１回
の乗算に１〜数ステップが必要となる。これは係数の精
度にもよるが、サンプリング周波数の256倍の周波数（2
56fs）のクロックで２チャネルのフィルタリングを実行
する場合、６０次程度のフィルタしか実現することがで
きない。つまり、演算ステップ数が並列乗算器を使用す
る場合と比較して３〜４倍必要となり、256fsのインタ
ーポーレーションフィルタを構成するときは、減衰量−
６０dB程度のフィルタしか実現することができない。ク
ロック一定でこれ以上必要な場合は、１チャネルにつき
１組のハードウエアが必要となる。クロック周波数を高
くすれば１組のハードウエアで処理することができる
が、消費電力が増大する問題が起こる。
【０００９】また、図６に示したディジタルフィルタ
は、乗算器５８を使用するため、これでＦＩＲフィルタ
を実現するとき、係数の精度に拘わらず１回の乗算は１
ステップで実行できる。しかし、１回の積和処理サイク
ルでデータメモリ５１からは１個のデータしか読み出せ
ないため、フィルタ係数が対称であっても、演算ステッ
プ数を削減できず、高速処理が困難である。
は、乗算器５８を使用するため、これでＦＩＲフィルタ
を実現するとき、係数の精度に拘わらず１回の乗算は１
ステップで実行できる。しかし、１回の積和処理サイク
ルでデータメモリ５１からは１個のデータしか読み出せ
ないため、フィルタ係数が対称であっても、演算ステッ
プ数を削減できず、高速処理が困難である。
【００１０】図７に示したディジタルフィルタは、これ
でＦＩＲフィルタを実現するとき、図６に示したディジ
タルフィルタと異なり、係数の対称性を利用して、１回
の積和処理サイクルで２個のデータの加算値を加算器６
６からを取り出すことができるが、シフトレジスタ６１
〜６３やマルチプレクサ６４，６５の制御が複雑であ
り、またフィルタ特性（次数）を変更することが困難で
ある。
でＦＩＲフィルタを実現するとき、図６に示したディジ
タルフィルタと異なり、係数の対称性を利用して、１回
の積和処理サイクルで２個のデータの加算値を加算器６
６からを取り出すことができるが、シフトレジスタ６１
〜６３やマルチプレクサ６４，６５の制御が複雑であ
り、またフィルタ特性（次数）を変更することが困難で
ある。
【００１１】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、フィルタ係数の対称性を利用
して演算ステップ数を最小に抑えることが出来、また制
御も簡単でフィルタ特性の変更も容易に行うことができ
るようにしたディジタルフィルタを提供することであ
る。
ものであり、その目的は、フィルタ係数の対称性を利用
して演算ステップ数を最小に抑えることが出来、また制
御も簡単でフィルタ特性の変更も容易に行うことができ
るようにしたディジタルフィルタを提供することであ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、書き込んだ複数のデータの内の２つの
データを同時に読み出し可能な２ポートＲＡＭと、該２
ポートＲＡＭから２個づつデータを順次読み出すアドレ
スポインタ手段と、該２ポートＲＡＭから読み出された
２個のデータを加算する加算器と、該加算器の出力デー
タを係数メモリから読み出した係数データと乗算する乗
算器と、該乗算器の出力を累算する累算手段とを具備す
るよう構成した。
の第１の発明は、書き込んだ複数のデータの内の２つの
データを同時に読み出し可能な２ポートＲＡＭと、該２
ポートＲＡＭから２個づつデータを順次読み出すアドレ
スポインタ手段と、該２ポートＲＡＭから読み出された
２個のデータを加算する加算器と、該加算器の出力デー
タを係数メモリから読み出した係数データと乗算する乗
算器と、該乗算器の出力を累算する累算手段とを具備す
るよう構成した。
【００１３】第２の発明は、第１の発明において、前記
アドレスポインタ手段が、前記２ポートＲＡＭに１個の
データが書き込まれてから次のデータが書き込まれるま
での期間内に、最新のデータと最古のデータ、最新より
１つ古いデータと最古より１つ新しいデータ、最新より
２つ古いデータと最古より２つ新しいデータ、・・・・
・・・の組で２個のデータを順次読み出すよう構成し
た。
アドレスポインタ手段が、前記２ポートＲＡＭに１個の
データが書き込まれてから次のデータが書き込まれるま
での期間内に、最新のデータと最古のデータ、最新より
１つ古いデータと最古より１つ新しいデータ、最新より
２つ古いデータと最古より２つ新しいデータ、・・・・
・・・の組で２個のデータを順次読み出すよう構成し
た。
【００１４】第３の発明は、第１又は第２の発明におい
て、前記２ポートＲＡＭが複数チャネルのメモリエリア
を具備し、特定のチャネルの１個のデータが当該チャネ
ルに対応したメモリエリアに書き込まれてから、前記ア
ドレスポインタ手段が当該メモリエリアのデータについ
て２個づつデータを順次読み出し、その後に別のチャネ
ルのメモリエリアに当該別のチャネルの１個のデータを
書き込んでから該別のチャネルのメモリエリアについて
上記と同様な読み出し処理を行い、全チャネルにわたっ
てこれを繰り返すよう構成した。
て、前記２ポートＲＡＭが複数チャネルのメモリエリア
を具備し、特定のチャネルの１個のデータが当該チャネ
ルに対応したメモリエリアに書き込まれてから、前記ア
ドレスポインタ手段が当該メモリエリアのデータについ
て２個づつデータを順次読み出し、その後に別のチャネ
ルのメモリエリアに当該別のチャネルの１個のデータを
書き込んでから該別のチャネルのメモリエリアについて
上記と同様な読み出し処理を行い、全チャネルにわたっ
てこれを繰り返すよう構成した。
【００１５】
【発明の実施の形態】図１は本発明の実施の形態のディ
ジタルフィルタの構成を示すブロック図である。１はデ
ータメモリとしての２ポートＲＡＭであり、２組の独立
したアドレス線及びデータ出力線と１組のデータ入力線
をもち、同時に２つのデータの読み出しが可能となって
おり、４チャネル用のメモリエリアをもっている。２，
３は第１，第２のアドレスポインタ、４はアドレススタ
ートポインタであり、これらはアドレスポインタ手段を
構成する。５は２ポートＲＡＭ１から同時に読み出され
た２個のデータを加算する加算器、６はフィルタ係数を
格納したＲＯＭやＲＡＭからなる係数メモリである。７
は加算器５の出力データと係数メモリ６の読み出しデー
タを乗算する乗算器、８はフィルタ出力データと乗算器
７の出力データを加算する加算器、９は加算器８の出力
データをラッチするレジスタであり、以上の加算器８と
レジスタ９は累算手段を構成する。１０〜１３は４チャ
ネル用の出力レジスタである。
ジタルフィルタの構成を示すブロック図である。１はデ
ータメモリとしての２ポートＲＡＭであり、２組の独立
したアドレス線及びデータ出力線と１組のデータ入力線
をもち、同時に２つのデータの読み出しが可能となって
おり、４チャネル用のメモリエリアをもっている。２，
３は第１，第２のアドレスポインタ、４はアドレススタ
ートポインタであり、これらはアドレスポインタ手段を
構成する。５は２ポートＲＡＭ１から同時に読み出され
た２個のデータを加算する加算器、６はフィルタ係数を
格納したＲＯＭやＲＡＭからなる係数メモリである。７
は加算器５の出力データと係数メモリ６の読み出しデー
タを乗算する乗算器、８はフィルタ出力データと乗算器
７の出力データを加算する加算器、９は加算器８の出力
データをラッチするレジスタであり、以上の加算器８と
レジスタ９は累算手段を構成する。１０〜１３は４チャ
ネル用の出力レジスタである。
【００１６】さて、直線位相ＦＩＲフィルタの伝達関数
は、 Ｈ(z)＝Σ（n=0〜N-1)ｈ(n)ｚ-n (1) で表すことができる。Σ（n=0〜N-1)はｎを０からN-1ま
で適用して合算することを表す。Ｎはデータ数、ｈ(n)
は係数、ｚ-nはデータである。
は、 Ｈ(z)＝Σ（n=0〜N-1)ｈ(n)ｚ-n (1) で表すことができる。Σ（n=0〜N-1)はｎを０からN-1ま
で適用して合算することを表す。Ｎはデータ数、ｈ(n)
は係数、ｚ-nはデータである。
【００１７】このとき、係数は対称性をもち、 ｈ(n)＝ｈ(N-1-n) (2) が成り立っているので、式(1)は、 Ｈ(z)＝Σ（n=0〜N/2-1)ｈ(n)(z-n＋z-（N-1-n）) (3) となる。
【００１８】よって、予め２つのデータを加算した後に
その両データに共通の係数を乗算することによって、乗
算回数を減すことたができる。これは、図７で説明した
ディジタルフィルタでも適用されており、よく知られた
ことであるが、本発明は、これを２ポートＲＡＭ１を使
用して実現したところに特徴を持っている。
その両データに共通の係数を乗算することによって、乗
算回数を減すことたができる。これは、図７で説明した
ディジタルフィルタでも適用されており、よく知られた
ことであるが、本発明は、これを２ポートＲＡＭ１を使
用して実現したところに特徴を持っている。
【００１９】図２は図１に示したディジタルフィルタの
処理の説明図である。式(3)において、Ｎ＝８とする
と、式(3)は、 Ｈ(z)＝Σ（n=0〜8/2-1)ｈ(n)(z-n＋z-（8-1-n）) (4) ＝ｈ(0)(z-0＋z-7) ・・・(a) ＋ｈ(1)(z-1＋z-6) ・・・(b) ＋ｈ(2)(z-2＋z-5) ・・・(c) ＋ｈ(3)(z-3＋z-4) ・・・(d) となる。
処理の説明図である。式(3)において、Ｎ＝８とする
と、式(3)は、 Ｈ(z)＝Σ（n=0〜8/2-1)ｈ(n)(z-n＋z-（8-1-n）) (4) ＝ｈ(0)(z-0＋z-7) ・・・(a) ＋ｈ(1)(z-1＋z-6) ・・・(b) ＋ｈ(2)(z-2＋z-5) ・・・(c) ＋ｈ(3)(z-3＋z-4) ・・・(d) となる。
【００２０】式(4)中のｈ(0)〜ｈ(3)は、係数メモリ６
に格納した係数ｈ0〜ｈ3に対応しており、またz-0〜z-7
は２ポートＲＡＭ１のアドレス０〜７に格納されたデー
タである。そして、図３の(a)は式(4)の(a)の演算を、
(b)は式(4)の(b)の演算を、(c)は式(4)の(c)の演算を、
(d)は式(4)の(d)の演算を、それぞれ表している。
に格納した係数ｈ0〜ｈ3に対応しており、またz-0〜z-7
は２ポートＲＡＭ１のアドレス０〜７に格納されたデー
タである。そして、図３の(a)は式(4)の(a)の演算を、
(b)は式(4)の(b)の演算を、(c)は式(4)の(c)の演算を、
(d)は式(4)の(d)の演算を、それぞれ表している。
【００２１】図４は第１，第２のアドレスポインタ２，
３とアドレススタートポインタ４との動作説明図であ
る。アドレススタートポインタ４は０〜N-1までアップ
カウントしてカウント値ＳＰを出力するカウンタであ
り、１サンプリング周期毎に＋１され、N-1の次は０に
戻る動作を繰り返す。
３とアドレススタートポインタ４との動作説明図であ
る。アドレススタートポインタ４は０〜N-1までアップ
カウントしてカウント値ＳＰを出力するカウンタであ
り、１サンプリング周期毎に＋１され、N-1の次は０に
戻る動作を繰り返す。
【００２２】第１アドレスポインタ２は、０〜N/2-1ま
でアップカウントするカウンタ２１と加算器２２で構成
され、カウンタ２１の出力値にアドレススタートポイン
タ４のカウント値ＳＰを加算した値がアドレス値ＲＡ１
となる。この第１アドレスポインタ２では、１サンプリ
ング期間内に図４の左下のフローチャートの計算を実行
してアドレス値ＲＡ１を順次出力する。
でアップカウントするカウンタ２１と加算器２２で構成
され、カウンタ２１の出力値にアドレススタートポイン
タ４のカウント値ＳＰを加算した値がアドレス値ＲＡ１
となる。この第１アドレスポインタ２では、１サンプリ
ング期間内に図４の左下のフローチャートの計算を実行
してアドレス値ＲＡ１を順次出力する。
【００２３】また、第２アドレスポインタ３は、N-1〜N
/2までダウンカウントするカウンタ３１と加算器３２で
構成され、カウンタ３１の出力値にアドレススタートポ
インタ４のカウント値ＳＰを加算した値がアドレス値Ｒ
Ａ２となる。この第２アドレスポインタ３では、１サン
プリング期間内に図４の右下のフローチャートの計算を
実行して、アドレス値ＲＡ２を順次出力する。
/2までダウンカウントするカウンタ３１と加算器３２で
構成され、カウンタ３１の出力値にアドレススタートポ
インタ４のカウント値ＳＰを加算した値がアドレス値Ｒ
Ａ２となる。この第２アドレスポインタ３では、１サン
プリング期間内に図４の右下のフローチャートの計算を
実行して、アドレス値ＲＡ２を順次出力する。
【００２４】以上のようにして、あるサンプリングタイ
ミングで１個のデータが２ポートＲＡＭ１に書き込まれ
と、２個ずつデータを読み出し加算して係数メモリ６か
らの係数で乗算され、これが全部のデータについて１サ
ンプリング期間内に実行されて、その累算結果がレジス
タ９に蓄積され、出力レジスタ１０〜１３のいずれかに
出力される。そして、レジスタ９をクリアした後、次の
サンプリングタイムで次のデータが２ポートＲＡＭ１の
別のアドレスに書き込まれると、同様な処理が繰り返さ
れる。
ミングで１個のデータが２ポートＲＡＭ１に書き込まれ
と、２個ずつデータを読み出し加算して係数メモリ６か
らの係数で乗算され、これが全部のデータについて１サ
ンプリング期間内に実行されて、その累算結果がレジス
タ９に蓄積され、出力レジスタ１０〜１３のいずれかに
出力される。そして、レジスタ９をクリアした後、次の
サンプリングタイムで次のデータが２ポートＲＡＭ１の
別のアドレスに書き込まれると、同様な処理が繰り返さ
れる。
【００２５】なお、係数メモリ６の係数読み出しには、
第１アドレスポインタ２のカウンタ２１の出力をアドレ
スとして使用すればよい。また、以上は１チャネルにつ
いての説明であったが、４チャネルの場合は１サンプリ
ング期間内に４チャネル分のデータについて上記処理が
順次行われ、各チャネルのデータが出力レジスタ１０〜
１３に分離して格納される。
第１アドレスポインタ２のカウンタ２１の出力をアドレ
スとして使用すればよい。また、以上は１チャネルにつ
いての説明であったが、４チャネルの場合は１サンプリ
ング期間内に４チャネル分のデータについて上記処理が
順次行われ、各チャネルのデータが出力レジスタ１０〜
１３に分離して格納される。
【００２６】このように、１つの入力データ当りのフィ
ルタリングの演算ステップ数が少なくて済むので、本例
のように入力データを４チャネルとしても、従来の２チ
ャネルを処理する時間内でその処理を完了させることが
できるようになる。
ルタリングの演算ステップ数が少なくて済むので、本例
のように入力データを４チャネルとしても、従来の２チ
ャネルを処理する時間内でその処理を完了させることが
できるようになる。
【００２７】
【発明の効果】以上から本発明によれば、係数の対称性
を利用するので演算ステップ数が少なくなり、１組のデ
ータパスで複数のフィルタを実現することができ、また
データメモリや係数メモリにＲＡＭやＲＯＭを使用する
ので制御も簡単でありフィルタ特性の変更も自在であ
る。
を利用するので演算ステップ数が少なくなり、１組のデ
ータパスで複数のフィルタを実現することができ、また
データメモリや係数メモリにＲＡＭやＲＯＭを使用する
ので制御も簡単でありフィルタ特性の変更も自在であ
る。
【図１】 本発明の実施の形態のディジタルフィルタの
ブロック図である。
ブロック図である。
【図２】 図１のディジタルフィルタの動作説明図であ
る。
る。
【図３】 Ｎ＝８のときの動作説明図である。
【図４】 アドレススタートポインタとアドレスポイン
タの動作の説明図である。
タの動作の説明図である。
【図５】 従来のディジタルフィルタのブロック図であ
る。
る。
【図６】 従来のディジタルフィルタのブロック図であ
る。
る。
【図７】 従来のディジタルフィルタのブロック図であ
る。
る。
１：２ポートＲＡＭ、２：第１のアドレスポインタ、
３：第２のアドレスポインタ、４：アドレススタートポ
インタ、５：加算器、６：係数メモリ、７：乗算器、
８：加算器、９：レジスタ、１０〜１３：出力レジス
タ。
３：第２のアドレスポインタ、４：アドレススタートポ
インタ、５：加算器、６：係数メモリ、７：乗算器、
８：加算器、９：レジスタ、１０〜１３：出力レジス
タ。
Claims (3)
- 【請求項１】書き込んだ複数のデータの内の２つのデー
タを同時に読み出し可能な２ポートＲＡＭと、該２ポー
トＲＡＭから２個づつデータを順次読み出すアドレスポ
インタ手段と、該２ポートＲＡＭから読み出された２個
のデータを加算する加算器と、該加算器の出力データを
係数メモリから読み出した係数データと乗算する乗算器
と、該乗算器の出力を累算する累算手段とを具備するこ
とを特徴とするディジタルフィルタ。 - 【請求項２】前記アドレスポインタ手段が、前記２ポー
トＲＡＭに１個のデータが書き込まれてから次のデータ
が書き込まれるまでの期間内に、最新のデータと最古の
データ、最新より１つ古いデータと最古より１つ新しい
データ、最新より２つ古いデータと最古より２つ新しい
データ、・・・・・・・の組で２個のデータを順次読み
出すことを特徴とする請求項１に記載のディジタルフィ
ルタ。 - 【請求項３】前記２ポートＲＡＭが複数チャネルのメモ
リエリアを具備し、特定のチャネルの１個のデータが当
該チャネルに対応したメモリエリアに書き込まれてか
ら、前記アドレスポインタ手段が当該メモリエリアのデ
ータについて２個づつデータを順次読み出し、その後に
別のチャネルのメモリエリアに当該別のチャネルの１個
のデータを書き込んでから該別のチャネルのメモリエリ
アについて上記と同様な読み出し処理を行い、全チャネ
ルにわたってこれを繰り返すことを特徴とする請求項１
又は２に記載のディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296328A JP2000124773A (ja) | 1998-10-19 | 1998-10-19 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296328A JP2000124773A (ja) | 1998-10-19 | 1998-10-19 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124773A true JP2000124773A (ja) | 2000-04-28 |
Family
ID=17832124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10296328A Pending JP2000124773A (ja) | 1998-10-19 | 1998-10-19 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013031083A1 (ja) * | 2011-09-02 | 2013-03-07 | パナソニック株式会社 | 対称型フィルタ演算装置及び対称型フィルタ演算方法 |
-
1998
- 1998-10-19 JP JP10296328A patent/JP2000124773A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013031083A1 (ja) * | 2011-09-02 | 2013-03-07 | パナソニック株式会社 | 対称型フィルタ演算装置及び対称型フィルタ演算方法 |
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| JPWO2013031083A1 (ja) * | 2011-09-02 | 2015-03-23 | パナソニックＩｐマネジメント株式会社 | 対称型フィルタ演算装置及び対称型フィルタ演算方法 |
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