JPS615614A - デ−タ処理装置内の時変信号の走査値準備方法および回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置内の時変信号の走査値を準備
すやための方法およびこの方法を実施するための回路装
置に関する。

〔発明が解決しようとする問題点〕

本発明の目的は、処理すべき信号の複数個の走査される
ディジタル関数値を簡単な仕方でデータ処理装置のメモ
リ内に記憶し、またそれらを以後の処理のためにデータ
処理装置の算術演算機構に供給するため再び読み出すこ
とである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項記
載の方法により達成される。

特許請求の範囲第２項ないし第４項には本発明による方
法の好ましい実施態様が示されており、また特許請求の
範囲第５項ないし第１４項には特許請求の範囲第１項ま
たは第２項による方法を実施するための有利な回路装置
が示されている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第１図には、算術演算機構１と、制御装置２と、自由に
選択してアクセス可能なメモリ　（ＲＡＭ）３とを有す
るデータ処理装置が示されている。

算術演算機構ｌは集合導線４を介してメモリ３および入
力／出力装置５と接続されており、入力／出力装置５の
入力端はｎ心導線６を介してアナログ−ディジタル変換
器７と接続されている。その入力端８は処理すべき時変
信号Ｓｓを与えられている。入力／出力装置５の出力端
はｎ心拍線９を介してディジタル−アナログ変換器１０
と接続されており、その出力端１１からアナログ信号Ｓ
ａが取り出され得る。

制御装置２とメモリ３のアドレス入力端１２との間にア
ドレス算術装置１３が配置されており、それを介し望め
与えられたメモリ範囲の循環的なアドレス指定が行われ
る。それは、範囲下限と範囲上限との間のアドレス範囲
を複数回循環的に通り抜けるアドレス列を発生すること
により行われる。このことは、たとえば、アドレス列の
個々のアドレスが、特にアドレス範囲下限から出発して
、・アドレス範囲を昇順方向に個々のステップで通り抜
け、その際にそれぞれ範囲上限への到達の後に範囲下限
への切り換えが行われ、また続いてアドレス範囲をステ
ップ状に昇順方向に通り抜ける次回のアドレス列が発生
されるものと理解されるべきである。他方、循環的なア
ドレス指定は、特に範囲上限から出発して、アドレス範
囲をステップ状に降順方向に通り抜けるアドレスの列が
形成され、その際に範囲下限の到達の後に範囲上限への
切り換えが行われ、またアドレス範囲を降順方向に通り
抜ける次回のアドレス列が継続されるものとも理解され
るべきである。範囲下限は、アドレス算術装置１３にｎ
心導線１４を介して制御装置２から入力される第１のｎ
桁の２進数により定められ得る。範囲上限は、アドレス
算術装置１３にｎ心拍線１５を介して入力される第２の
２進数により示される。

ｎ心のアドレス入力導線１゛６を介してアドレス算術装
置１３に第３の２進数から成るアドレスが入力され、そ
れが制御導線１７上の信号によりアドレス算術装置１３
の出力端に接続される。アドレス算術装置１３のもう１
つの制御導線１８上に供給される各命令信号により、そ
れぞれアドレス算術装置１３の出力端に生じているアド
レスから所与の循環的なアドレス列内の次のアドレスへ
の切り換えが行われる。最後に、制御導線１９を介して
アドレス算術装置１３に伝達される命令信号は、それぞ
れアドレス算術装置１３の出力端に生しているアドレス
がもう一度接続されることを意味する。制御導線２０を
介してメモリ３に、たとえば集合導線４を介して受信さ
れた２進数をそれぞれアドレス算術装置１３を介してア
ドレス指定さたメモリ場所に書き込むため、もしくはそ
れぞれアドレス算術装置１３を介してアドレス指定され
たメモリ場所内に記憶されている２進数を集合導線４上
に読み出すための命令信号が伝達される。制御導線束２
１は制御装置２と算術演算機構１との間で命令、たとえ
ば演算命令、を伝達する役割をし、他方制御導線２２は
入力／出力装置５内で導線６を集合導線４の方向に、ま
たは集合導線４を導線９の方向に接続するために用いら
れる。

作動にあたり、入力端８に与えられているアナログ時変
信号Ｓｅはアナログ−ディジタル変換器７により周期的
に走査され、その際に、それぞれ０桁の２進数Ｙ１、Ｙ
２、Ｙ３などから成るディジタル化された走査値が形成
される。本発明による方法の開始時には、所与の数のこ
れらの走査値が、制御導線束２２を介して相応に制御さ
れる入力／出力装置５を介して次々に集合導線４上に、
またそこからメモリ３に伝達され、そこで相応の数のメ
モリ場所内に書き込まれる。メモリ場所は次々とアドレ
ス算術装置１３を介してアドレス指定される。たとえば
メモリ３内に書き込まれるべき５つの走査値Ｙ１・・・
Ｙ５に対しては、各々が０桁に構成されている、すなわ
ちｎ個のメモリセルを含んでいる５つのメモリ場所Ｐ１
・・・Ｐ５が必要とされる。

第２図には、メモリ場所Ｐ１・・・Ｐ５が相応に分割さ
れた１つのブロック２３により示されている。個々の走
査値Ｙ１・・・Ｙ５の出現と同期してのＰｌ・・・Ｐ５
のアドレス指定はアドレス算術装置１３により示される
個々のアドレスＺ１・・・Ｚ５（第２図中に矢印Ｚ１・
・・Ｚ５により示されている）を有するアドレス列によ
り行われる。導線２０上の同時“書き込み゛により走査
値Ｙ１がＰｌに、走査値Ｙ２がＰ２に、以下同様に記憶
される。その際にアドレス列Ｚ１ないしＺ５は、たとえ
ば、Ｚｌが入力導線１６を介して開始アドレスとして入
力され、また導線１７上の第１の信号によりアドレス算
術装置１３の出力端に接続されるように発生される。そ
れぞれＺｌからその後のアドレスＺ２ないしＺ５への切
り換えを行う４つの信号が導線１８上に続く。範囲下限
としての導線１４を介しての２１の入力と範囲上限とし
ての導線１５を介してのアドレスＺ５の入力とにより予
め、アドレス範囲Ｚ１ないしＺ５が導線１８を介して供
給される命令によりステップ状に循環的に通り抜けられ
るべきことが定められた。Ｙｌ・・・Ｙ５の記憶により
本発明による方法の第１の段階が終了されている。

続く第２の段階では、アドレス範囲Ｚ１ないし−２５が
複数回循環的に昇順方向に通り抜けられる。これらの通
り抜けの各々に対してはアドレス算術装置１３に５つの
命令が命令導線１８を介して供給される。その際に最初
の５つの命令は、最後に出力されたアドレスＺ５から出
発して、アドレス列ＺｌｌないしＺ５１が形成されるよ
うにする。このアドレス列の出現中はメモリ３に導線２
゜を介して命令“読み出し”が伝達され、従ってＰｌな
いしＰ５内に記憶された走査値Ｙ１ないしＹ５が集合導
線４上に読み出されて算術演算機構ｌに供給され、そこ
で通常の仕方で処理される。導線１８上の次回の命令信
号により、範囲下限に相当するアドレスＺ１２が出力さ
れる。それによって第２のアドレス通り抜けが開始する
。導線２０を介してこのアドレスの出力中は命令書き込
み゛が与えられるので、第１の段階で記憶された走査値
のうち最も古い走査値でありアドレスＺ１のもとに記憶
されている走査値Ｙ１が新しい走査値Ｙ６により置換ま
たは重ね書きされる。第２の通り抜けの間のその他のア
ドレスＺ２２ないしＺ５２の出現中は導線２０上に命令
”読み出し”が与えられる。

第３の通り抜けの間、すなわちアドレスＺ　１．３・・
・Ｚ５３の出力の間は導線２ｏ上の命令“書き込み”は
単一のアドレス、すなわちアドレス２２３の出現の間の
みメモリ３に伝達され、他方通り抜けの間のすべての他
のアドレスには命令“読み出し”が対応づけられている
。それによって、第１の段階で記憶された走査値のうち
未だ留まっている最も古い走査値でありＰ２内に記憶さ
れている走査値Ｙ２が新しい走査値Ｙ７により置換され
る。それに対して、その他のメモリ場所、すなわちＰｌ
およびＰ３ないしＰ５、は読み出され、またそれらのな
かに記憶されている走査値が算術演算機構１に供給され
る。

続くアドレス通り抜けの各々では同様に、単一のメモリ
場所の到達の際に新しい走査値が書き込まれ、他方その
他のメモリ場所は読み出される。

個々の通り抜けでそれぞれ１つの書き込み命令に対応づ
けられているアドレスを考察すると、列Ｚ１２、Ｚ２３
、Ｚ３４：Ｚ４５およびＺ　５６　；６＜得られ、その
際に各通り抜は内の付属のメモリ場所は範囲下限Ｚ１に
対応づけられているメモリ場所ＰＬにくらべて１位置ず
つずらされている。

第２の段階の第１の通り抜けを、走査値Ｙ１ないしＹ５
が読み出されて算術演算機構ｌに供給される第１の読み
出し周期として解釈することができる。その後に、Ｚ２
２で開始する第２の読み出し周期では値Ｙ２・・・Ｙ６
が、Ｚ２３で開始する第３の読み出し周期では値Ｙ３・
・・Ｙｌが読み出され（以下同様）、従ってそれぞれ読
み出し周期から読み出し周期へと更新される走査値の内
容がそれ以後の処理の基礎とされる。従ってアドレスＺ
１、Ｚ２・−Ｚ５、Ｚ１２、Ｚ２３、Ｚ３４、Ｚ４５お
よびＺ５６の出力は同一の時間間隔で行われる。

以上に説明した本発明による方法は、信号Ｓｅを、第３
図による一般的係数を有するフィルタ作用に従わせるた
めに有利に用いられ得る。参照符号ＶＺＩないしＶＺ４
を付されているのは遅延線の個々のステップであり、フ
ィルタ入力端２４に次々に到来する入力側信号Ｓｅのア
ナログ走査値Ｙ１・・、・Ｙ５などは第４の走査周期の
後にそれぞれステップ出力端２５ないし２８と入力端２
４に現れている。上記の回路点には、増幅率ＡＩないし
Ａ５を有する増幅器ｖ１ないしｖ５が接続されている。

増幅器の出力端は加算回路２９の入力端に接続されてお
り、その出力端３０からトランスバーサルフィルタの出
力信号Ｓｅが取り出され得る。増幅率ＡＩないしＡ５は
いわゆるフィルタ係数または加重係数を表す。信号Ｓｅ
は、第１の時点で積Ａ１・Ｙ１、Ａ２・Ｙ２・・・Ａ５
・Ｙ５がＳａの第１の関数値に加算され、この第１の時
点に対してステップＶＺｉの１つの遅延時間だけずらさ
れている第２の時点で積Ａ−Ｙ２、Ａ２・Ｙ３・・・Ａ
５・Ｙ６がＳａの第２の関数値に加算される（以下同様
）ように生ずる。その際にＳｅの走査のタイミングでそ
れぞれ５つの走査値、すなわちＹｌ・・・Ｙ５、Ｙ２・
・・Ｙ６、Ｙ３・・・Ｙｌなど、のブロックが同一のフ
ィルタ係数を乗算され、また相応の積が互いに加算され
る。

しかし、第３図のフィルタリング後の出力関数Ｓａの関
数値は、もし算術演算機構１にブロック状に供給される
走査値、すなわちＹｌ・・・Ｙ５、Ｙ２・・・Ｙ６、Ｙ
３・・・Ｙｌなど、がそれぞれ算術演算機構のレジスタ
内に記憶されているフィルタ係数Ａ１・・・Ａ５を乗算
されまたそれにより得られた積が互いに加算されるなら
ば、第１図によるデータ処理装置によっても得られる。

そのつど算術演算機構１内で計算された関数値が次いで
集合導線４および相応に接続された入力／出力装置５を
介して導線９上に出力され、またディジタル−アナログ
変換器１０内でアナログ量に変換されこれらのアナログ
量が出力端１１に現れる。出力端１工に生ずるアナログ
量のすべては特に出力端１１の後に接続されている低域
通過フィルタ内でのフィルタリングの後にアナログ出力
信号Ｓａを形成する。

第４図には、第１図と異なり１つのアドレス算術装置１
３０代わりに２つのアドレス算術装置１３′および１３
“を有する回路装置が示されている。これらのアドレス
算術装置の出力端は、出力側でメモリ３のアドレス入力
端１２と接続されているマルチプレクサ回路３１の入力
端に導かれている。２つの制御入力端３２および３３は
、それぞれ１３′または１３“の出力端をアドレス入力
端１２に接続する役割をする。互いに同種に構成された
アドレス算術装置１３′および１３″は第１図のアドレ
ス算術装置１３に相当する。その際に、制御装置２とア
ドレス算術装置１３′との間の導線１４′ないし１９′
と、制御装置２とアドレス算術装置１３″との間の導線
１４″ないし１９″とは第１図の導線１４ないし１９に
相当する。第４図の他の回路要素は構成および作動の仕
方の点で第１図の同一の参照符号を付されている回路要
素に相当する。導線束１４′および１５′を介してアド
レス算術装置１３′に、導線１８′を介しての命令信号
の供給の際に所与の方向にステップ状に循環的に通り抜
けられる第１のアドレス範囲が入力される。他方、導線
束１４″および１５″を介してアドレス算術装置１３″
に、第１のアドレス範囲とは完全に無関係でありまた導
線１８＃を介しての命令信号の供給の際に同様に所与の
方向にステップ状に循環的に通り抜けられる第２の７ド
レス範囲が入力される。

アナログ時変信号Ｓｅがアナログ−ディジタル変換器７
により周期的に走査され、その際にディジタル化された
走査値Ｙ１、Ｙ２、Ｙ３などが生ずることから出発して
、他の本発明による方法により所与の数のこれらの走査
値、たとえばＹｌ・・・Ｙ４、が第１のメモリ範囲の所
与の数のメモリ場所、たとえばＰＩ’　・・・Ｐ４’内
に記憶される。メモリ場所ＰＩ’ないしＰ４’は第５図
中に、第１のメモリ範囲を示す１つのブロックの分割に
より示されている。Ｙｌ・・・Ｙ４の出現と同期しての
ＰＬ’・・・Ｐ４’のアドレス指定は、アドレス算術装
置１３′から出力された個々のアドレスＺｌ’　・・・
２４′　（第５図中に矢印７１′・・・Ｚ４’により示
されている）を有するアドレス列により行われる。導線
２０上の同時の命令“書き込み”によりＹｌがＰ１′内
に、Ｙ２がＰ２’内に、以下同様に記憶される。アドレ
ス列７１′・・・Ｚ４’はアドレス算術装置１３′内で
、アドレス算術装置１３内でのアドレス列Ｚｌ・・・Ｚ
５の発生と同様に発生され得る。しかしアドレス算術装
置１３′の出力端がマルチプレクサ回路３１を介してメ
モリ３に接続されなければならず、これは導線３２上の
制御信号により行われる。次いで、続く相応の数のＳｅ
の走査値、たとえばＹ５・・・Ｙ８、が第２のメモリ範
囲のメモリ場所、たとえばＰｌ”・・・Ｐ４“内に記憶
される。メモリ場所Ｐ１“ないしＰ４″は第５図中に、
第２のメモリ範囲を示す１つのブロック３５の分割によ
り示されている。Ｙ５・・・Ｙ８の出現と同期して行わ
れるＰ１″・・・Ｐ４″のアドレス指定は、アドレス算
術装置１３″から出力される個々のアドレス２４″、Ｚ
３″、Ｚ２“よびＺ１″　（第５図中に同一の参照符号
を付された矢印により示されている）を有するアドレス
列により行われる。導線２０上の同時の命令“書き込み
°゛によりＹ５が２４″に、Ｙ６がＰ３”に、ＹｌがＰ
２″に、またＹ８がＰ１″内に記憶される。その際にア
ドレス列Ｚ４＃・・・Ｚ１″は、まずＺ４“がアドレス
入力導線１６″を介して入力されかつ導線１７″上の命
令信号によりアドレス算術装置１３″の出力端に接続さ
れ、またこの過程が２３”、Ｚ２“およびＺ１″に対し
て繰り返されるように発生され得る。しかし、その際に
アドレス算術装置１３″の出力端がマルチプレクサ回路
３１を介してメモリ３に接続されなければならず、これ
は導線３３上の制御信号により行わの走査値Ｙ５・・・
Ｙ８の書き込みとにより本発明によるこの方法の第１の
段階は終了されている。

続く第２の段階では、アドレス算術装置１３′は、メモ
リ範囲３４に属するアドレス範囲Ｚｌ’ないしＺ４’が
複数回循環的に昇順方向に通り抜けられるように作動せ
しめられる。その際に、第５図中に矢印２１１′ないし
２３５′により示されるＰｌ′・・・Ｐ４’のアドレス
指定は、第５図の右部と第２図との比較かられかるよう
に、第２図で説明したメモリ場所Ｐ１・・・Ｐ５のアド
レス指定に相当する。ただし、アドレス２１２′、Ｚ２
３′、２３４′などに対応づけられる導線２０上の命令
信号は、上記の“書き込み”命令がいまや、メモリ範囲
３５内に記憶されている個々の走査値をメモリ範囲３４
のそれぞれアドレス指定されたメモリ場所内に“転送す
る”ための命令により置換されている点で、第２図によ
り説明した方法と異なっている。こうして、たとえばア
ドレス２１２′にはメモリ場所Ｐ４＃からＺ１２′によ
りアドレス指定されたメモリ場所ＰＬ’へのＹ５の転送
のための命令が、アドレス７２３′にはＰ３“からＰ２
’へのＹ６の転送のための命令が、アドレス２３４′に
はＰ２“からＰ３’へのＹ７の転送のための命令が、以
下同様に対応づけられている。アドレス算術装置１３′
から第２の段階の間に出力されるその他のアドレスには
導線２０上でそれぞれ命令“読み出し”が対応づけられ
ている。

アドレス算術装置１３″はこの方法の第２の段階で、メ
モリ範囲３５に属するアドレス範囲を複数回循環的に同
じく昇順方向に通り抜けるアドレスの列を出力する。そ
の際に第１の通り抜けではアドレスＺ１１＃・・・Ｚ　
４１　”が出力される。

２４１“により定められているアドレス範囲上限の到達
の際にメモリ３に導線２０を介して次々と、下記の意味
を有する４つの命令信号ＡないしＤが供給される。

Ａ：“アドレス指定されたメモリ場所Ｐ４″は内に記憶
されている走査値（Ｙ５）を集合導線４上に読み出す” Ｂ：“アドレス指定されたメモリ場所内に記憶されてい
る走査値（Ｙ５）を、アドレス算術装置１３′により次
回のアドレスで探されたメモリ場所（Ｐ′）へ転送する
” Ｃ：″それぞれ次回に部分７．６および５を介して供給
されたＳｅの走査値（Ｙ９）を書き込む”Ｄ：新たに書
き込まれた走査値（Ｙ９）を集合導線４上に読み出す１ その際に命令Ｂは、既にアドレス算術装置１３′と結び
付けて説明した転送命令であり、アドレス算術装置１３
′による２１２′の出力と時間的に合致している。命令
Ｃは、予めアドレス算術装置１３′または１３“内でア
ドレスの切り換えが行われていることなしに、命令Ｂに
続き、他方命令りは、アドレス算術装置１３′が既に次
回アドレス（Ｚ２２’）に切り換わっている時点で生ず
る。

すなわちアドレス算術装置１３′から次々とアＦＬｚス
Ｚ４１′、２１２′および２２２′が出力される間、ア
ドレス算術装置１３“は単にアドレス２４１　″を出力
する。アドレス算術装置１３′および１３“がアドレス
をそれぞれ同一のタイミングで出力するべく作動せしめ
られるべきであれば、１３′の出力端における２１２′
の出現の際に１３′は命令導線１９“を介して、既にそ
の出力端に生じているアドレス２４１“を再び出力する
ように制御され得る。同じく１３“は導線１９＃はアド
レス２４１“を再度出力、するように制御され得る。

第２の段階の第２のアドレス通り抜けの間は前記の４つ
の命令信号ＡないしＤが再び単一のメモリ場所、すなわ
ちＰ３“またはアドレスＺ３２“に対応づけられる。そ
の際にＰ３＃は、アドレス範囲上限に属するメモリ場所
Ｐ４”にくらべて１メモリ場所だけずらされている。こ
れと類似して命令信号ＡないしＤは第３のアドレス通り
抜けの過程中に、Ｐ４”にくらべて２メモリ場所のずれ
を意味するメモリ場所Ｐ２＃またはアドレスＺ２３“の
到達時に生ずる。その後の各通り抜は中に、それぞれ命
令ＡないしＤに対応づけられているメモリ場所がＰ４“
にくらべて１位置だけさらにずらされる。命令Ｂおよび
Ｄの出現の際にはアドレス算術装置１３＃が、それぞれ
その出力端に生じているアドレスを再び接続するように
制御される。すなわち４つの命令信号ＡないしＤはアド
レス２４１　″、２３２　″、２２３　″などに対応づ
けられている。アドレス算術装置１３”から第２の段階
の間に出力されるすべての他のアドレスには導線２０上
の命令“それぞれ記憶された走査値を集合導線４“上に
読み出す”が対応づけられている。

第５図により説明される本発明による方法では、アトｌ
ｚ、；′、Ｚ１’　・・・Ｚ４′、ｚ４＃・・・ｚ１″
、７４１″、２３２″、ｚ２３＃などが、アナログ−デ
ィジタル変換器７の出力端における走査値Ｙ１、Ｙ２な
どの出現と同期して生ずるように出力される。メモリ範
囲３４のメモリ場所Ｐ１′、Ｐ２′などとメモリ範囲３
５のメモリ場所Ｐ１″、Ｐ２″などとが本方法の第２の
段階でＰ１′およびＰ１″で開始してそれぞれ同一のタ
イミングで読み出されマルチプレクサ回路３Ｊが導線３
２および３３上のそれぞれ互いにずらされた信号により
２倍のタイミング周波数で切り換えられることから、第
１の読み出し周期では走査値Ｙ１、Ｙ８、Ｙ２、Ｙ１、
Ｙ３、Ｙ６、Ｙ４およびＹ５が次々と集合導線４上に出
力されて、算術演算機構１に供給される。第２の読み出
し周期では走査値Ｙ２、Ｙ９、Ｙ３、Ｙ８、Ｙ４、Ｙ１
、Ｙ５およびＹ６が次々と、第３の読み出し周期では走
査値Ｙ３、Ｙｌｏ、Ｙ４、Ｙ９、Ｙ５、Ｙ８、Ｙ６およ
びＹｌが次々とＣ以下同様に）読み出される。

その際に、個々の読み出し周期内で読み出される走査値
のブロックは、それぞれ先行のブロックにくらべて、そ
のなかに未だ存在しているうち最も古いものの削除と新
しい走査値の挿入とによりそれぞれ更新されている点で
相違している。

第５図により説明される本発明による方法は、信号Ｓｅ
に第６図による対称な係数を有するりニアフェースのト
ランスバーサルフィルタに相当するフィルタ作用を受け
させるために有利に用いられ得る。この場合、信号はス
テップＶＺＩないしＶＺ７から成る１つの遅延線から出
力される。個々のアナログ走査値Ｙ１、Ｙ２などに分解
された信号Ｓｅがフィルタ入力端３６に与えられる。第
７走査周期の後に第６図にょるＹｌないしＹ８がら成る
走査値が出力端３７ないし４３とフィルタ入力端３６と
から取り出され得る。対称なフィルタ係数であるため、
出力端３７に生ずる走査値も入力端３６に生ずる走査値
も同一のフィルタ係数ＡＩを乗算すべきであり、３８お
よび４３に生ずる走査値にはＡ２を、３９および４２に
生ずる走査値にはＡ３を、また４０および４１に生ずる
走査値にはＡ４を乗算すべきである。こうして形成され
る積は互いに加算されるのて、それぞれ同一のフィルタ
係数を乗算すべき２つの走査値をまず加算し、こうして
得られた中間相にそれぞれこのフィルタ係数を乗算する
ことが許される。この乗算は、増幅率ＡＩないしＡ４を
有する増幅器■６１ないしＶ６４内で行われる。この目
的で回路点３７および３６は第１の加算回路４４に導か
れており、その出力端はＶＳ２の入力端と接続されてい
る。回路点３８および４３は加算回路４５を介してＶ６
２の入力端に、回路点３９および４２は加算回路４６を
介してＶ６３の入力端に、また回路点４０および４１は
加算回路４７を介してＹＢ４の入力端に接続されている
。増幅器４８の出力端は加算回路４８と接続されており
、その出力端４９にフィルタリングされた出力信号Ｓａ
が得られる。

その際にＳａの第１の関数値は、ＶＳ２ないしＶ６４内
で生ずる積ＡＩ・　（Ｙ１＋Ｙ８）　、Ａ２・　（Ｙ２
＋Ｙ７）　、Ａ３　（Ｙ３＋Ｙ６）　、およびＡ４・　
（Ｙ４＋Ｙ５）が加算回路４８内で互いに加算されるよ
うに形成される。１つのステップＶＺｉの遅延時間だけ
最初の関数値に対してずらされているＳａの次回の関数
値は、積ＡＩ・　（Ｙ２＋Ｙ９）、Ａ２・　（Ｙ３＋Ｙ
８）　、Ａ３　　（Ｙ４＋Ｙ７）およびＡ４・　（Ｙ５
＋Ｙ６）の加算により形成される（以下同様）。一般に
Ｓｅの走査のタイミングでそれぞれ８つの走査値のブロ
ックが対として互いに加算され、それにより得られた中
間相がフィルタ係数Ａ１・・・Ａ４で乗算され、またそ
れにより得られた積が互いに加算される。

第６図のフィルタリングされた出力関数Ｓａの関数値は
、もし算術演算機構１にブロック状に供給される走査値
、すなわち第１のブロック内のＹ１、Ｙ８、ＹＢ２、Ｙ
１、Ｙ３、Ｙ６、Ｙ４、およびＹ５、第２のブロック内
のＹ２、Ｙ９、Ｙ３、Ｙ８、Ｙ４、Ｙ１、Ｙ５およびＹ
６などが算術演算機構１内でそれぞれ対として互いに加
算され、それにより得られた中間相がそれぞれレジスタ
内に記憶されているフィルタ係数Ａ１・・・Ａ４を乗算
され、またこうして形成された積が互いに加算されるな
らば、第４図によるデータ処理装置により得られる。こ
うして算術演算機構１内で計算されたＳａの関数値は次
いで集合導線４および相応に接続された入力／出力装置
５を介して導線９上に出力され、またディジタル−アナ
ログ変換器ｌＯ内でアナログ量に変換され、それらが出
力端１１から取り出され得る。出力端１１に生ずるアナ
ログ量の全体が次いで特に、後に接続されている低域通
過フィルタ内でのフィルタリングの後にアナロク出力信
号Ｓａを形成する。

第７図にはアドレス算術装置１３または１３′または１
３″の好ましい実施例が示されている。

その１つの構成要素はアドレスマルチプレクサ５０であ
り、その出力端５１はアドレスレジスタ５２の入力端生
接続されている。アドレスレジスタ５２の出力端はメモ
リ３（第１図）のアドレス入力端１２と接続されている
。さらに、アドレス範囲下限の記憶のためのレジスタ５
３とアドレス範囲上限の記憶のためのレジスタ５４とが
設けられでおり、それらの入力端はそれぞれ導線束１４
およざ１５を介して制御装置２と接続されている。

５５はインクレメンテーション装置であり、その入力端
５５ａはアドレスレジスタ５２の出力端と接続されてい
る。レジスタ５３およびインクレメンテーション装置５
５の出力端はアドレスマルチプレクサ５０の入力端Ｅ１
およびＥ２に接続されている。アドレス入力導線１６は
制御装置２をアドレスマルチプレクサ５０の入力端Ｅ３
に接続している。さらに、アドレスレジスタ５２の出力
端はアドレスマルチプレクサ５０の入力端Ｅ４と接続さ
れている。アドレスレジスタ５２およびレジスタ５４の
出力端は、制御装置２から導線１８を介して制御される
論理回路５６の入力端５６ａおよび５６ｂに接続されて
いる。論理回路５６の２つの出力端はアドレスマルチプ
レクサ５０の２つの制御入力端Ｓ１およびＳ２と接続さ
れており、他方アドレスマルチプレクサ５０の他の２つ
の制　　　　　　　　　）御入力端Ｓ３およびＳ４は導
線１７および１９と接続されている。制御入力端Ｓｌへ
の制御信号の供給により入力端Ｅｌがアドレスマルチプ
レクサ５０の出力端５１に接続される。同様にして入力
端Ｅ２、Ｅ３またはＥ４の各々がＳ２、ＳａまたはＳ４
への制御信号により出力端５１に接続される。論理回路
５６は、アドレスレジスタ５２およびレジスタ５４の内
容の一致の際には導線１８上の命令信号に関係して制御
信号が一方の出力端を介してＳｌに伝達されるように作
動する。これらのレジスタ内容の不一致の際には導線１
８上の命令信号に関係して制御信号が他方の出力端を介
してＳ２に伝達される。

アドレス算術装置１３を介してのメモリ３の循環的なア
ドレス指定のためレジスタ５３に導線１４を介して、ア
ドレス範囲下限を示す２進数が入力される。レジスタ５
４には導線１５を介してアドレス範囲上限を意味する他
の２進数が入力される。いまアドレス入力導線１６を介
してたとえばこれらの両２進数の間に位置する別の２進
数を入力しかつこれを導線１７上の命令信号によりＥ３
を介してアドレスマルチプレクサ５０の出力端５１に接
続すれば、この２進数がアドレスレジスタ５２に伝達さ
れる。それによってアドレスレジスタ５２の出力端を介
して、設定されたアドレス範囲内に位置する１つのアド
レスが出力される。そのメモリ範囲内の引き続く循環的
なアドレス指定のためには、論理回路５６に導線１８を
介して一連の命令信号を供給すれば十分である。その各
々により論理回路５６が、それぞれアドレスレジスタ５
２から出力されるアドレスがアドレス範囲内に位置して
いるという仮定のもとに、入力端Ｓ２への制御信号の出
力を行う。それぞれ出力されてインクレメンテーション
装置５５の入力端５５ａにも与えられるアドレスにより
インクレメンテーション装置５５内で自動的に次に上位
のアドレスが導き出されて、入力端Ｅ２に与えられるの
で、入力端Ｓ２への制御信号の到来は、次に上位のアド
レスかアドレスマルチプレクサ５０およびアドレスレジ
スタ５２を介してアドレス算術装置１３の出力端に接続
されることを意味する。もしアドレスレジスタ５２から
範囲上限に相当するアドレスが出力されれば、同一のレ
ジスタ内容がレジスタ５２および５４内に生ずる。それ
によって導線１８上の次回の命令信号により論理回路５
６がアドレスマルチプレクサ５０の入力端Ｓ１に信号を
与える。しかし、このことは、レジスタ５３内に記憶さ
れておりアドレス範囲下限に相当するアドレスがＥ１、
５０および５２を介してアドレス算術装置１３の出力端
に到達することを意味する。

その後に導線１８上の次回の命令信号は再び、アドレス
範囲をステヅプ状に昇順方向に通り抜ける１つのアドレ
ス列を発生させる。

インクレメンテーション装置５５は、入力端５５ａを介
しての１つの２ｉ数の入力の際に自動的に、特定のイン
クレメント、たとえば１、だけ高められた２進数をアド
レスマルチプレクサ５０の入力端Ｅ２１．こ与える１つ
の２進カウンタから成っていることが目的にかなってい
る。

論理回路５６の好ましい実施例が第８図に示されている
。この場合、論理回路５６の（ｎ極の）入力端５６ａお
よび５６ｂは同時に排他的オア回路５７の入力端であり
、その（ｎ極の）出力端はオア回路５８のｎ入力端に導
かれている。オア回路の出力端は一方ではインバータ５
９を介してアンド回路６０の第１の入力端と、また他方
ではアンド回路６１の第１の入力端と直接に接続されて
いる。アンド回路６０．６１の第２の入力端は制御導線
１８と接続されている。アンド回路６ｏの出力端は他方
ではアドレスマルチプレクサ５ｏの制御入力端Ｓ１に導
かれており、他方アンド回路６１の出力端はアドレスマ
ルチプレクサ５ｏの制御入力端Ｓ２と接続されている。

オア回路５８の出力端には、５６ａおよび５６ｂを介し
て供給された０桁の２進数が互いに異なっている時には
常に論理ｕｌ”が生じている。しかし、このことはアン
ド回路６０の阻止を意味し、他方導線１８上に受は入れ
られた命令信号はアンド回路６１を介してＳ２に伝達さ
れ、またそれぞれ出力されるアドレスのインクレメンタ
ルな切り換えが行われる。しかし、５２および５４のレ
ジスタ内容が等しければ、５６ａおよび５６ｂを介して
同一の２進数が供給される。その後、オア回路５８の出
力端には論理“０”が現れ、またアンド回路６０が導線
１８上の次回の命令信号を制御入力端Ｓ１に伝達し、他
方アンド回路６１は阻止する。

第７図でインクレメンテーション装置５５を、たとえば
１つのダウンカウンタから成っていてよいデクレメンテ
ーション装置により置換し、また同時にアドレス範囲下
限の記憶のためのレジスタ５４とアドレス範囲上限の記
憶のためのレジスタ５３とを用いると、これらの限界の
間に位置するアドレス範囲が個々のアドレス列によりそ
れぞれ降順方向に通り抜けられる循環的なアドレス指定
が行われる。第２図および第５図により説明された本発
明による方法では、その場合、第１の段階すなわち記憶
すべき走査値の書き込みの間も、第２の段階すなわち処
理すべき走査値の読み出しと新しい値による個々の記憶
された走査値の重ね書きとの間も、論理回路５６を介し
て制御されるすべてのアドレス通り抜けの方向反転が行
われることになる。

〔発明の効果〕

本発明により得られる利点は特に、処理すべき信号の所
与の数の走査値を記憶し、記憶された走査値のストック
を各新しい走査値により、これがそれぞれ最も古くに記
憶された走査値の位置に入るように変更することが非常
にわずかな回路費用で達成されることである。このこと
は、走査値の記憶されたストックがステップ状に更新さ
れ、その際にそれぞれ更新されたデータストックが簡単
な仕方で以後の処理のためにリアルタイム動作で読み出
され得ることを意味する。

【図面の簡単な説明】

第１図は本発明による方法を実施するためのデータ処理
装置の原理接続図、第２図は本発明による方法の説明図
、第３図は本発明による方法の１つの応用例を説明する
ための、一般的な係数を有するトランスバーサルフィル
タの原理接続図、第４図は本発明による方法のもう１つ
の実施態様を実施するために適するように第り図による
データ処理装置を変形したデータ処理装置の原理接続図
、第５図は前記もう１つの実施態様の説明図、第６図は
前記もう１つの実施態様の応用例を説明するための、対
称な係数を有するトランスバーサルフィルタの原理接続
図、第７図は第１図および第４図によるデータ処理装置
の一部分の接続図、第８図は第７図中の一部分の接続図
である。 １・・・算術演算機構、２・・・制御装置、３・・・メ
モリ、４・・・集合導線、５・・・入力／出力装置、６
・・・ｎ心拍線、７・・・アナログ−ディジタル変換器
、８・・・出力端、９・・・ｎ心拍線、ＩＯ・・・ディ
ジタル−アナログ変換器、１１・・・出力端、１２・・
・アドレス入力端、１３・・・アドレス算術装置、１４
．１５・・・ｎ心拍線、１６・・・ｎ心アドレス入力導
線、１７〜２０・・・制御導線、２１．２２・・・制御
導線束、２３・・・ブロック、２４・・・フィルタ入力
端、２５〜２８・・・ステップ出力端、２９・・・加算
回路、３０・・・出力端、３１・・・マルチプレクサ回
路、３２．３３・・・制御導線、３４．３５・・・メモ
リ範囲、３６・・・フィルタ入力端、３７〜４３・・・
出力端、４４〜４８・・・加算回路、４９・・・出力端
、５０・・・アドレスマルチプレクサ、５１・・・出力
端、５２・・・アドレスレジスタ、５３．５４・・・レ
ジスタ、５５・・・インクレメンテーション装置、５６
・・・論理回路、５６ａ、５６ｂ・・・入力端、５７・
・・排他的オア回路、５８・・・オア回路、５９・・・
インバータ、６０．６１・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 １）算術演算機構（１）と、制御装置（２）と、集合導
   線（４）を介して算術演算機構（１）と接続されている
   メモリ（３）と、制御装置（２）とメモリのアドレス入
   力端（１２）との間に配置されている第１のアドレス算
   術装置（１３）とを有するデータ処理装置内の時変信号
   の走査値を準備するための方法において、第１のアドレ
   ス算術装置（１３）が第１の段階で、個々のアドレスが
   所与の範囲限界（Ｚ１、Ｚ５）を有するアドレス範囲（
   Ｚ１・・・Ｚ５）をステップ状に通り抜ける１つのアド
   レス列を出力し、その際にこれによりアドレス指定され
   たメモリ場所（Ｐ１・・・Ｐ５）の各々のなかに時変信
   号の走査値（Ｙ１・・・Ｙ５）が書き込まれ、続く第２
   の段階で、アドレス範囲（Ｚ１・・・Ｚ５）を複数回の
   通り抜けでそれぞれ同一方向に通り抜ける１つのアドレ
   ス列が出力され、その際に最初の通り抜けの開始後に到
   達される範囲限界の１つ（Ｚ１）において、このアドレ
   ス（Ｚ１２）のもとに記憶されている走査値が第１の段
   階で書き込まれた走査値の最も古いものとしてもう１つ
   の走査値（Ｙ６）の書き込みにより置換され、続く各々
   の通り抜けで、通り抜けごとに１ステップづつ上記の１
   つの範囲限界（Ｚ１）に向けてずらされているそれぞれ
   単一のアドレス（Ｚ２３）の到達の際に、このアドレス
   のもとに記憶されている走査値（Ｙ２）が、第１の段階
   で書き込まれて未だ留まっている走査値のそれぞれ最も
   古いものとして、もう１つの走査値（Ｙ７）の書き込み
   により置換され、第２の段階のすべての通り抜けの間に
   アドレス指定されたその他のメモリ場所（Ｐ１・・・Ｐ
   ５）が循環的な順序で読み出され、また読み出された走
   査値が算術演算機構（１）に供給されることを特徴とす
   るデータ処理装置内の時変信号の走査値準備方法。 ２）第１のアドレス算術装置（１３′）とならんで第２
   のアドレス算術装置（１３″）が制御装置（２）とメモ
   リ（３）のアドレス入力端（１２）との間に配置されて
   おり、第２のアドレス算術装置が、個々のアドレスが所
   与の範囲限界を有する第２のアドレス範囲（Ｚ１″・・
   ・Ｚ４″）をステップ状に通り抜ける１つのアドレス列
   を出力し、第２のアドレス算術装置（１３″）により第
   ２の段階で出力されるアドレス列では、もう１つの走査
   値（Ｙ９、Ｙ１０、Ｙ１１）が書き込まれるべき各アド
   レス（Ｚ４１″、Ｚ３２″、Ｚ２３″・・・）の到達の
   際に、まずこのアドレスのもとに先に記憶された走査値
   （Ｙ５、Ｙ６、Ｙ７）が集合導線（４）上に読み出され
   、続いてこの先に記憶された走査値（Ｙ５、Ｙ６、Ｙ７
   ）が、第１のアドレス算術装置（１３′）によりアドレ
   ス指定された、１つの走査値が置換されるべきそれぞれ
   １つのメモリ場所（Ｐ１′、Ｐ２′、Ｐ３′）に、この
   走査値を置換するものとして書き込まれ、次ぎに前記も
   う１つの走査値（Ｙ９、Ｙ１０、Ｙ１１）が書き込まれ
   、また最後にこの書き込まれた走査値（Ｙ９、Ｙ１０、
   Ｙ１１）が集合導線（４）上に読み出されることを特徴
   とする特許請求の範囲第１項記載の方法。 ３）第１のアドレス算術装置（１３）を介して、一般的
   なフィルタ係数を有するトランスバーサルフィルタのフ
   ィルタ作用を受けるべき１つの時変信号（Ｓｅ）の走査
   値が準備され、その際に走査値が制御装置内に記憶され
   ている一般的なフィルタ係数（Ａ１、Ａ２・・・）によ
   る乗算の目的で準備されることを特徴とする特許請求の
   範囲第１項記載の方法。 ４）第１のアドレス算術装置（１３′）を介して、対称
   なフィルタ係数を有するリニアーフェースのトランスバ
   ーサルフィルタのフィルタ作用を受けるべき１つの時変
   信号（Ｓｅ）の走査値の第１の列が準備され、第２のア
   ドレス算術装置（１３″）を介してこの時変信号（Ｓｅ
   ）の走査値の第１の列に続く第２の列が準備され、それ
   ぞれ第１の走査値が両列から次々と、次いで第２の走査
   値が両列から次々と、以下同様に算術演算機構（１）に
   供給され、また両走査列からの同一の順序数の走査値の
   こうして形成された対がそれぞれ個々の対のなかの走査
   値の加算と、こうして得られた中間相と算術演算機構内
   に記憶されている対称なフィルタ係数との乗算との目的
   で準備されることを特徴とする特許請求の範囲第２項記
   載の方法。 ５）算術演算機構（１）と、制御装置（２）と、集合導
   線（４）を介して算術演算機構（１）と接続されている
   メモリ（３）と、制御装置（２）とメモリのアドレス入
   力端（１２）との間に配置されている第１のアドレス算
   術装置（１３）とを有するデータ処理装置内の時変信号
   の走査値を準備するための回路装置において、アドレス
   算術装置（１３、１３′、１３″）が、アドレスマルチ
   プレクサ（５０）の後に接続されているアドレスレジス
   タ（５２）を含んでおり、アドレスマルチプレクサ（５
   ０）はアドレス範囲下限の記憶の役割をする第２のレジ
   スタ（５３）とインクレメンテーション装置（５５）と
   に接続されている入力端（Ｅ１、Ｅ２）を有しており、
   アドレスマルチプレクサ（５０）の制御入力端（Ｓ１、
   Ｓ２）は論理回路（５６）と接続されており、論理回路
   （５６）はそれぞれアドレスレジスタ（５２）とアドレ
   ス範囲上限の記憶の役割をする第３のレジスタ（５４）
   との出力端と接続されており、また論理回路（５６）が
   アドレスレジスタ（５２）および第３のレジスタ（５４
   ）の内容の一致の際には第２のレジスタ（５３）を、前
   記内容の不一致の際にはインクレメンテーション装置（
   ５５）をアドレスマルチプレクサ（５０）の出力端に接
   続することを特徴とするデータ処理装置内の時変信号の
   走査値準備回路装置。 ６）第３のレジスタ（５４）とアドレスレジスタ（５２
   ）との出力端が、論理回路（５６）内に含まれている排
   他的オア回路（５７）と接続されており、その出力端が
   オア回路（５８）の入力端に接続されており、オア回路
   （５８）の出力端が一方ではインバータ（５９）を介し
   て第１のアンド回路（６０）の第１の入力端と、他方で
   は第２のアンド回路（６１）の第１の入力端と接続され
   ており、両アンド回路（６０、６１）の第２の入力端が
   論理回路（５６）の制御入力端と接続されており、また
   アンド回路（６０、６１）の出力端がそれぞれアドレス
   マルチプレクサ（５０）の制御入力端（Ｓ１、Ｓ２）に
   導かれていることを特徴とする特許請求の範囲第５項記
   載の回路装置。 ７）アドレスレジスタ出力端がアドレスマルチプレクサ
   （５０）の入力端（Ｅ４）に導かれており、またアドレ
   スマルチプレクサ（５０）がもう１つの制御入力端（Ｓ
   ４）を設けられており、それを介してアドレスレジスタ
   出力端がアドレスマルチプレクサ（５０）の出力端（５
   １）に接続され得ることを特徴とする特許請求の範囲第
   ５項または第６項記載の回路装置。 ８）制御装置（２）からアドレスマルチプレクサ（５０
   ）の入力端（Ｅ３）に導かれているアドレス入力導線（
   １６）が設けられており、またアドレスマルチプレクサ
   （５０）が追加的な制御入力端（Ｓ３）を設けられてお
   り、それを介してアドレス入力導線（１６）がアドレス
   マルチプレクサ（５０）の出力端（５１）と接続され得
   ることを特徴とする特許請求の範囲第５項ないし第７項
   のいずれかに記載の回路装置。 ９）第１のアドレス算術装置（１３′）および第２のア
   ドレス算術装置（１３″）が、制御装置（２）を介して
   制御されるマルチプレクサ回路（３１）の入力端と接続
   されており、その出力端がメモリのアドレス入力端（１
   ２）に接続されていることを特徴とする特許請求の範囲
   第５項記載の回路装置。 １０）算術演算機構（１）と、制御装置（２）と、集合
   導線（４）を介して算術演算機構（１）と接続されてい
   るメモリ（３）と、制御装置（２）とメモリのアドレス
   入力端（１２）との間に配置されている第１のアドレス
   算術装置（１３）とを有するデータ処理装置内の時変信
   号の走査値を準備するための回路装置において、アドレ
   ス算術装置（１３、１３′、１３″）が、アドレスマル
   チプレクサ（５０）の後に接続されているアドレスレジ
   スタ（５２）を含んでおり、アドレスマルチプレクサ（
   ５０）はアドレス範囲上限の記憶の役割をする第４のレ
   ジスタとデクレメンテーション装置とに接続されている
   入力端（Ｅ１、Ｅ２）を有しており、アドレスマルチプ
   レクサ（５０）の制御入力端（Ｓ１、Ｓ２）は論理回路
   （５６）と接続されており、論理回路（５６）はそれぞ
   れアドレスレジスタ（５２）とアドレス範囲下限の記憶
   の役割をする第５のレジスタとの出力端と接続されてお
   り、また論理回路（５６）がアドレスレジスタ（５２）
   および第５のレジスタの内容の一致の際には第４のレジ
   スタを、前記内容の不一致の際にはデクレメンテーショ
   ン装置をアドレスマルチプレクサ（５０）の出力端に接
   続することを特徴とするデータ処理装置内の時変信号の
   走査値準備回路装置。 １１）第５のレジスタ（５２）とアドレスレジスタ（５
   ２）との出力端が、論理回路（５６）内に含まれている
   排他的オア回路（５７）と接続されており、その出力端
   がオア回路（５８）の入力端に接続されており、オア回
   路（５８）の出力端が一方ではインバータ（５９）を介
   して第１のアンド回路（６０）の第１の入力端と、他方
   では第２のアンド回路（６１）の第１の入力端と接続さ
   れており、両アンド回路（６０、６１）の第２の入力端
   が論理回路（５６）の制御入力端と接続されており、ま
   たアンド回路（６０、６１）の出力端がそれぞれアドレ
   スマルチプレクサ（５０）の制御入力端（Ｓ１、Ｓ２）
   に導かれていることを特徴とする特許請求の範囲第１０
   項記載の回路装置。 １２）アドレスレジスタ出力端がアドレスマルチプレク
   サ（５０）の入力端（Ｅ４）に導かれており、またアド
   レスマルチプレクサ（５０）がもう１つの制御入力端（
   Ｓ４）を設けられており、それを介してアドレスレジス
   タ出力端がアドレスマルチプレクサ（５０）の出力端（
   ５１）に接続され得ることを特徴とする特許請求の範囲
   第１０項または第１１項記載の回路装置。 １３）制御装置（２）からアドレスマルチプレクサ（５
   ０）の入力端（Ｅ３）に導かれているアドレス入力導線
   （１６）が設けられており、またアドレスマルチプレク
   サ（５０）が追加的な制御入力端（Ｓ３）を設けられて
   おり、それを介してアドレス入力導線（１６）がアドレ
   スマルチプレクサ（５０）の出力端（５１）と接続され
   得ることを特徴とする特許請求の範囲第１０項ないし第
   １２項のいずれかに記載の回路装置。 １４）第１のアドレス算術装置（１３′）および第２の
   アドレス算術装置（１３″）が、制御装置（２）を介し
   て制御されるマルチプレクサ回路（３１）の入力端と接
   続されており、その出力端がメモリのアドレス入力端（
   １２）に接続されていることを特徴とする特許請求の範
   囲第１０項記載の回路装置。