FR2496314A1 - Procede et dispositif pour permettre l'echange d'information entre des systemes de traitement d'information a vitesses de traitement differentes - Google Patents

Abstract

DANS CE PROCEDE ET CE DISPOSITIF, UNE MEMOIRE VIVE 4 RECOIT DES DONNEES D'UN SYSTEME EMETTEUR 2 ET UN SYSTEME RECEPTEUR 1 PLUS LENT QUE LE SYSTEME EMETTEUR EXTRAIT CES DONNEES DE LA MEMOIRE A SON PROPRE RYTHME. CHACUN DES SYSTEMES EST ASSOCIE A UN POINTEUR D'ADRESSES 5, 6 QUI SONT INCREMENTES PAR LES SIGNAUX D'HORLOGE DES SYSTEMES EMETTEUR ET RECEPTEUR. UN CIRCUIT 7 EST PREVU POUR SIGNALER L'EGALITE ENTRE LES CONTENUS DES DEUX POINTEURS AU SYSTEME RECEPTEUR POUR QU'IL PUISSE EVITER DE TRAITER DES DONNEES INTRODUITES DANS LA MEMOIRE A DES POSITIONS D'ADRESSE NON ENCORE PRISES EN COMPTE PAR LE SYSTEME RECEPTEUR 1. APPLICATION DANS UN DISPOSITIF D'AFFICHAGE DE TELETEXTE.

Description

La présente invention concerne l'échange d'information entre des systèmes

de traitement à vites- ses de traitement différentes. En informatique, on rencontre souvent des 5 difficultés d'adaptation de divers systèmes de traitement d'information tels qu'une unité centrale et un terminal en raison des vitesses différentes auxquelles ils peuvent gérer les données devant être transférées de l'un à l'au- tre et inversement. 10 Il est connu d'utiliser dans ce but des piles de registres utilisées en tant que tampon entre les deux systèmes de traitement et de faire fonctionner la pi- le selon le processus " premier entré, premier sorti " (FIFO). Cependant, de telles piles sont d'un prix de re- 15 vient élevé, ont une faible capacité ( et ne peuvent donc être utilisées que si les vitesses ne sont pas trop différentes). Par ailleurs, leur taille est fixée à la fabrication et ne peut être modifiée dynamiquement en fonc- tion des besoins. 20 L'invention a pour but de fournir un procé- dé et un dispositif permettant l'échange d'information entre deux systèmes informatiques à vitesses de traite- ment différentes ne présentant aucun des inconvénients des piles du type FIFO de la technique antérieure. 25 L'invention a donc pour objet un procédé permettant l'échange d'information entre deux systèmes à vitesses de traitement d'information différentes, l'un des systèmes étant émetteur et l'autre récepteur, caractérisé en ce qu'il consiste à stocker successivement des 30 groupes de données composant l'information envoyée par le système émetteur dans une mémoire vive sous la commande d'un premier pointeur d'adresses capable d'adresser suc- cessivement toutes les positions de la mémoire à la vitesse du système émetteur, à extraire successivement les 35 groupes d'information ainsi stockés de la mémoire sous la 2496314 2 commande d'un second pointeur d'adressescapable également d'adresser successivement toutes les positions de la mé- moire à la vitesse du système récepteur, à comparer cons- tamment les contenus des pointeurs et à engendrer un si- 5 gnal en cas d'égalité de ces contenus pour avertir le sys- tème récepteur que la mémoire est vide. Grâce à ces caractéristiques, il est tout d'abord possible d'utiliser des circuits standards dispo- nibles dans le commerce, la taille de la mémoire pouvant 10 être choisie en fonction de la vitesse relative de traite- ment des deux systèmes. Ainsi, dans un ensemble de traite- ment complexe comportant une mémoire composite dont diffé- rentes zones sont affectées au stockage d'information de naturesdiverses, la taille de la zone utilisée pour 15 la mémoire vive peut être déterminée simplement par des adresses chargées dans les pointeurs d'adresses, ce qui rend possible une adaptation pour chaque cas d'utilisa- tion, voire une adaptation dynamique de la taille de la mémoire au cours du fonctionnement de l'ensemble. 20 Au contraire, dans la technique antérieu- re o on employait des circuits tampon " premier entré, premier sorti " une telle adaptation ne serait pas possi- ble, car la taille d'un tel circuit ne serait pas modifia- ble et devrait être déterminée au niveau de la fabrication 25 du circuit pour chaque cas d'utilisation précis. L'invention a également pour objet un dis- positif pour la mise en oeuvre du procédé tel que défini ci-dessus ainsi qu'une application du procédé et du dis- positif dans un dispositif d'affichage de télétexte. 30 D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels : 2496314. 3 - la Fig.1 représente un schéma de princi- pe du dispositif suivant l'invention; - la Fig.2 en est un schéma plus détaillé; - les Fig.3 et 4 sont des diagrammes repré- 5 sentant les relations temporelles qui existent entre di- vers signaux apparaissant dans le dispositif représenté sur la Fig.2; - la Fig.5 est un schéma très simplifié d'un dispositif d'affichage de télétexte dans lequel est 10 utilisé le dispositif suivant l'invention. On se référera tout d'abord à la Fig.1 qui représente un schéma très simplifié d'un dispositif per- mettant l'échange d'information entre un premier système 1 de traitement d'information et un second système 2 de 15 traitement d'information, ce dernier devant par exemple stocker des données dans une mémoire RAM3 à accès aléa- toire. Dans l'exemple décrit ici, on suppose que le sys- tème 2 est-un émetteur ayant une vitesse de traitement nettement supérieure à celle du système récepteur 1 ou 20 en d'autres termes que le système 2 fournit des données beaucoup plus rapidement que le système 1 peut en stocker dans la mémoire 3. Suivant l'invention, entre les systèmes 1 et 2, est connectée une mémoire vive 4 constituant un 25 tampon dont les positions sont successivement adressées par deux pointeurs 5 et 6 constitués par des registres qui sont incrémentés d'une unité chaque fois que le sys- tème 1 ou 2 auquel ils sont respectivement associés de-

mande un transfert de données vers la mémoire 4 ou en 30 dehors de celle-ci. Dans l'exemple, on suppose que chaque po- sition de la mémoire tampon 4 peut contenir un octet, la mémoire ayant une capacité totale de n positions. Par ailleurs, lorsqu'un pointeur contient 35 l'adresse de la dernière position de la mémoire, son sys- tème de traitement associé le recharge avec l'adresse de 2496314 4 la première position pour que toutes les positions puis- sent de nouveau et successivement être adressées. Etant donné que les vitesses de traitemtent des deux systèmes sont différentes, les pointeurs 5 et 6 5 ne sont pas incrémentés au même rythme de sorte que celui associé au système 2 (ayant dans l'exemple la vitesse la plus grande), peut dans certaines conditions rattraper le contenu d'adresse de l'autre pointeur. Les pointeurs sont donc reliés à un cir10 cuit de contrôle 7 qui permet dLengendrer 1) un signal d'éga]ité pst1 =PSt2 lorsque les adresses contenues dans les pointeurs sont égales; 2) un signal de débordement DEB lorsque cette égalité intervient après que le poin- teur du système 2 a un tour d'avance sur le pointeur du 15 système 1. Le second signal est obtenu en exécutant une opération logique ET sur le premier signal et sur un signalPSt2 = FMT engendré lorsque le pointeur 6 atteint la dernière position de la mémoire tampon 4. 20 Le circuit de contrôle 7 permet ainsi d'éviter qu'en cas d'égalité des contenus des deux poin- teurs, le flot de données introduit dans la mémoire 4 par le système de traitement 2 ne soit écrase par les don- nées présentes dans celle-ci, mais pas encore extraites 25 par le système récepteur 1 Il est à noter que dans certains cas, il peut suffire de n'engendrer que le premier signal pour signaler que les contenus des deux pointeurs sont égaux, par exemple si on peut disposer d'une capacité importan- 30 te de mémoire pour la mémoire tampon ou si la vitesse relative de traitement des données par les systèmes 1 et 2 est faible. Dans ces conditions, la probabilité qu'il y ait égalitéPSt = PSt2 avec un tour d'avance sera faible et il n'y a donc pas de risque de perte des données stockées 35 dans la mémoire tampon. Par contre, si on ne dispose que d'une faible taille de mémoire et/ou si la vitesse relative 2496314 5 est élevée, il peut être très utile de prévoir la produc- tion du signal DEB qui permet par l'intermédiaire du cir- cuit de contrôle d'arrêter momentanément l'introduction des données par le système émetteur 2 dans la mémoire 5 jusqu'à ce que le système récepteur 1 ait eu le temps de vider celle-ci de son contenu. On va maintenant examiner la Fig.2 qui représente plus en détail l'agencement du circuit de con- trôle 7 de la Fig.l. 10 Le bus 8 à huit bits du système de traitement 1 est raccordé à un registre 9 permettant de sto- cker l'adresse de début de la mémoire tampon 4, c'est-à- dire celle de la première position de celle-ci. Cette adresse peut avoir une valeur numérique quelconque par 15 exemple, pour désigner une position de mémoire située dans une mémoire plus complexe dont la mémoire tampon 4 ne forme qu'une zone. Par exemple, en se reportant à la Fig.1, les mémoires 3 et 4 peuvent être réalisées sur une mémé pastilles semi-conductrice. Il est à noter éga- 20 lement que la valeur de l'adresse de début peut varier au cours d fonctionnement par une programmation appro- priée de sorte que la taille de la mémoire 4 peut varier dynamiquement. L'adresse de début de mémoire tampon (DMT) 25 est formée lors de l'initialisation du transfert des don- nées par deux signaux de chargement, de sorte que l'adres- se contenue dans le registre 9 est sur seize bits au cours du fonctionnement. La sortie du registre DMT 9 est raccor- dée à un bus 10 qui est connecté tout d'abord à un compteur d'adresses 11 pour transférer au début du fonction- * nement, le contenu du registre DMT 9 dans ce compteur. Ce dernier qui est incrémenté par l'horloge du système récepteur 1 sur le conducteur 12 constitue le pointeur PSt1 5 de la Fig.i. 35 Le bus 10 est également relié à un comp2496314 teur d'adresses13 chargé, au début du fonctionnement, avec l'adresse contenue dans le registre DMT 9. Le compteur 13 constitue le pointeur PSt2 6 de la Fig.1 et est incré- menté par l'horloge du système émetteur 2 à travers une 5 porte ET 14, dont l'une des entrées est reliée à un con- ducteur d'horloge 15 du système émetteur 2. Au début du fonctionnement, une adresse de Lin de mémoire tampon (FMT) est chargée dans un re- gistre FMT 16 par l'intermédiaire du bus 8 provenant du 10 système récepteur 1. Cette opération se fait par un dou- ble signal de chargement provenant également de ce sys- tème par le conducteur 17. Un premier comparateur 18 est relié de manière à pouvoir-comparer le contenu du compteur l et 15 du registre 16 (PSt, = FMT ? ). Sa sortie est reliée à une bascule RS 19 par l'intermédiaire d'un conducteur 20. Un second comparateur 21 est relié entre le registre FMT 16 et le compteur PSt2 13 pour comparer

le contenu de ces deux éléments (PSt2 = FMT ? ). Sa sor- 20 tie est reliée à l'autre entrée de la bascule RS 19 par un conducteur 22. Par conséquent, cette dernière est placée dans un premier état en cas d'égalité entre PSt1 et FMT et dans l'état opposé lorsque PSt2 = FMT. 25 Les compteurs 11 et 13 sont également re- liés par des bus à seize bits 23 et 24 à un troisième com- parateur 25 destiné à constater l'égalité entre les conte- nus des deux compteurs (PSt, = PSt2 ?). Sa sortie est re- liée par un conducteur 26 à une bascule JR 27 dont l'au- 30 tre entrée est reliée à la sortie Q de la bascule RS. L'une des sorties de la bascule JK 27 est reliée par un conducteur 28 à l'une des entrées de la por- te ET 14, tandis que son entrée complémentaire est reliée à un registre d'état 29 appartenant au système récepteur 35 1 auquel il est relié par le bus 8. Le registre d'état re- çoit également l'information d'égalité PSt1 = PSt2 appa- 2496314 7 raissant sur le conducteur 26. La bascule RS 19 et la bascule JK 27 ef- fectuent ensemble une opération logique ET sur les signaux PSt, = PSt2 et PSt = FMT pour signaler un risque de dé- 5 bordement ou d'écrasement des données introduites dans la mémoire tampon 4 par le système émetteur 2. Les bus d'adresses 23- et 24 sont reliés aux entrées d'un multiplexeur d'adresses 30 dont la sor- tie est reliée à l'entrée d'adresse de mémoire tampon 4. 10 Ce multiplexeur a pour rôle de répartir dans le temps l'adressage de la mémoire par les bus d'adresses 22 et 23 selon un cycle alterné, par exemple (Fig.3). Le multi- plexeur comporte donc deux entrées de commande 31,32 exci- tées en alternance par des signaux engendrés en fonction 15 des cycles des systèmes de traitement 1 et 2. Le fonctionnement du dispositif suivant l'invention est le suivant. Le dispositif est initialisé par le char- gement dans les registres 9 et 16 des valeurs d'adresses 20 DMT et FMT, respectivement sous la commande du système récepteur 1. La sortie du comparateur-25 indique l'é- tat PSt, = Pst elle reste constante tant que des don- nées ne sont pas chargées dans la mémoire 4. 25 Les données issues du système 2 sont char- gées dans la mémoire 4 en utilisant les adresses du comp- teur PSt2 lui-même incrémenté à l'aide du signal d'horlo- ge du système émetteur 2. La porte ET 14 est passante par l'intermédiaire de signal DEB qui lui parvient par 30 le conducteur 28. L'écriture en mémoire a lieu en fonction de l'état du multiplexeur 30, c'est-à-dire lorsque celui- ci est branché au bus 24 par le signal de commande du con- ducteur 32. Une ou plusieurs données ont été écrites 35 dans la mémoire selon ce procédé, le comparateur 25 indi- que au système 1 par l'intermédiaire du conducteur 26 et 2496314 8 du registre d'état 29 que les deux pointeurs PSt1 et PSt2 ne sont plus égaux. Le registre 1 en déduit qu'il y a des données à lire dans la mémoire. Le système 1 lit les données dans la mémoi- 5 re 4 en utilisant les adresses du compteur PStl, en rien incrémenté à l'aide du signal d'horloge du système récep- teur 1. Le signal de commande du conducteur 31 branche le bus 23 aux adresses de la mémoire durant la lecture. Le système 1 lit toutes les données con- 10 tenues dans la mémoire jusqu'à ce que le comparateur 25 lui indique par le registre d'état 29 qu'il y a égalité entre les deux pointeurs PSt1 et PSt2 et donc que la mé- moire est vidée. Le compteur 11 a rattrapé le compteur 13. 15 Au cours du fonctionnement, les sorties du compteur PSt1 et du registre FMT sont comparés en permanence par le comparateur 18 qui génère le signal PSt1 = FMT. Il en est de même pour le compteur PSt2 qui est comparé en permanence avec le registre FMT par le 20 comparateur 21 qui génère le signal PSt2 = FMT. Si au cours du fonctionnement PSt1 = FMT, la valeur DMT est rechargée dans le compteur PStI, les adresses de lecture du système 1 rebouclent en tête de la mémoire définie par son adresse d'extrémité. ~~~~~~~~~~~25 25 . De môme, si PSt2 = FT, les adresses d'écriture du système 2 rebouclent indépendamment de celles du système 1, en tête de la mémoire 4. Il peut arriver que le flot des données écrites par le système 2 dans la mémoire 4 soit telle 30 que le compteur 13 rattrape le compteur 11. Il y a alors risque d'écrasement dès qu'il y a égalité PSt1 = PSt2 puisque le système 1 n'a pas eu le temps de lire les don- nées contenues dans la mémoire. 2496314 9 Avantageusement, l'invention prévoit de bloquer l'écriture en mémoire par le système 2 lorsqu'il y a risque de débordement ou d'écrasement des données dans la mémoire. Par conséquent, comme représenté sur la 5 Fig.4, les sorties des comparateurs 16 et 21 sont soumi- ses à une opération logique ET dans les bascules 19 et 27, ce qui revient à constater que le compteur d'adresses 13 a un "tour d'avance " sur le compteur d'adressesil et donc qu'il y a risque de débordement. 10 Comme le montre la Fig.4, la bascule 19 est mise dans son état basculé par le comparateur 21 (Pst2 = FMT) et rétablie dans son état initial par le

comparateur 18 ( PSt1 = FMT ). Si en outre les contenus des compteurs 11 et 13 deviennent égaux dans l'état bas- 15 culé de la bascule 19, c'est-à-dire PSt1 n'est pas enco- re égal à FMT, le système 2 a un tour d'avance sur le système 1 et dans ces conditions, un signal DEB est appliqué à la porte ET 14 qui bloque tout nouvel adressage de la mémoire par le compteur 13, tant que le compara- 20 teur 25 n'a pas constaté à nouveau l'égalité entre PSt1 et PSt2 qui indique alors que la mémoire tampon est com- plétement vidée par le système 1 ou qu'un signal de remi- se à zéro provenant du système 1 (conducteur 27a) soit appliqué à la bascule 27. 25 Dans l'exemple décrit ci-dessus, l'initia- lisation du fonctionnement du dispositif ainsi que le char- gement des registres 9 et 16 sont effectués par le systè- me 1 qui peut également gérer la circulation des données sur les divers bus du dispositif. Bien entendu, ces tâches 30 peuvent également être assignées au système émetteur 2 par une adaptation adéquate. On va décrire maintenant une application du dispositif suivant l'invention dans un terminal de té- létexte permettant d'afficher sélectivement sur l'écran 35 d'un tube cathodique (poste de télévision, par exemple), un certain nombre de magazines composées de pages de texte 2496314 10 qui sont relatives à des informations très diverses, tel- les que les prévisions météorologiques, les répertoires téléphoniques, des journaux d'actualités, les cotations en bourse, etc. 5 Un tel dispositif de traitement de télé- texte dénommé " Antiope " a été décrit dans un article de la revue de Radio Diffusion-Télévision no 40-1975 par Bernard Marti et Michel Mauduit et en ce qui concer- ne son architecture générale dans un article de la revue 10 IEEE Volume CE-25 n03 Juillet 1979 par P.Frandon et G. Chauvel. Tel que décrit dans ce dernier article, le terminal ou dispositif d'affichage de télétexte peut recevoir ses informations d'entrée d'une ligne téléphonique ou bien 15 d'un signal de télévision diffusé par un émetteur et com- portant en plus de l'information analogique relative aux images construites de façon classiques, de l'information sous forme binaire placée sur le signal vidéo émis dans les espaces laissés libres par les standards classiques 20 de télévision tels que SECAM, PAL, NTSC, etc. Le schéma représenté sur la Fig.5 concerne la partie du dispositif d'affichage de télétexte capable de séparer l'information binaire du signal vidéo émis et transformer cette information en des images affichées 25 sur un écran d'un tube cathodique, ici schématisé en 33. Le dispositif d'affichage de télétexte com- porte une mémoire composite 34 dont les sections sont af- fectées au stockage de données de natures diverses. Tout d'abord, cette mémoire composite comporte une zone qui 30 constitue la mémoire tampon 4 de la Fig.l. En outre, elle comporte plusieurs zones 35 affectées à l'emmagasinage de pages d'information devant être affichées, ces zones étant appelées mémoires de page et d'autres zones 36 af- fectées au stockage de l'information de caractères appe- 35 lées générateurs de caractères. Ces dernières zones peu- vent être du type mémoire morte tandis que les zones 35 2496314 sont des mémoires vives comme l'est naturellement la mémoire tampon 4. Le signal télé transmis par l'émetteur comporte un certain nimbre de lignes qui transportent 5 des paquets d'informations binaires. Chaque paquet est composé d'un préfixe qui contient des salves de synchronisation pour la décou- pe du paquet en octet et un numéro de magazine que sélec- tionne l'utilisateur par son clavier faisant partie du 10 CPU 38. Les données qui suivent le préfixe con- tiennent les informations en language " Antiope " qui une fois décodées servent à composer une page sur l'écran du téléviseur. Il n'y a donc pas de relation directe 15 avec les données reçues et ce qui doit être affiché sur l'écran. Il convient donc pour permettre le trai- tement approprié des paquets de données contenant l'in- formation de télétexte, de stocker temporairement les 20 données dans une mémoire tampon qui, est dans le cas de la Fig.5, la mémoire tampon 4. Il convient de signaler que la transmission d'une série de paquets de données est relativement rapide puisqu'elle est réalisée pendant une partie seulement de la transmission d'une trame vi- 25 déo du canal de télévision ( 20 lignes par exemple de la zone habituellement non visualisée sur l'écran de télé- vision). On peut donc assimiler le circuit séparateur Didon 37 au système 2 du traitement d'information émet- teur décrit ci-dessus à propos des Fig.1 à 4. 30 Dans le dispositif de la Fig.5, la gestion de l'ensemble des données provenant de la mémoire tampon 4 est assurée par une unité de traitement central 38 (CPU) et par ses organes périphériques associés. Cette unité 38 est chargée notamment de traiter la partie des paquets 35 de données contenant les informations d'affichage propre- ment dites telles que les informations de caractères

249631 4 12 (sous forme du code connu ASCII) et les informations di- tes d'attribut qui sont relatives à la couleur, à la na- ture du fond de l'image, à la nature des éléments visua- lisés ( ces éléments peuvent être de nature typographique 5 ou graphique) etc. Le traitement de toutes ces informations est réalisé à un rythme relativement lent de sorte que l'on peut assimiler l'unité 38 et ses organes associés au système 1 de traitement de l'information décrit ci- 10 dessus à propos des Fig.1 à 4. Le circuit de contrôle 7 de ces Fig. est représenté essentiellement dans le cadre en pointillés de la Fig.5 et il assure la gestion du contenu de la mé- moire tampon 4 de la manière décrite ci-dessus. Les re- 15 gistres DMT et FMT font partie d'une pile de registres 39 contenant également d'autres registres pour stocker des adresses relatives à d'autres zones de la mémoire compo- site 34. Par exemple, il est prévu un registre 40 d'adres- se de début de page et un registre 41 d'adresse de début 20 de générateur de caractères. Par ailleurs, il est prévu un accumulateur 42 qui comporte notamment les compteurs PSt et PSt2, 11 et 13 ainsi que d'autres compteurs tel qu'un compteur 43 des pages du magazine transmis. La pile de registres 39 est reliée au ré- 25 seau de bus de données 44 connecté à un registre de don- nées 45 lui-même relié par le bus 46 à la mémoire 34, au séparateur Didon 37 et àundispositif 46 de traitement des données typographiques et graphiques devant être affichées sur l'écran du tube 33. On trouve une descrip- 30 tion détaillée de ce dispositif dans la demande de bre- vet déposée ce jour au nom de la Demanderesse et intitulée : " Procédé et dispositif ...

2496314 13 L'accumulateur 42 est relié à un bus d'a- dresses 47 communiquant avec un registre d'adresses 48 qui est connecté à son tour à l'entrée d'adresses de la mémoire 34 par un bus 49.

5 Le registre d'état 29 est relié au bus 44 communiquant avec l'unité de traitement central 38. Le dispositif d'affichage de télétexte comporte également une unité arithmétique et logique 50 chargée d'élaborer les adresses devant être envoyées à 10 la mémoire 34 d'une part à partir de la pile de regis- tres 39 et de l'accumulateur 42 par un bus 51 et d'autre part à partir du dispositif 46 de traitement de données typographiques et graphiques par un bus 52 sur lequel circulent les adresses en code ASCII des-caractères sto- 15 ckés dans les générateurs de caractères 35 de la mémoire composite 34. L'unité arithmétique et logique a notamment pour rôle d'aiguiller les signaux d'horloge circulant sur les conducteurs 12 et 15 (Fig.2) vers les compteurs 1] et 13, respectivement.

20 Un circuit de base de temps 53 relié au dispositif séparateur Didon 37 et aux divers autres or- ganes du dispositif d'affichage par des bus 54 assure la synchronisation de toutes les opérations. Un registre de commande 55 assure la ges- 25 tion des données circulant sur les bus pour les introdui- re dans les registres appropriés, tandis qu'un disposi- tif 56 d'accès direct à la mémoire de type transparent assure la gestion de l'accès à la mémoire 34 par les divers organes du dispositif d'affichage sans qu'il y 30 ait interaction possible entre ces organes. On trouve une description détaillée d'un tel dispositif d'accès direct à la mémoire dans la demande de brevet déposée sous le n0 77 31 140 le 17 Octobre 1977 au nom de la Demanderesse et ayant pour titre " Dispositif d'accès 35 direct à une mémoire associée à un microprocesseur ". Le dispositif 56 d'accès direct à la mé- moire est associé à une logique de commande 57. 2496314 14

Claims (15)

REVENDICATIONS

1. Procédé permettant l'échange d'informa- tion entre deux systèmes à vitesses de traitement d'infor- mation différentes, l'un des systèmes étant émetteur et l'autre récepteur, caractérisé en ce qu'il consiste à 5 stocker successivement des groupes de données composant l'information envoyée par le système émetteur (2) dans une mémoire vive (4) sous la commande d'un premier poin- teur d'adresses (6) capable d'adresser successivement toutes les positions de la mémoire à la vitesse du systè10 me émetteur (2), à extraire successivement les groupes d'information ainsi stockés de la mémoire (4) sous la commande d'un second pointeur d'adresses (5) capable également d'adresser successivement toutes les positions de la mémoire (4) à la vitesse du système récepteur (1), 15 à comparer constamment les contenus des pointeurs (5,6) et à engendrer un signal (PSt, = Pst2) en cas d'égalité de ces contenus pour avertir le système récepteur (1) que la mémoire (4) est vide.

2. Procédé suivant la revendication 1, ca- 20 ractérisé en ce qu'il consiste en outre à engendrer un signal (PSt2 = FMT) lorsque le pointeur (6) associé au système émetteur (1) atteint l'adresse (FMT) de ladite mémoire (4) et à soumettre ce signal de fin de mémoire à une opération logique ET avec ledit signal d'égalité 25 (PSt, = PSt2) pour bloquer les informations provenant dudit système émetteur (2) et éviter l'écrasement des groupes de données non encore extraites de la mémoire par le système récepteur.

3. Procédé suivant la revendication 2, ca- 30 ractérisé en ce que ladite opération de blocage est main- tenue jusqu'à ce que ledit système récepteur (1) ait vidé la mémoire (4) de son contenu et en ce qu'il consis- te à cet effet à supprimer ladite condition ET lorsqu'un nouveau signal d'égalité (PSt, = Pst2) entre les conte- 35 nus desdits pointeurs (5,6) est engendré.

4. Procédé suivant l'une quelconque des re- 2496314 15 vendications 1 à 3, caractérisé en ce qu'il consiste à commander la progression des adresses desdits pointeurs (5,6) par des signaux d'horloge provenant respectivement des systèmes émetteur et récepteur (1,2) associés. 5

5. Procédé suivant la revendication 4, prise en combinaison avec l'une quelconque des revendica- tions 2 et 3, caractérisé en ce que ladite opération de blocage consiste à empêcher l'application des signaux d'horloge au pointeur (6) associé audit système émetteur 10 (2).

6. Procédé suivant l'une quelconque des revendication 1 à 5, caractérisé en ce qu'il consiste à multiplexer dans le temps les adresses fournies par les- dits pointeurs à ladite mémoire vive. 15

7. Dispositif pour la mise en oeuvre du procédé suivant l'une quelconque des revendications 1 à 6 et destiné à permettre l'échange d'information entre deux systèmes de traitement d'information à vitesses de traitement différentes, l'un des systèmes étant émetteur 20 et l'autre étant récepteur, caractérisé enfce qu'il com- prend une mémoire vive (4), connectée par son entrée de données auxdits systèmes (1,2) et par son entrée d'adres- ses à deux 'pointeurs d'adresses (5,6) associés respective- ment au système récepteur (1) et au système émetteur (2), 25 et un circuit de contrôle (7) comportant un premier compa- rateur (25) relié entre les deux pointeurs (5,6) et audit système récepteur (1) pour signaler à celui-ci une égalité entre les contenus des deux pointeurs (5,6).

8. Dispositif suivant la revendication 7, 30 caractérisé en ce que les deux pointeurs (5,6) sont des compteurs (11,131 reliés respectivement à des conduc- teurs d'horloge (12,15)-des systèmes de traitement 11,2) associés pour être incrémentés au rythme de traitement de chacun d'entre eux. 35

9. Dispositif suivant la revendication 8, caractérisé en ce qu'il comprend en outre un premier re- 2496314 16 gistre (16) dans lequel est stocké l'adresse (FM4T) de la dernière position de la mémoire tampon (4), en ce que ce premier registre (16) est relié à une entrée d'un second comparateur (21) lui-même connecté par son autre entree 5 au compteur d'adresse (13) du système émetteur (2) et en ce que la sortie de ce second comparateur (21) est reliée à un premier circuit ET (19,27) dont la sortie est reliée à un second circuit ET (14) auquel est appliqué également le signal d'horloge (conducteur 15) destiné à incrémenter 10 le pointeur (6) du système émetteur (2), ledit second cir- cuit ET bloquant le passage des signaux d'horloge lorsque le premier circuit ET fournit son signal de sortie signi- fiant un risque d'écrasement de l'information stockée dans ladite mémoire tampon (4). 15

10. Dispositif suivant la revendication 9, caractérisé en ce que ledit premier circuit ET comprend une première bascule (26) dont une première entrée est re- liée audit second comparateur (21) et dont la seconde entree est connectée à la sortie d'un troisième comparateur 20 (18) dont les entrées sont reliées respectivement au poin- teur (5) du système récepteur (1) et au premier registre (16) contenant l'adresse (FMT) de la dernière position de la mémoire tampon (4), ladite bascule étant ainsi pla- cée dans son second état-lorsque le pointeur (5) du systè- 25 me récepteur (1) atteint cette dernière position, et en ce que la sortie de ladite première bascule (26) est re- liée à la première entree d'une seconde bascule (27) ayant son autre entrée reliée à la sortie du p5emier comparateur (25), sa sortie étant connectée audit second circuit ET 30 (14).

11. Dispositif suivant la revendication 10, caractérisé en ce que la sortie de la seconde bascule est reliée audit système récepteur (1) par l'intermédiaire d'un registre d'état (29) affecté à ce dernier. 35

12. Dispositif suivant l'une quelconque des 2496314 17 revendications 7 à 11, caractérisé en ce qu'il comprend un second registre (9) connecté à l'un des systèmes (1,2) pour recevoir de ce dernier une adresse (DMT) de début de mémoire tampon, ce registre étant couplé également aux- 5 dits pointeurs (5,6) pour en début de fonctionnement pla- cer ces pointeurs à la valeur de l'adresse de la première position de la mémoire tampon (4).

13. Dispositif suivant la revendication 12, 10 caractérisé en ce que lesdits premier et second registres (9,16) sont reliés au système récepteur (1) pour être char- gés de leurs adresses (DMT et FMT) respectives lors de l'i- nitialisation du dispositif.

14. Dispositif suivant l'une quelconque des. 15 revendications 7 à 13, caractérisé en ce que lesdits poin- teurs (5,6) sont reliés à la mémoire tampon (4) par un multiplexeur (30) pour permettre l'application d'adresses avec partage dans le temps à cette mémoire (4).

15. Application du dispositif suivant l'une 20 quelconque des revendications 7 à 14, dans un dispositif d'affichage de télétexte équipé d'une unité centrale de traitement <38) formant ledit système récepteur et d'un dispositif séparateur (37) pour séparer d'un signal vidéo des informations binaires relatives au télétexte à afficher, 25 ledit dispositif séparateur (37) étant ledit système émet- teur ayant une vitesse de traitement des informations net- tement supérieure à celle à laquelle ladite unité centrale traite les informations.