EP0775352A1 - Architecture a memoire unique centralisee pour le transfert d'images video - Google Patents

Architecture a memoire unique centralisee pour le transfert d'images video

Info

Publication number
EP0775352A1
EP0775352A1 EP96922076A EP96922076A EP0775352A1 EP 0775352 A1 EP0775352 A1 EP 0775352A1 EP 96922076 A EP96922076 A EP 96922076A EP 96922076 A EP96922076 A EP 96922076A EP 0775352 A1 EP0775352 A1 EP 0775352A1
Authority
EP
European Patent Office
Prior art keywords
video
circuit
architecture
memory
architecture according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP96922076A
Other languages
German (de)
English (en)
Inventor
Thierry Bourre
Patrick Labranche
Mohamed Rebiai
Patrice Bruhat
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thompson Broadcast Systems
Thomson Broadcast Systems
Original Assignee
Thompson Broadcast Systems
Thomson Broadcast Systems
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thompson Broadcast Systems, Thomson Broadcast Systems filed Critical Thompson Broadcast Systems
Publication of EP0775352A1 publication Critical patent/EP0775352A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/10—Mixing of images, i.e. displayed pixel being the result of an operation, e.g. adding, on the corresponding input pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory

Definitions

  • the present invention relates to an architecture with multiple input and output channels allowing the storage and transfer of fixed or animated video images.
  • the invention relates to a new architecture allowing the implementation in real time of the operations mentioned above (transfer, storage) while respecting the "Broadcast” quality of the digital video images.
  • “broadcast” quality is meant, for example, a representation of the data in 4: 2: 2: 4 format over 10 bits.
  • the "frame buffer” is a physically localized memory, intended for the video function and specially adapted to the video format for which it was designed. If you want to work with several video channels, the information storage system must then be equipped with several specialized memories so that each video channel has a dedicated memory. If you want to have access to a large amount of information, it is then necessary to multiply the "frame buffers". A momentarily reduced use of the number of video channels then leads to a partial exploitation of the "frame buffers". This is a drawback.
  • the present invention relates to an architecture for storing and transferring fixed or animated digital video images, said architecture comprising at least one input circuit allowing access to data intended to compose a video image, a memory area making it possible to store video images, at least one output circuit making it possible to extract at least one video channel from said architecture and a video bus intended to ensure the transfer of information between the memory area, the input circuit and the output circuit, characterized in that the memory area is an unmarked memory and in that the video bus has a width greater than or equal to the width of the memory area.
  • the input circuit allowing the access of data intended to compose a video image can be directly a video input. It can also be an entry allowing you to draw video animations, or even a file type entry "bit map".
  • the video frames constituting the different video channels are stored in a single unmarked memory.
  • standard memory is meant a memory of which no part is particularly dedicated to a channel. Depending on the desired use, this memory can contain from a few units to several million frames or images.
  • the architecture according to the invention makes it possible to use several channels simultaneously, each of which can consist of any sequence of frames available in the memory. It is then possible to modify, insert or delete frames in any sequence. The output of the system thus obtained can also be saved in the single memory and in turn become a source sequence.
  • the system is advantageously independent of the size of the images, of the scanning system and of the frequencies of the video standard used at output.
  • FIG. 1 shows the block diagram of the architecture according to the invention
  • FIG. 2 shows a first application of the architecture according to the invention
  • FIG. 3 shows a detail of the architectures of the figures - Figures 4 and 5 show 2 different embodiments of a second application of the architecture according to the invention.
  • Figure 1 shows the block diagram of the architecture according to the invention.
  • the memory M is a single generalized memory.
  • the memory M can be of the DRAM type.
  • the memory M is organized in words of width L, the size of which is adapted to the quantity of video frames which it is desired to process at a given instant.
  • the width L is chosen as a function of the memory access time and the bit rate necessary to be able to process N video channels in real time in a given video scanning system.
  • the width L can then be determined according to the following parameters:
  • the width L then has the formula:
  • the width L can be 320 bits which, for a DRAM memory working at 27 Mwords / sec and for a number b of bits per pixel equal to 32, results in a bit rate D equal to 27 x 320 / 8 MBytes / sec or 1080 Mbytes / sec. It is then possible to reach 20 simultaneous accesses at 54 MBytes / s.
  • the memory M is controlled centrally by a control circuit CTRL.
  • This control circuit allows memory management in real time.
  • the principle of temporal memory management consists in that the data of each video channel is written or read in successive packets, each packet being the content of a block of memory, each channel being read in turn.
  • This rotating access mechanism to each channel can, for example, work at the line frequency because whatever the cycle frequency, preferentially, each channel is allocated the same percentage of time, therefore the same flow.
  • the physical space of each block is not defined in advance but is defined by a dynamic allocation of free memory at the time of recording. Access by blocks of consecutive words as described above advantageously allows sufficient time to be left between each block to allow the control circuit CTRL to find the next block of each of the channels and to initiate the physical transfer of the block.
  • the dynamic management of the memory makes it possible to allocate only the memory necessary for each channel according to the needs. In particular, if a video channel is only partially active, the bit rate is reduced and only the necessary memory is consumed. It follows that the architecture according to the invention is particularly well suited to the management of images of variable sizes.
  • the memory M is connected to a video bus B designed to provide the required video broadband.
  • the video data exchange cycles are controlled by the memory M.
  • the width of the video bus is equal to the width L of the memory M.
  • FIG. 1 are represented not only input circuits (E1, E2,, En) and output circuits (S1, S2,, Sj), but also processing circuits (T1, T2,, Tm) of the video information.
  • the video information processing circuits can be, for example, mixing circuits or else compression circuits.
  • the invention relates both to architectures comprising processing circuits and to architectures not comprising processing circuits.
  • T2,, Tm) and of output (S1, S2,, Sj) is connected to the video bus B by an interface circuit I having the function of transforming a port of great width located on the side of the video bus B into a port of video width located on the circuit side and operating continuously at normal video frequency.
  • Such an interface circuit I comprises circuits commonly called FIFOs and has characteristics specific to the problem posed by the nature of the video signals to be processed and which will be specified later (cf. FIG. 3).
  • a control bus BC makes it possible to control and command the various interface circuits I.
  • FIG. 2 represents a first application of the architecture according to the invention.
  • This application concerns a computer platform dedicated to image management in the Broadcast field.
  • the devices concerned are then, for example, photo libraries, graphic palettes or even library libraries.
  • An advantage of this first mode of application of the invention is to allow the simultaneous transfer of several video images between the different electronic cards of a broadcast video equipment using a standard computer platform, such as, for example, a standard PC platform.
  • a standard computer platform such as, for example, a standard PC platform.
  • PC Personal Computer
  • the card K1 is an input card allowing access to a video signal on the input V and the card Kq is a card making it possible to output a video signal on two different outputs W1 and W2.
  • the KM card and Ki cards can be, for example, electronic cards that each user can integrate into the PC for personal purposes. According to the preferred embodiment of the architecture shown in Figure 2, each PC user can process up to 8 videos in 4: 4: 4: 4 format simultaneously.
  • the capacity of the KM memory card can be extended from 40 to 320 Mbytes. According to the preferred embodiment, the organization of the KM card allows it, in each cycle, access in read or write to a block of 4 pixels.
  • the video bus of width L for example equal to 160 bits, makes it possible to transfer the blocks of 4 pixels at each cycle.
  • the KM memory card and Ki cards are also connected to the standard BS bus of the PC.
  • the video bus is independent of the bus BS of the host computer that constitutes the PC.
  • bit rate is obtained, as mentioned previously, by spatial and temporal multiplexing of the data: a compromise between the size of the bus and its operating frequency makes it possible to size the characteristics of the multiplexing.
  • the transfer of blocks of 4 pixels at a frequency of 25 MHz makes it possible to ensure an average bit rate greater than 8 videos in 4: 4: 4: 4, 10 bit format, in real time.
  • the input card K1 can adapt to any type of format of the input signal.
  • the same is true for the Kq output card.
  • the control circuit CTRL is composed on the one hand of a specific electronic circuit located on the memory card KM and on the other hand of software executed by the central unit of the host PC.
  • the specific electronic circuit located on the memory card KM generates all the control signals of the memory card KM, controls the interface circuits I of the cards Ki and operates at high frequencies compatible with the transfer rates of the data bus.
  • the software executed by the central processing unit of the host PC sends to the specific electronic circuit mentioned above the parameters which represent the commands required by the operator operating the system.
  • a computer platform such as that described above makes it possible to offer a user interface under DOS / Windows with the standard software utilities and tools as well as the communication tools, and in particular the Ethernet or FDDI network, capable of proposing an IT / client solution particularly suited to the need for managing still or moving images in a television studio.
  • the Ki cards reserved for processing video information can be, for example, compression cards of the MJPEG, MPEG1 or MPEG2 type, making it possible to optimize the storage and the speed of transmission of the images via the network. For example, for a memory of 320 MBytes, the use of an MJPEG compression card makes it possible to achieve a recording time of 2 minutes of video.
  • Ki cards can also be cards allowing to mix several video signals if the mixing function is desired.
  • the architecture according to the invention can also be devoid of processing cards and include only input cards and output cards.
  • FIG. 3 represents a detail of the architectures of FIGS. 1 and 2.
  • FIG. 3 represents an example of an interface circuit I such as those mentioned in FIGS. 1 and 2.
  • the video bus has a width of 160 bits .
  • the interface circuit I makes it possible to process packets of 4 pixels, P1, P2, P3, P4.
  • each pixel has four components C1 to C4 each of which is coded on 10 bits.
  • Each interface circuit I comprises 4 circuits 11, 12, 13, 14 each collecting 40 bits on the bus side to restore 10 on the card side.
  • the 40 bits collected by circuits 11, 12, 13 and 14 are respectively the 4 components C1, the 4 components C2, the 4 components C3 and the 4 components C4 of each of the 4 pixels P1, P2, P3, P4.
  • circuit 1 1, 12, 13, 14 comprises a circuit 1 of the FIFO type and a rotary selector SR.
  • circuit I also includes auxiliary circuits, such as bus drivers or FIFO control circuits, and which have not been shown in FIG. 3 so as not to unnecessarily burden the drawing.
  • Clocks HB and HS respectively control the filling and removal of the bits contained in each FIFO type circuit 1.
  • the interface circuit I comprises P circuits 1 of FIFO type and P rotary selectors SR so as to process packets of P pixels.
  • each circuit 1 makes it possible to transform a port of large width located on the bus side into a port of conventional video width and operating continuously at regular frequency.
  • the value of the video clock signal HC is then equal to P times that of the clock signal HS.
  • the circuits 11, 12, 13, 14 according to the invention can be produced by discrete components or by ASICs while optimally ensuring their function .
  • FIG. 4 represents a second application of the architecture according to the invention.
  • the architecture according to the invention makes it possible to draw video animations directly on several independent levels and to develop the animated sequences in real time.
  • all of the video frames constituting the different channels are stored one by one in the single memory M, which can contain from a few units to several million frames or images.
  • Each of the video frames can be drawn or retouched, with simultaneous visual control, in the global memory without the use of a frame memory. It is possible to modify, insert or delete frames in any sequence.
  • each image or video frame is stored in a well-defined local memory commonly known as a "frame buffer”.
  • any graphics system uses the specific concept of image memory commonly called "bit map".
  • the control circuit CTRL of the memory M consists of a specific processor 2 dedicated to the management of the memory in real time, which controls an access automaton 3.
  • the processor 2 receives and executes video scrolling commands CV for each of the channels and manages the allocation and chaining of the blocks for each channel.
  • the processor keeps the list of blocks with their address for each channel up to date and can thus initiate read or write transfers depending on the direction of the channel.
  • the access controller 3 is a block transfer generator to the memory. It works entirely under the control of the memory management processor which provides it, for each block, with all the parameters of the transfer, namely: - start address;
  • the controller 3 behaves as a consecutive memory access generator and, moreover, provides, via a control bus BC, the control signals making it possible to synchronize the FIFO type circuits contained in the interfaces I .
  • one of the input circuits consists of an electronic drawing circuit 5 allowing, under the effect of the CD command and with visual control, the drawing or retouching of frames video stored in memory M.
  • the architecture of the system which is the subject of the present application makes it possible to play simultaneously on several channels, each of which can consist of any sequence of frames available in the memory M.
  • the mixing of the video sequences and the drawings is carried out in a multi-channel digital mixer 4.
  • An interface circuit I such as that described above, is placed between each video channel coming from the high speed bus B and each input channel of the digital mixer 4.
  • the desired video signal SV comes from of the mixer 4.
  • the signal SV can be reintroduced into the bus B and in turn become a source sequence.
  • the signal SV is not reintroduced into the bus B.
  • FIG. 5 represents a second embodiment of the second application of the architecture according to the invention.
  • This embodiment relates exclusively to a video system for animation of synthetic images. Write access in the memory M is then exclusively made with electronic drawing devices 5.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Studio Circuits (AREA)
  • Processing Or Creating Images (AREA)

Abstract

L'invention concerne une architecture permettant de stocker et de transférer des images vidéo fixes ou animées, ladite architecture comprenant au moins un circuit d'entrée (E1, E2, ..., En) permettant l'accès de données destinées à composer des images vidéo, une zone mémoire (M) permettant de stocker des images vidéo, au moins un circuit de sortie (S1, S2, ...., Sj) d'images vidéo et un bus vidéo (B) destiné à assurer le transfert d'informations entre la zone mémoire (M), le circuit d'entrée et le circuit de sortie, caractérisé en ce que la zone mémoire (M) est une mémoire banalisée et en ce que le bus vidéo (B) a une largeur L supérieure ou égale à la largeur de la zone mémoire (M). La mémoire banalisée est commandée de façon centralisée par un circuit de contrôle (CTRL). L'invention s'applique aux plates-formes informatiques dédiées au transfert d'images de qualité Broadcast ou encore aux dispositifs vidéo pour animation d'images de synthèse. L'architecture selon l'invention peut aussi comprendre des circuits de traitement (T1, T2, ..., Tn) des images vidéo.

Description

ARCHITECTURE A MEMOIRE UNIQUE CENTRALISEE POUR LE TRANSFERT D'IMAGES VIDEO
La présente invention concerne une architecture à multi-voies d'entrée et de sortie permettant le stockage et le transfert d'images vidéo fixes ou animées.
Plus particulièrement, l'invention concerne une nouvelle architecture permettant la mise en oeuvre en temps réel des opérations mentionnées ci-dessus (transfert, stockage) tout en respectant la qualité "Broadcast" des images vidéo numériques. Par qualité "Broadcast" il faut entendre, par exemple, une représentation des données en format 4 : 2 : 2 : 4 sur 10 bits.
Selon l'art connu, le stockage des images vidéo est effectué à l'aide de mémoires spécifiques, dites "mémoires de trame", plus connues de l'homme de l'art sous la dénomination de "frame buffers".
Le "frame buffer" est une mémoire physiquement localisée, destinée à la fonction vidéo et spécialement adaptée au format vidéo pour lequel elle a été conçue. Si l'on veut travailler avec plusieurs voies vidéo , le système de stockage de l'information doit alors être équipé de plusieurs mémoires spécialisées de façon qu'à chaque voie vidéo corresponde une mémoire spécialisée. Si on veut avoir accès à une grande quantité d'informations, il est alors nécessaire de multiplier les "frame buffers". Une utilisation momentanément réduite du nombre de voies vidéo conduit alors à une exploitation partielle des "frame buffers". Ceci représente un inconvénient.
A l'inverse, il est impossible de travailler en temps réel sur un grand nombre de voies tel que, par exemple, un nombre de voies égal à 8.
L'invention ne présente pas ces inconvénients. La présente invention concerne une architecture permettant de stocker, et de transférer des images vidéo numériques fixes ou animées, ladite architecture comprenant au moins un circuit d'entrée permettant l'accès de données destinées à composer une image vidéo, une zone mémoire permettant de stocker des images vidéo, au moins un circuit de sortie permettant d'extraire au moins une voie vidéo de ladite architecture et un bus vidéo destiné à assurer le transfert d'informations entre la zone mémoire, le circuit d'entrée et le circuit de sortie, caractérisée en ce que la zone mémoire est une mémoire banalisée et en ce que le bus vidéo a une largeur supérieure ou égale à la largeur de la zone mémoire. Le circuit d'entrée permettant l'accès de données destinées à composer une image vidéo peut être directement une entrée vidéo. Ce peut aussi être une entrée permettant de dessiner des animations vidéo, ou encore une entrée de type fichier "bit map".
Selon l'invention les trames vidéo constituant les différentes voies vidéo sont stockées dans une mémoire banalisée unique. Par mémoire "banalisée" il faut entendre une mémoire dont aucune partie n'est particulièrement dédiée à une voie. Selon l'utilisation désirée, cette mémoire peut contenir de quelques unités à plusieurs millions de trames ou d'images. Avantageusement l'architecture selon l'invention permet d'utiliser simultanément plusieurs voies, chacune d'elles pouvant être constituée d'une séquence quelconque de trames disponibles dans la mémoire. Il est alors possible de modifier, d'insérer ou de supprimer des trames dans n'importe quelle séquence. La sortie du système ainsi obtenu peut également être enregistrée dans la mémoire unique et devenir à son tour une séquence source.
A l'exception des sous-ensembles de formatage/déformatage vidéo, le système est avantageusement indépendant de la dimension des images, du système de balayage et des fréquences du standard vidéo utilisé en sortie.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel fait avec référence aux figures ci-annexées parmi lesquelles :
- la figure 1 représente le schéma de principe de l'architecture selon l'invention ;
- la figure 2 représente une première application de l'architecture selon l'invention ;
- la figure 3 représente un détail des architectures des figures - les figures 4 et 5 représentent 2 modes de réalisation différents d'une deuxième application de l'architecture selon l'invention.
Sur toutes les figures, les mêmes repères désignent les mêmes éléments.
La figure 1 représente le schéma de principe de l'architecture selon l'invention.
Comme cela a été mentionné précédemment, la mémoire M est une mémoire banalisée unique. A titre d'exemple, la mémoire M peut être de type DRAM. La mémoire M est organisée en mots de largeur L dont la taille est adaptée à la quantité de trames vidéo que l'on souhaite traiter à un instant donné. Ainsi la largeur L est-elle choisie en fonction du temps d'accès de la mémoire et du débit nécessaire pour pouvoir traiter N canaux vidéo en temps réel dans un système de balayage vidéo donné. De façon préférentielle, la largeur L peut alors être déterminée en fonction des paramètres suivants :
- la fréquence pixel du standard vidéo choisi : F
- le nombre de bits par pixel de la vidéo : b - le nombre de canaux vidéo traités simultanément : N
- le temps de cycle de la technologie mémoire choisie : Tcy
La largeur L a alors pour formule :
L ≈ F x b x N x Tcy
A titre d'exemple, la largeur L peut être de 320 bits ce qui, pour une mémoire DRAM travaillant à 27 Mmots/sec et pour un nombre b de bits par pixel égal à 32, conduit à un débit D égal à 27 x 320/8 MBytes/sec soit 1080 Mbytes/sec. Il est alors possible d'atteindre 20 accès simultanés à 54 MBytes/s.
La mémoire M est commandée de façon centralisée par un circuit CTRL de contrôle.
Ce circuit de contrôle permet une gestion de la mémoire en temps réel.
Le principe de gestion temporel de la mémoire consiste en ce que les données de chaque voie vidéo sont écrites ou bien lues par paquets successifs, chaque paquet étant le contenu d'un bloc de mémoire, chacune des voies étant lue tour à tour. Ce mécanisme tournant d'accès à chaque voie peut, par exemple, travailler à la fréquence ligne car quelque soit la fréquence du cycle, de façon préférentielle, chaque voie se voit attribuer le même pourcentage de temps, donc le même débit.
Selon le mode de réalisation préférentiel de l'invention, l'espace physique de chaque bloc n'est pas défini à l'avance mais est défini par une allocation dynamique de mémoire libre au moment de l'enregistrement. Un accès par blocs de mots consécutifs tel que décrit ci-dessus permet avantageusement de laisser suffisamment de temps entre chaque bloc pour permettre au circuit de contrôle CTRL de trouver le bloc suivant de chacune des voies et de déclencher le transfert physique du bloc.
Avantageusement, la gestion dynamique de la mémoire permet de n'allouer que la mémoire nécessaire à chaque voie en fonction des besoins. En particulier, si une voie vidéo n'est que partiellement active, le débit est réduit et seule la mémoire nécessaire est consommée. Il s'en suit que l'architecture selon l'invention se trouve particulièrement bien adaptée à la gestion d'images de tailles variables. La mémoire M est reliée à un bus vidéo B conçu de façon à assurer le haut débit vidéo requis.
Les cycles d'échange de données vidéo sont pilotés par la mémoire M. Préférentiellement, la largeur du bus vidéo est égale à la largeur L de la mémoire M. Sur la figure 1 ont été représentés non seulement des circuits d'entrée (E1 , E2, , En) et des circuits de sortie (S1 , S2, , Sj), mais aussi des circuits de traitement (T1 , T2, , Tm) de l'information vidéo. Les circuits de traitement de l'information vidéo peuvent être, par exemple, des circuits de mélange ou encore des circuits de compression. De façon générale, l'invention concerne aussi bien des architectures comprenant des circuits de traitement que des architectures ne comprenant pas de circuits de traitement.
Chaque circuit d'entrée (El , E2, , En), de traitement (T1 ,
T2, , Tm) et de sortie (S1 , S2, , Sj) est relié au bus vidéo B par un circuit d'interface I ayant pour fonction de transformer un port de grande largeur situé du côté du bus vidéo B en un port de largeur vidéo situé du côté du circuit et fonctionnant de façon continue à fréquence vidéo normale. Un tel circuit d'interface I comprend des circuits communément appelé FIFOs et possède des caractéristiques spécifiques au problème posé par la nature des signaux vidéo à traiter et qui seront précisées ultérieurement (cf. figure 3). Un bus de contrôle BC permet de contrôler et de commander les différents circuits d'interface I.
Un bus de synchronisation (non représenté sur la figure 1 ) distribue à tous les circuits (E1 , , En, T1 , , Tm, S1 , ,Sj) les références temporelles nécessaires. La figure 2 représente une première application de l'architecture selon l'invention.
Cette application concerne une plate-forme informatique dédiée à la gestion d'images dans le domaine du Broadcast. Les dispositifs concernés sont alors, par exemple, des photothèques, des palettes graphiques ou encore des animathèques. Un avantage de ce premier mode d'application de l'invention est de permettre le transfert simultané de plusieurs images vidéo entre les différentes cartes électroniques d'un équipement vidéo broadcast en utilisant une plate¬ forme informatique standard, telle que, par exemple, une plate-forme PC standard. Comme cela est connu de l'homme de l'art le sigle PC signifie "Personnal Computer".
Avantageusement une telle architecture est de faible coût grâce à l'utilisation de matériels et logiciels standard.
La mémoire M est ici une carte mémoire KM et les différents circuits d'entrée (El , E2, ,En), de traitement (T1 , T2, ,Tm) et de sortie (SI , S2, Sj) mentionnés précédemment sont des cartes électroniques ici représentées de façon générique par le symbole Ki (i =
1 , , q). A titre d'exemple la carte K1 est une carte d'entrée permettant l'accès d'un signal vidéo sur l'entrée V et la carte Kq est une carte permettant de sortir un signal vidéo sur deux sorties différentes W1 et W2.
La carte KM et les cartes Ki peuvent être, par exemple, les cartes électroniques que chaque utilisateur peut intégrer au PC à des fins personnelles. Selon le mode de réalisation préférentiel de l'architecture représentée en figure 2, chaque utilisateur de PC peut traiter jusqu'à 8 vidéos de format 4 : 4 : 4 : 4 simultanément. La capacité de la carte mémoire KM est extensible de 40 à 320 Moctets. Selon le mode de réalisation préférentiel, l'organisation de la carte KM lui permet, à chaque cycle, l'accès en lecture ou en écriture à un bloc de 4 pixels. Le bus vidéo de largeur L, par exemple égale à 160 bits, permet de transférer les blocs de 4 pixels à chaque cycle. La carte mémoire KM et les cartes Ki sont reliées par ailleurs au bus standard BS du PC.
Avantageusement, le bus vidéo est indépendant du bus BS de l'ordinateur hôte que constitue le PC.
La performance au niveau du débit est obtenue, comme cela a été mentionné précédemment, par un multiplexage spatial et temporel des données : un compromis entre la taille du bus et sa fréquence de fonctionnement permet de dimensionner les caractéristiques du multiplexage. Selon le mode de réalisation préférentiel choisi, le transfert de blocs de 4 pixels à une fréquence de 25 MHz permet d'assurer un débit moyen supérieur à 8 vidéos de format 4 : 4 : 4 : 4, 10 bits, en temps réel.
De façon connue en soi, la carte d'entrée K1 peut s'adapter à tout type de format du signal d'entrée. Il en est de même de la carte de sortie Kq. Le circuit de contrôle CTRL est composé d'une part d'un circuit électronique spécifique localisé sur la carte mémoire KM et d'autre part d'un logiciel exécuté par l'unité centrale du PC hôte. Le circuit électronique spécifique localisé sur la carte mémoire KM génère tous les signaux de contrôle de la carte mémoire KM, pilote les circuits d'interface I des cartes Ki et fonctionne à des fréquences élevées compatibles des taux de transfert du bus de données. Le logiciel exécuté par l'unité centrale du PC hôte envoie au circuit électronique spécifique mentionné ci-dessus les paramètres qui représentent les commandes requises par l'opérateur exploitant le système. Avantageusement, une plate-forme informatique telle que celle décrite ci-dessus permet d'offrir une interface utilisateur sous DOS/Windows avec les utilitaires et outils logiciels standard ainsi que les outils de communication, et notamment le réseau Ethernet ou FDDI, susceptible de proposer une solution client/serveur de type informatique particulièrement adaptée au besoin de gestion d'images fixes ou animées dans un studio de télévision. Les cartes Ki réservées au traitement de l'information vidéo peuvent être, par exemple, des cartes de compression du type MJPEG, MPEG1 ou encore MPEG2 permettant d'optimiser le stockage et la rapidité de transmission des images via le réseau. A titre d'exemple, pour une mémoire de 320 MBytes, l'utilisation d'une carte de compression MJPEG permet d'atteindre une durée d'enregistrement de 2 minutes de vidéo.
Les cartes Ki peuvent aussi être des cartes permettant de mélanger plusieurs signaux vidéo si la fonction mélange est désirée. Comme cela a été mentionné précédemment, l'architecture selon l'invention peut aussi être dépourvue de cartes de traitement et ne comporter que des cartes d'entrée et des cartes de sortie.
La figure 3 représente un détail des architectures des figures 1 et 2. La figure 3 représente un exemple de circuit I d'interface tel que ceux mentionnés sur les figures 1 et 2. Selon cet exemple, le bus vidéo a une largeur de 160 bits. Le circuit d'interface I permet de traiter des paquets de 4 pixels, P1 , P2, P3, P4. Selon le mode de réalisation préférentiel, chaque pixel a quatre composantes C1 à C4 dont chacune est codée sur 10 bits. Chaque circuit d'interface I comprend 4 circuits 11 , 12, 13, 14 recueillant chacun 40 bits du côté bus pour en restituer 10 du côté carte. Les 40 bits recueillis par les circuits 11 , 12, 13 et 14 sont respectivement les 4 composantes C1 , les 4 composantes C2, les 4 composantes C3 et les 4 composantes C4 de chacun des 4 pixels P1 , P2, P3, P4.
Chaque circuit 1 1 , 12, 13, 14 comprend un circuit 1 de type FIFO et un sélecteur rotatif SR. De façon connue en soi, le circuit I comprend aussi des circuits annexes, tels que des drivers de bus ou des circuits de contrôle des FIFOs, et qui n'ont pas été représentés sur la figure 3 afin de ne pas alourdir inutilement le dessin.
Des horloges HB et HS commandent respectivement le remplissage et l'évacuation des bits contenus dans chaque circuit 1 de type FIFO.
Un signal d'horloge vidéo HC, dont la valeur est égale à 4 fois la valeur du signal d'horloge HS dans l'exemple choisi, commande le sélecteur rotatif des circuits respectifs 1 1 , 12, 13, 14 de façon à restituer par paquets successifs les composantes C1 , C2, C3, C4 des pixels respectifs Pi (i = 1 , 2, 3,4). De façon plus générale, le circuit I d'interface comprend P circuits 1 de type FIFO et P sélecteurs rotatifs SR de façon à traiter des paquets de P pixels. De même que dans l'exemple mentionné ci-dessus, chaque circuit 1 permet de transformer un port de grande largeur situé du côté bus en un port de largeur vidéo classique et fonctionnant de façon continue à fréquence régulière. La valeur du signal d'horloge vidéo HC est alors égale à P fois celle du signal d'horloge HS.
Avantageusement, du fait de la taille des paquets de données issus de la carte mémoire KM, les circuits 11 , 12, 13, 14 selon l'invention peuvent être réalisés par des composants discrets ou par des ASICs tout en assurant de façon optimale leur fonction.
La figure 4 représente une deuxième application de l'architecture selon l'invention.
Selon cette deuxième application, l'architecture selon l'invention permet de dessiner directement des animations vidéo sur plusieurs niveaux indépendants et de faire la mise au point des séquences animées en temps réel. Comme cela a été mentionné précédemment, l'ensemble des trames vidéo constituant les différentes voies sont stockées une par une dans la mémoire unique M, laquelle peut contenir de quelques unités à plusieurs millions de trames ou d'images. Chacune des trames vidéo peut être dessinée ou retouchée, avec contrôle visuel simultané, dans la mémoire globale sans utilisation d'une mémoire de trame. Il est possible de modifier, d'insérer ou de supprimer des trames dans n'importe quelle séquence. Comme cela a été mentionné précédemment, selon l'art connu, chaque image ou trame vidéo est stockée dans une mémoire locale bien définie communément appelée "frame buffer". De même, dans le domaine graphique, tout système graphique utilise la notion spécifique de mémoire d'image communément appelée "bit map". Un avantage de l'invention est non seulement d'associer les deux domaines différents que représentent, d'une part, le domaine de la vidéo numérique et, d'autre part, le domaine graphique des systèmes informatiques, mais encore de n'utiliser qu'une seule et même mémoire pour travailler en temps réel dans ces deux domaines. Selon le mode de réalisation préférentiel de cette deuxième application, le circuit de contrôle CTRL de la mémoire M est constitué d'un processeur spécifique 2 dédié à la gestion de la mémoire en temps réel, lequel contrôle un automate d'accès 3. Le processeur 2 reçoit et exécute des commandes de défilement vidéo CV pour chacune des voies et gère l'allocation et le chaînage des blocs pour chaque voie. Le processeur tient à jour la liste des blocs avec leur adresse pour chacune des voies et peut ainsi déclencher les transferts en lecture ou en écriture selon le sens de la voie. L'automate d'accès 3 est un générateur de transfert par blocs à la mémoire. Il travaille entièrement sous contrôle du processeur de gestion de la mémoire qui lui fournit, pour chaque bloc, tous les paramètres du transfert, à savoir : - adresse de départ ;
- taille du bloc ;
- type de transfert (lecture ou écriture).
L'automate 3 se comporte comme un générateur d'accès mémoire consécutifs et, de plus, fournit, par l'intermédiaire d'un bus de contrôle BC, les signaux de contrôle permettant de synchroniser les circuits de type FIFO contenus dans les interfaces I.
Avantageusement, un tel circuit de contrôle permet de gérer les blocs à des fréquences élevées (de l'ordre de 150 à 300 kblocs/sec). Selon le mode de réalisation représenté en figure 4, l'un des circuits d'entrée est constitué d'un circuit de dessin électronique 5 permettant, sous l'effet de la commande CD et avec contrôle visuel, le dessin ou la retouche de trames vidéo stockées dans la mémoire M.
L'architecture du système objet de la présente application permet de jouer simultanément sur plusieurs voies, chacune d'elles pouvant être constituée d'une séquence quelconque de trames disponibles dans la mémoire M. Le mélange des séquences vidéos et des dessins est effectué dans un mélangeur numérique multi-voies 4. Un circuit d'interface I, tel que celui décrit précédemment, est placé entre chaque voie vidéo issue du bus B haut débit et chaque voie d'entrée du mélangeur numérique 4. Le signal vidéo désiré SV est issu du mélangeur 4. Comme représenté en figure 4, selon le mode de réalisation préférentiel, le signal SV peut être réintroduit dans le bus B et devenir à son tour une séquence source. Selon d'autres modes de réalisation, le signal SV n'est pas réintroduit dans le bus B. La figure 5 représente un deuxième mode de réalisation de la deuxième application de l'architecture selon l'invention.
Ce mode de réalisation concerne exclusivement un système vidéo pour animation d'images de synthèse. L'accès en écriture dans la mémoire M est alors exclusivement fait avec des dispositifs de dessin électronique 5.
Tous les autres éléments constitutifs de cette architecture sont identiques à ceux décrits pour la figure 4.

Claims

REVENDICATIONS
1 ) Architecture permettant de stocker et de transférer des images vidéo fixes ou animées, ladite architecture comprenant au moins un circuit d'entrée (El , E2, , En) permettant l'accès de données destinées à composer des images vidéo, une zone mémoire (M) permettant de stocker des images vidéo, au moins un circuit de sortie (S1 , S2, ..., Si) d'image vidéo et un bus vidéo (B) destiné à assurer le transfert d'informations entre la zone mémoire
(M), le circuit d'entrée (E1 , E2, ..., En), et le circuit de sortie (S1 , S2, , Sj), caractérisée en ce que la zone mémoire (M) est une mémoire banalisée et en ce que le bus vidéo (B) a une largeur L supérieure ou égale à la largeur de la zone mémoire (M).
2) Architecture selon la revendication 1 , caractérisée en ce qu'elle comprend un circuit de contrôle centralisé (CTRL) de la zone mémoire (M) de façon que les données à écrire ou à lire dans la zone mémoire (M) soient écrites ou lues par paquets successifs.
3) Architecture selon la revendication 1 ou 2, caractérisée en ce que chaque circuit d'entrée (E1 , E2, , En) et chaque circuit de sortie (S1 ,
S2, , Sj) est relié au bus vidéo (B) par au moins un circuit d'interface (I) permettant de transformer un port de largeur L, situé du côté du bus vidéo (B) et correspondant à un paquet de P pixels, en un port de largeur vidéo relatif audit paquet.
4) Architecture selon la revendication 3 caractérisé en ce que chaque circuit d'interface (I) comprend P circuits (1 ) de type FIFO et P circuits de type sélecteur rotatif (SR).
5) Architecture selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'elle comprend au moins un circuit de traitement (T1 ,
T2, , Tm) d'images vidéo relié au bus vidéo (B) par au moins un circuit d'interface (I).
6) Architecture selon l'une quelconque des revendications 1 à 5, caractérisée en ce que le circuit d'entrée (E1 , E2, , En), la zone mémoire
(M), le circuit de traitement (T1 , T2, , Tm), et le circuit de sortie (S1 ,
S2, , Sj) sont des cartes électroniques intégrables à une plate-forme informatique standard et en ce que le bus vidéo (B) relie ces différentes cartes à l'intérieur de ladite plate-forme.
7) Architecture selon la revendication 6, caractérisée en ce que au moins une carte de traitement est une carte de compression.
8) Architecture selon la revendication 7, caractérisée en ce que la carte de compression est une carte de compression MJPEG.
9) Architecture selon l'une quelconque des revendications 6 à 8 caractérisée en ce que au moins une carte de traitement est une carte de mélange.
10) Architecture selon l'une quelconque des revendications 3 à 9, caractérisée en ce que L = 160 bits et P = 4.
11 ) Architecture selon l'une quelconque des revendications 1 à 10, caractérisé en ce qu'au moins un circuit d'entrée (E1 , E2, , En) est un circuit d'entrée d'une voie vidéo.
12) Architecture selon l'une quelconque des revendications 1 à 11 , caractérisée en ce qu'au moins un circuit d'entrée (E1 , E2, , En) est un circuit de dessin électronique (5).
13) Architecture selon l'une quelconque des revendications 1 à 12, caractérisée en ce qu'au moins un circuit d'entrée (E1 , E2, , En) est un circuit d'entrée de type fichier "bit map".
14) Architecture selon la revendication 5, caractérisée en ce que le circuit de traitement est un mélangeur numérique (4) multi-voies vidéo, en ce qu'elle comprend un circuit d'interface (I) par voie vidéo, en ce que le circuit de sortie est constitué par la sortie du mélangeur numérique (4) et en ce qu'au moins un circuit d'entrée (E1 , E2, , En) est un circuit de dessin électronique
(5).
15) Architecture selon la revendication 14, caractérisée en ce que la sortie du mélangeur numérique (4) multi-voies est reliée au bus vidéo par l'intermédiaire d'un circuit d'interface (I) de façon que le signal (SV) issu du mélangeur numérique soit une séquence source.
16) Architecture selon la revendication 14 ou 15, caractérisée en ce que le circuit de contrôle centralisé (CTRL) est constitué d'un processeur spécifique (2) dédié à la gestion de la mémoire (M) en temps réel et d'un automate d'accès (3) à la mémoire travaillant sous contrôle du processeur spécifique (2) et fournissant à la mémoire, pour chaque bloc, les paramètres de transfert du bloc, à savoir : l'adresse de départ, la taille du bloc et le type de transfert (lecture/écriture).
17) Appareil de type photothèque de qualité Broadcast utilisant une architecture telle que celle mentionnée aux revendications 1 à 13.
18) Appareil de type animathèque de qualité Broadcast utilisant une architecture telle que celle mentionnée aux revendications 1 à 13.
19) Appareil de type palette graphique de qualité Broadcast utilisant une architecture telle que celle mentionnée aux revendications 1 à 13.
20) Appareil de dessin en temps réel d'animations vidéo de qualité Broadcast utilisant une architecture telle que celle mentionnée aux revendications 14 à 16.
EP96922076A 1995-06-08 1996-06-07 Architecture a memoire unique centralisee pour le transfert d'images video Withdrawn EP0775352A1 (fr)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR9506752A FR2735318B1 (fr) 1995-06-08 1995-06-08 Architecture a memoire unique centralisee pour le transfert d'images video
FR9506752 1995-06-08
PCT/FR1996/000863 WO1996042077A1 (fr) 1995-06-08 1996-06-07 Architecture a memoire unique centralisee pour le transfert d'images video

Publications (1)

Publication Number Publication Date
EP0775352A1 true EP0775352A1 (fr) 1997-05-28

Family

ID=9479734

Family Applications (1)

Application Number Title Priority Date Filing Date
EP96922076A Withdrawn EP0775352A1 (fr) 1995-06-08 1996-06-07 Architecture a memoire unique centralisee pour le transfert d'images video

Country Status (5)

Country Link
US (1) US6133961A (fr)
EP (1) EP0775352A1 (fr)
JP (1) JPH10507294A (fr)
FR (1) FR2735318B1 (fr)
WO (1) WO1996042077A1 (fr)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6694379B1 (en) * 1999-04-09 2004-02-17 Sun Microsystems, Inc. Method and apparatus for providing distributed clip-list management
US20030054076A1 (en) * 2001-09-20 2003-03-20 Dibbs Richard J. Egg handling pasteurization apparatus and method
CN100550817C (zh) * 2004-02-15 2009-10-14 华为技术有限公司 实现组播带宽扩展的数字用户线接入复用器及其数据传输方法
US7134168B1 (en) * 2004-08-18 2006-11-14 Betteli, Inc. Hong Kong Door closer with pre-set stops

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4724495A (en) * 1982-11-15 1988-02-09 Hedberg David J Digital formatter, controller, and head assembly for video disk recording system, and method
EP0290172A3 (fr) * 1987-04-30 1991-01-16 Advanced Micro Devices, Inc. Fifo bidirectionnel à bornes de byte variable et changement de largeur de la voie de données
US5282268A (en) * 1988-09-27 1994-01-25 Allen-Bradley Company, Inc. Video image storage system
DE3907722A1 (de) * 1989-03-10 1990-09-13 Philips Patentverwaltung Speicheranordnung
DE4038118A1 (de) * 1990-11-29 1992-06-04 Esg Elektronik System Gmbh Multifunktionales sichtanzeigegeraet
US5369443A (en) * 1991-04-12 1994-11-29 Abekas Video Systems, Inc. Digital video effects generator
WO1994009595A1 (fr) * 1991-09-20 1994-04-28 Shaw Venson M Procede et appareil comportant une architecture de systeme destinee a des communications multimedia
US5706290A (en) * 1994-12-15 1998-01-06 Shaw; Venson Method and apparatus including system architecture for multimedia communication
JPH06309273A (ja) * 1992-10-06 1994-11-04 Seiko Epson Corp 画像データ転送方式及びデータ転送装置
EP0601647B1 (fr) * 1992-12-11 1997-04-09 Koninklijke Philips Electronics N.V. Système pour la combinaison de signaux vidéo de formats multiples et de sources multiples
CN1125491A (zh) * 1993-04-16 1996-06-26 数据翻译公司 计算机的视频外围设备
US5450140A (en) * 1993-04-21 1995-09-12 Washino; Kinya Personal-computer-based video production system
US5406311A (en) * 1993-08-25 1995-04-11 Data Translation, Inc. Storing a digitized stream of interlaced video image data in a memory in noninterlaced form
US5680156A (en) * 1994-11-02 1997-10-21 Texas Instruments Incorporated Memory architecture for reformatting and storing display data in standard TV and HDTV systems
US5596376A (en) * 1995-02-16 1997-01-21 C-Cube Microsystems, Inc. Structure and method for a multistandard video encoder including an addressing scheme supporting two banks of memory
US5784047A (en) * 1995-04-28 1998-07-21 Intel Corporation Method and apparatus for a display scaler
US5673204A (en) * 1995-07-06 1997-09-30 Sun Microsystems, Inc. Loopback video preview for a computer display

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9642077A1 *

Also Published As

Publication number Publication date
FR2735318A1 (fr) 1996-12-13
FR2735318B1 (fr) 1997-07-18
US6133961A (en) 2000-10-17
JPH10507294A (ja) 1998-07-14
WO1996042077A1 (fr) 1996-12-27

Similar Documents

Publication Publication Date Title
EP0618722B1 (fr) Procédé et dispositif pour décoder des images comprimées
FR2599873A1 (fr) Systeme d'affichage video
EP0626642B1 (fr) Architecture de processeur multi-tâches
FR2566951A1 (fr) Procede et systeme pour l'affichage d'informations visuelles sur un ecran par balayage ligne par ligne et point par point de trames video
FR2492617A1 (fr) Systeme de traitement d'images video
FR2554256A1 (fr) Appareil et procede de regeneration d'un tampon de trames fonctionnant a grande vitesse
WO2001099052A1 (fr) Raffinement d'un maillage triangulaire en trois dimensions
EP0416985B1 (fr) Procédé de multiplexage d'un signal sonore avec un signal vidéo analogique et système correspondant de distribution d'images fixes sonorisées
EP1432246B1 (fr) Procede et dispositif de decodage et d'affichage en marche arriere d'images mpeg, circuit pilote video et boitier decodeur incorporant un tel dispositif
FR2536884A1 (fr) Reseau de transfert de donnees entre plusieurs processeurs et une memoire
EP0086677B1 (fr) Dispositif de saisie et de restitution en temps réel d'une image formée de trames successives de lignes de balayage
EP0440301B1 (fr) Procédé de stockage en mémoire pour le traitement d'images, et dispositif pour la mise en oeuvre du procédé
EP0775352A1 (fr) Architecture a memoire unique centralisee pour le transfert d'images video
EP0108674A1 (fr) Terminal graphique à mémoire de points muni d'un système d'écriture en mémoire d'image de signaux de texture d'image
EP0716395B1 (fr) Procédé pour le décodage d'images comprimées
EP0969672A1 (fr) Procédé et dispositif de décodage d'une image, comprimée notamment selon les normes MPEG, en particulier une image bidirectionnelle
EP0967576A1 (fr) Adressage de mémoire d'un décodeur MPEG
FR2742248A1 (fr) Procede de traitement de donnees dans des reseaux matriciels dans un systeme d'estimation de mouvement
WO2007135309A2 (fr) Procede de codage et systeme d'affichage sur un ecran d'une maquette numerique d'un objet sous forme d'une image de synthese
EP0054490A1 (fr) Procédé et dispositif pour permettre l'échange d'information entre des systèmes de traitement d'information à vitesses de traitement différentes
FR2579789A1 (fr) Circuit controleur de signaux video de co uleur pour systeme de visualisation haute resolution et systeme de visualisation comportant un tel circuit
EP0792071A1 (fr) Dispositif de décodage de signaux de type MPEG2
CA2108921A1 (fr) Systeme d'acquisition et de restitution d'une sequence d'images video animee en temps reel
EP0236177B1 (fr) Procédé d'optimisation de la mémorisation de signaux vidéos dans un transformateur numérique d'images, et transformateur numérique d'images mettant en oeuvre un tel procédé
EP0431699B1 (fr) Procédé et dispositif de décodage d'images animées

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 19970206

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB IT

17Q First examination report despatched

Effective date: 20020215

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20020827