CN1125491A - 计算机的视频外围设备 - Google Patents
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- 230000002093 peripheral effect Effects 0.000 title claims abstract description 99
- 238000003860 storage Methods 0.000 claims abstract description 9
- 238000012546 transfer Methods 0.000 claims abstract description 5
- 238000005070 sampling Methods 0.000 claims description 66
- 238000007906 compression Methods 0.000 claims description 40
- 230000006835 compression Effects 0.000 claims description 36
- 230000005540 biological transmission Effects 0.000 claims description 19
- 238000007726 management method Methods 0.000 claims description 7
- 230000008520 organization Effects 0.000 claims description 4
- 230000006798 recombination Effects 0.000 claims description 4
- 238000005215 recombination Methods 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims description 3
- 230000008521 reorganization Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 2
- 230000006837 decompression Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 5
- 239000000203 mixture Substances 0.000 description 3
- 241001269238 Data Species 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 241000406668 Loxodonta cyclotis Species 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005059 dormancy Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 230000003137 locomotive effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000004540 pour-on Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/41—Structure of client; Structure of client peripherals
- H04N21/414—Specialised client platforms, e.g. receiver in car or embedded in a mobile appliance
- H04N21/4143—Specialised client platforms, e.g. receiver in car or embedded in a mobile appliance embedded in a Personal Computer [PC]
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
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- Multimedia (AREA)
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Abstract
一种用于向主计算机(12)提供视频I/O的视频外围设备板(10)。该视频外围设备板(10)还包括：一个视频I/O端口(35)、一个总线接口电路(42)、一个声频I/O端口(62)、一个命令与状态队列(64)、一个二次抽样与彩色空间转换器(80)、一条视频总线(38)、一条外围设备数据总线(40)及一个微处理器(48)。总线接口电路(42)配置成将视频外围设备板(10)连接在主计算机(12)的一条系统总线(46)中，并且它能成为系统总线的总线主控器。微处理器(48)配置成控制总线接口电路(42)去实现视频I/O端口(35)与主计算机的存储器(24)之间的实时视频数据传送。
Description
交叉参照相关申请
通过参照将与本申请一起提交的标题为“在计算机显示器上显示二次抽样的视频图象”、“自适应视频压缩”、“自适应视频解压缩”、及“同步数字声频与数字视频”等专利申请结合在此。本发明的背景
本发明涉及基于微型计算机的视频处理，更具体地涉及在一台微型计算机的设备间传送视频数据的装置。
随着高清晰度彩色计算机显示器与处理能力的成本的下降，正在崛起的微型计算机的应用之一便是视频后制作—在编辑过程中利用计算机的显示器作为监视器来显示与编辑视频图象，在计算机视频编辑系统中，读取一个视频源(通常为一个带式录象机)，并以数字格式将其存储在一台计算机的盘上。视频信号可以播放、编辑及写回到视频设备上。
由于走带机构至少需要十分之几秒来停止或启动磁带的运动，计算机必须在磁带通过磁头时从/向磁带读取或写入视频数据；即，计算机必须实时处理视频数据。在带到盘、编辑及盘到带过程中，仅是实时拷贝视频与声频数据便提出极大的计算需求，在视频节目的净数据量中便能容易地看到—每秒30帧、每帧300,000个以上象素，以及每个象素若干位。除了执行数据拷贝操作以外，微型计算机还必须维护整个系统管理并与用户交互作用。随着数据流的需求接近微型计算机能够有效地管理的最高速度，数据完整性受到威胁。如果视频设备从/到主计算机的大容量存储器的链路上的任何中间存储区溢出，数据将被丢失。这种丢失可能是难于修补的。
在已知的视频编辑系统中，主计算机的CPU负责设备之间的数据拷贝、保持视频监视器被更新以及并发执行用户命令及监视其它系统活动。传统上，主CPU控制通过计算机的数据流，包括所有的实时特征。已知的视频外围设备卡承担了某些对数据运动的控制，但主CPU仍然要对良好的细微实时控制负责。数据管理需求随数据量的波动而波动，例如当视频帧的压缩性能变化时。
本发明的概要
本发明通过将时间关键的数据处理任务分配给定制的外围设备而提供实现实时视频数据输入的技术与装置。主微型计算机在维护整个系统行为的监控时并不需要实时响应数据拷贝请求。本发明能使数据在视频设备与主机大容量存储器之间可靠地传送。
总的说来，本发明第一方面的特征在于一块用于向通用主计算机提供视频I/O能力的视频外围设备板。该视频外围设备板包括一个配置成连接一个视频设备的视频I/O端口、一个总线接口电路及控制逻辑。总线接口电路配置成将视频外围设备板连接到主机的一条系统总线中，并能够成为该系统总线的总线主控制器。控制逻辑配置成控制总线接口电路来实现视频I/O端口与主机的存储器之间的视频数据传送，视频数据实时通过视频I/O端口。
本发明的较佳实施例可包含以下特征。控制逻辑接受来自主机的启动或停止数据运动的命令，或者指定待存储数据的地址的消息，而外围设备继续进行数据流动而无须来自主机CPU的进一步控制。存储器便是主机的RAM。视频外围设备板具有一个声频I/O端口。控制逻辑为一个微处理器。主计算机编程为管理RAM与一个大容量存储设备之间的视频数据传送。视频外围设备板上包含将视频数据组成供在系统总线上传送的块的逻辑。
第二方面，本发明的特征在于一块向通用主计算机提供输入/输出(I/O)能力的外围设备板。该外围设备包含一个或多个I/O端口、一个总线接口电路、通过外围设备板的两条或多条数据链路，以及配置成控制总线接口电路与数据链路实现在链路上的数据实时传送及调度链路中具有较高优先级的一条比链路中具有较低优先级的一条优先完成传送的控制逻辑。
较佳实施例可包含下述特征。调度是基于优先级的以维护高优先级链路的完整性。低优先级链路包含一个二次抽样器，并且高优先级链路可能利用链路上的一个CODEC在I/O端口之一上将主计算机连接在一个视频设备上。为了维护在高优先级链路上实时传送的数据的完整性，控制逻辑配置成暂停二次抽样链路。链路中可包括缓冲器FIFO。外围设备板上具有将数据组合成块供在系统总线上传送的逻辑。控制逻辑为一个微处理器。
第三方面，本发明的特征在于一种向一台通用主计算机提供输入能力的外围设备板。该外围设备板的特征在于一个按接收顺序排序的数据的输入端口；一个总线接口电路；及控制逻辑，控制逻辑配置成接收来自主计算机的主机存储器中的一个缓冲器的地址，及指定该缓冲器中的特定地址，以便以不同于在输入端口上接收数据的顺序组织的结构将该数据重组进缓冲器中，及控制总线接口电路从输入端口到特定地址上的缓冲器实现数据的实时传送。
本发明的较佳实施例可包含下述特征。控制逻辑执行的重组包括将数据存储进缓冲器中，插入关于数据的控制信息。将接收的数据在逻辑上组成可变长度记录，而控制逻辑将记录存储进存储器中，同时留出一个间隙供各记录的首部使用。指定的地址是以不用于顺序递增的次序生成的。
第四方面，本发明提供了一种用于向一台通用主计算机提供输出能力的外围设备板。该外围设备板包含一个输出端口、一个总线接口电路及控制逻辑。该控制逻辑控制总线接口电路实现从存储器通过总线接口电路到外围设备板的实时数据传送。该控制逻辑还将传送到外围设备板的数据分解成控制外围设备板的一个部分及在输出端口上输出的一个部分。
本发明提供下述优点。主计算机摆脱了任何低等待时间的实时控制责任。外围设备承担了确定传送数据的RAM中的地址及格式化数据的责任，将这些任务从主机接受过来。外围设备异步地、动态地及自适应地处理数据。外围设备能按照输入的容量调整其处理输入数据的方法。输入可以是可变长度的；外围设备编程为正确地引导该数据而无须主机CPU提供可变长度指定。外围设备能存储与实际描述性数据混在一起的“出带”(out ofband)控制数据，减轻主机这一格式化杂务。
从下面的一个较佳实施例的描述及权利要求书中，本发明的其它优点与特征将是显然的。较佳实施例的描述
下面描述该较佳实施例。
图1为用在按照本发明操作的一个视频编辑系统中的部件的示意性透视图。
图2为用在图1的系统中的一台主计算机及一块视频外围设备板的方框图。
图3为主计算机的另一种组成的方框图。
图4为详细说明图2的视频外围设备板的某些特征的方框图。
图5为图2的总线控制电路的方框图。
图6为用于主机向外围设备提供命令的数据结构。
图7示出压缩视频数据包的格式。
图8a与8b构成展示系统的操作的流程图。
系统总览
参见图1与2，视频编辑系统11包括插接在主计算机12中的外围设备板10。其它部件包括视频带式录象机(VTR)16、监视器18、键盘20、鼠标器22及大容量存储盘24。提供视频编辑功能的软件分成两部分，一个部分26在主计算机的中央处理单元(CPU)28上执行，通常提供一个用户接口与监控，一个部分14在外围设备板上执行，通常控制该外围设备板、外围设备板内部的数据传送以及主计算机与外围设备之间的数据传送。
在视频编辑系统11中，视频是通过视频输入端口30读取的，而声频则是通过声频输入端口32读取的。在读取数据时，数字化及压缩视频信号，并数字化声频信号，将视频与声频存储在盘24上。压缩的视频/声频数据可以解压缩并在显示器18与扬声器(未示出)上播放。视频编辑软件26允许用户将压缩的视频与声频部分剪辑成一个视频/声频节目。当用户编辑节目时，能以与单帧一样小的小增量或者以剪辑组合播放及重新排列该节目，一旦用户对得出的节目感到满意，便能以全帧速率通过视频输出端口34及声频输出端口36将它输出到一个视频收集设备(诸如VTR16)或广播设备。
参见图2，该外围设备板具有视频与声频端口30-36(连接VTR或其它视频设备)，总线控制电路42(与主计算机12接口)、各种信号处理链路及监控微处理器48。链路中包括一条通过一个压缩/解压缩编码器/解码器60将数字化的视频传送到或自主计算机盘24的双向链路及一条在主计算机显示器18上显示数字化的视频的单向色彩空间转换(CSC)与二次抽样链路。视频I/O端口电路30将视频数据从VTR的模拟制式(诸如VTSC或PAL)转换成数字制式(诸如YUV4∶2∶2制式)，并将数字视频放在视频总线38上。(视频解压缩期间，视频总线38也能由CODEC60写入。)微处理器48控制外围设备板的部件。
跟踪从视频总线38到二次抽样链路上的显示屏的一个视频信号的链路，从视频总线38上读取YUV数据，在二次抽样器/CSC80上转换成显示系统所要求的格式并加以二次抽样以符合显示器的二次抽样窗口，并写到外围设备数据总线40上。总线控制电路42通过主计算机12的系统总线46将数据写入主计算机12的显示存储器(也称“帧缓冲器”)44中。显示系统显示写入显示存储器44的数据。微处理器48控制外围设备板上的部件。
录制时，CODEC60从视频总线38上取YUV制式的视频信号，将其压缩成一种压缩的格式，写到外围设备数据总线40上。总线控制电路42从外围设备数据总线40上取压缩的视频并将其存储进主机的RAM50中的缓冲器中。主机CPU28定期将缓冲器倾泻进盘24中。
播放时，颠倒这一过程：主机CPU将压缩的视频数据从盘24中读入RAM24中的缓冲器中。总线控制电路42将数据从缓冲器拷贝到CODEC60，后者解压缩数据，并将它们输出到视频数据总线38。从那里便能通过二次抽样链路将解压缩的视频数据显示到主机的显示器18上，与/或通过视频输出端口34输出。
同时，通过一个声频控制器62及一个声频I/O端口32、36可将多达四条声道从VTR(或其它声源)传送到外围设备的数据总线46上，或者反过来。
在图3中所示的主计算机的另一种组成中，主计算机的CPU28、显示存储器(也称“帧缓冲器”)44、主存储器50与/或盘控制52等部件可用专用总线54与系统总线46之间的总线接口56通过主计算机12专用的总线54传送数据。在这一情况中，外围设备的总线控制电路42将数据传送到/自系统总线46，而主机的总线接口56进一步引导数据到/自主计算机的专用总线54上的设备上。
在任何视频信号中，存在着一个垂直消隐周期以复位从屏幕的底部到屏幕的顶部的回扫。在垂直消隐周期中，电子束是停止的，因此它不会改写前面的场。在垂直消隐周期中，出现一个称作“垂直同步”脉冲的同步脉冲。在隔行扫描格式中，每帧有两个垂直消隐周期，从而有两个垂直同步脉冲，每一个位于各场结束时。这两个垂直同步脉冲可通过它们对一帧的两个场中的实际图象数据的定时关系加以区别。
许多总线协议允许多个总线主控器。总线主控器便是当前“拥有”总线的设备，即能够在总线上起动一次读或写事务的单个设备。其它设备可协商从当前总线主控器取得总线。在某些总线协议中，其它设备在被要求将总线还给原来的总线主控器之前只允许在一个有限的时间内成为总线主控器。在其它协议中，新总线主控器继续拥有总线直到另一个设备又协商取走总线为止。
总线控制电路42能成为系统总线40的总线主控器，并且如果存在专用总线54时也能成为它的总线主控器，因此外围设备10能直接与主机RAM50(或显示存储器44)交互作用而不涉及主机CPU28。这便允许外围设备10与主机CPU28分时存取RAM50：例如，当外围设备10正向/从RAM50传送数据时，主机CPU28能并行地进行来自寄存器与高速缓存的操作。要求主机的唯一支持便是管理RAM50与盘24之间的数据传送。
外围设备10力图保持的两种资源为主计算机的CPU28与总线46与54上的带宽。外围设备通过执行数据转换(诸如压缩编码、解压缩解码与彩色空间转换)与数据移动功能来做到这一点。外围设备是处于主机CPU28的总的管理下的，但主机CPU不需要行使对外围设备的逐个字的监控。
需要两级定时控制来完成这些同步动作。第一级实现在主机CPU28中的软件26及外围设备的微处理器48的软件14中。第二级定时控制在硬件中执行使得来自/去往压缩电路的视频数据在要求数据传输的外围设备的不同速率上发出/使用。结构
图4更详细地示出通过外围设备板10的主要数据链路。视频数据总线38携带由诸如视频输入端口30或CODEC60的解码器部分等若干部件中任何一种所生成的视频数据。数据总线40携带来自二次抽样链路的二次抽样视频或去往/来自CODEC路径的编码视频信号。总线控制电路42传送去往/来自外围数据总线40来自/去往主机RAM50或显示存储器44的数据。(图2中主机配置成RAM与显示存储器连接在系统总线上的组成，或者图3中主机具有一条专用总线的组成都能应用。)
CODEC60实现为LSI逻辑的一个三芯片组，L64765QC-30 CSRBC、L64735 QC-35 DCT处理器及L64745QC-30 JPEG编码器。二次抽样器与彩色空间转换器80实现在象素半导体的CL-PX 0070视频窗口发生器中，提供从各种标准数字视频输入制式到各种RGB编码输出的转换；所选择的RGB格式应当与计算机的显示系统18所要求的匹配。
视频数据总线38、彩色空间转换器与二次抽样器80以及CODEC60受限于在视频I/O系统的速率上操作。但负有服务于来自各种外围设备及用户程序的中断的责任的主计算机12则不能提供实时服务。FIFO(先进先出排队存储器)90、92、94从主计算机12及外围设备数据总线40的内在异步操作上摆脱同步视频数据总线38的实时操作及需求。
在二次抽样链路上，将彩色空间转换的二次抽样象素值88缓存在一个二次抽样FIFO90中。总线控制电路42从FIFO90中读出二次抽样视频并将象素值组合成能够经由系统总线46高效地传送到显示存储器44的块。二次抽样FIFO90采用25ns部件，并且是32位宽与16K字深的，各个项用于编码一个象素的RGB值。
压缩FIFO90及解压缩FIFO94将CODEC60连接在外围数据总线40上。压缩FIFO92及解压缩FIFO94各为32位宽、16K字深并使用25ns部件。
在较佳实施例中，控制外围设备板的微处理器48为一个Motorola MC 68030。选择了一种相对快速的微处理器来满足实时服务的等待时间需求。在微处理器48控制下的外围设备板10的部件中包括总线控制电路42、二次抽样器与彩色空间转换器80以及CODEC60。控制是通过监视二次抽样FIFO90、压缩与解压缩FIFO92、94、声频链路中的FIFO以及来自主机CPU的消息实现的。
微处理器48调度外围设备板内部及外围设备FIFO与主计算机的RAM之间的数据传输。调度器的第一优先级是维持从视频/声频输入端口30、32到主机盘24或从盘到视频/声频输出端口34、36的数据流的完整性。诸如更新二次抽样窗口等其余的数据移动操作是围绕这一主流调度的。
微处理器48监视FIFO90、92、94、96及98的填充程度，并接受来自主机CPU28的命令与消息。各FIFO能指示四种填充程度：空、至少一项满、超过可编程的“临界”程度及溢出。来自主机CPU28的命令在本质上是监控性的，诸如“开始二次抽样”、“停止压缩”等。这些消息指示主机RAM50中的缓冲器的单元，或者缓冲器是满的并准备好拷贝到外围设备板10上。微处理器48指导总线控制电路42，并将状态信息返回给主机CPU28。对总线控制电路42的命令可指定主机RAM50中的一个给定的地址与一个特定的FIFO之间的一次传送，或者从外围设备板10的控制寄存器之一到主机RAM50中的一个地址的一次传送，微处理器48中断主机CPU28，告诉它一个输入缓冲器已满且能倾泻到盘上，或者一个FIFO已溢出。
主机CPU28与外围设备板10通过外围设备命令与状态队列64通信。该命令与状态队列为一个双向FIFO，类似于带有将在一个方向上发送的消息与在另一方向上发送的消息分隔开的中间隔离带的多车道高速公路。该队列占用系统总线上的一个单一地址；为了将一则多个字的消息写入外围设备，主机依次将各字写到该地址的地址上。微处理器48从命令队列64中抽取这些消息并依次在各个上操作。当微处理器48从外围设备发送一则消息到主机时，它中断主机告诉它有一则消息在命令与状态队列64中等待。下面结合二次抽样与播放操作讨论这些数据结构与消息的用途。
参见图5，总线控制电路42将系统总线46接口到外围设备板10上。缓冲器220缓存系统总线的总线数据与地址线。数据缓冲器224缓存待发送到系统总线46及从那里接收的数据，并且从属地址锁存器226锁存地址。外围设备板10可作为总线主控器工作；在这一模式中时，总线主控器地址发生器236(协同微处理器48)生成用于这些总线事务的地址。总线主/从控制逻辑228生成与接收去往/来自总线的控制信号230并将信号232、234传递自/往微处理器48及外围设备板的其它部件。
微处理器48指定对总线控制电路的相对大的数据传送，而总线控制电路42则将大的传送请求分解成小块。这种分块相对于每次一个32位字提高了效率，并且还防止了任何一次传送占用总线至不能接受的长时间。块间间隔允许诸如CODEC拷贝操作、声道拷贝操作或动态RAM刷新周期等高优先级操作抢先于诸如二次抽样视频数据流等低优先级操作。
控制二次抽样器的消息格式示出在图6中所示的C数据结构中。“enum Subsample_mode_t”为主机能用来控制二次抽样器的停止/启动命令词汇。二次抽样器能在下一帧边界上或立即引导到停机。可指导二次抽样器抽样及显示一帧及停止(k_one_frame)，二次抽样每一帧(k_Full_Speed)，或每隔一帧抽样(k_Half_Speed)。半速设定令象素二次抽样器部件每隔一帧忽略一帧。消息包本身包含一个带有包长度及源与目的地址的首部。“类型”项区别组合中的变型(只示出了与二次抽样器操作相关的类型)。外围设备在处理过该包后求序号的反码；这便允许主机将回答包与它发布给该外围设备的包互相关联。联合的窗口位置变型指定用于二次抽样窗口的左上象素的主机存储器中的地址。项“row_bytes”(行地址)告知显示存储器的相继扫描行之间的地址偏移。项“高度”与“宽度”告知二次抽样窗口的尺寸。消息包结构中具有图6中未示出的其它项，诸如主机用来管理其存储器中的一个消息包池的项，但这些项并不传输给外围设备。
较佳的主计算机为Apple Macintosh型号Quadra 950或更快的型号。
视频编辑对话是在主计算机的CPU上运行的软件26的控制下的。这一软件向人类用户提供一个用于控制视频编辑对话的图形用户接口，并监控外围设备板10的操作。然而，对主机CPU28要求的监控是有限的：例如，对于二次抽样，CPU28提供一则消息给外围设备板以开始在一个指定的屏幕位置上的窗口中显示视频。以后的消息可指导外围设备板将视频窗口移动到该屏幕的一个不同窗口，或者停止显示，但对于简单地持续该视频显示则无须来自Macintosh CPU的进一步消息或计算。对于向或从视频I/0端口30、34拷贝数据，主机CPU28只须从/向盘24拷贝数据到/自RAM50；其余的处理是由外围设备板10执行的。
图7示出存储在盘上的一个编码视频场的数据包格式110。在131个字的包首部中存储了一个全Q因子组与数据计数。Q因子是作为64个色度项与64个亮度项112、114存储的。标识符标志111、113标识哪64项为色度及哪些是亮度。每一个Q因子为8位，但在包中，一个Q因子填充到32位。一个32位计数115指明后随的压缩数据的字数1count，后面跟随1count个字的场图象的压缩数据116。从而，各视频场具有其解码键Q因子组112、114并与之一起存储。接连的场可以是用相同的Q因子编码的，但这些场的压缩图象仍然与完整的相同的Q因子首部111-114一起存储。这便使得Q因子的改变能在压缩视频数据的任何场边界上发生。
总线控制电路42与微处理器48承担将视频数据从CODEC60传送到主机RAM50中的缓冲器中的全部实时负担。从RAM缓冲器到盘24的传送可由主机CPU28异步地完成。压缩期间主机的唯一责任为保持足够的可利用的与空的盘缓冲器供应外围设备在压缩中使用，或者在解压缩时供应可利用的与满的盘缓冲器。主机通过将满的缓冲器倾泻到盘24而保持其空缓冲器的供应。操作
参见图8a，系统操作如下。在主计算机开机及执行其引导过程时，它查询显示系统来判定是否有外部显示设备位于系统总线上(如图2中所示)，或是否该显示器在主机专用总线上(如图3中所示)，以及显示存储器映射到什么地址上。主机还查询扩展槽中的各外围设备板，并为它们中的每一块建立存储器地址。
作为其开机例程的一部分，外围设备板10运行一个自检诊断程序(存储在外围设备板10上的ROM中)然后等待从主计算机12卸载软件14到微处理器48。当在主计算机12上启动视频编辑软件26时，它使主机脱离虚拟存储模式而使外围设备10具有对主机12的地址空间的访问。然后主机软件26卸载外围设备软件14到外围设备板。卸载的软件14制订外围设备板10内部信号交换，然后与主机CPU28交换信号。完成了这一开机例程时，外围设备板将自己设定在缺省模式中，在该模式中，视频总线上的图象数据显示在主机指定的窗口中，并且外围设备准备好通过端口30-36录制或播放视频或声频。
一旦系统进入操作，通过外围设备的二次抽样链路基本上总是活跃的，将视频数据总线上的一切视频数据转换成可播放的RGB格式，二次抽样成缩小尺寸的图象，并将象素值存储在显示存储器44中。从而，用户总是能监视主机显示器的二次抽样窗口中的进入或移出的视频数据。彩色空间转换、二次抽样及写入FIFO90同步地继续进行，主要在视频设备的速率上实时进行。然而，由于二次抽样链路必须与通过外围设备的其它链路争用诸如系统总线46等系统资源，总线控制电路42从二次抽样FIFO90异步传送数据到显示存储器44。下面讨论解决这些争用中的各种链路的调度交互作用。
注意在数据移动过程中，主计算机CPU28并不介入，从而解放CPU28用于其它任务。运行在主机CPU上的软件26向用户提供若干种选择。通常用户首先从VTR16或另一个源将源视频数据加载到盘24上，以便此后能编辑该视频数据。完成了编辑之后，便能将压缩的视频从盘拷贝到VTR16上。根据用户命令，主计算机可指导外围设备停止二次抽样链路，或者冻结一帧，或者允许主计算机回收显示存储器用于其它目的。主机CPU28与软件26还执行系统监控任务；例如，主机能检测外围设备板10中的故障，并能依次复位外围设备板10以清除任何不完整或不合理的状态。
当用户要求系统11压缩视频数据时，便将数字化的视频数据提交给视频总线38，例如由VTR16与视频输入端口30，并被CODEC60使用。CODEC60压缩视频数据；压缩的数据缓存在压缩FIFO92中。总线控制电路42从压缩FIFO92中将压缩的视频数据与压缩参数拷贝到主计算机RAM50中。然后将压缩参数与压缩数据写入盘24供存储。
视频数据总线与压缩FIFO92之间的编码链路的同步部分基本上由视频I/O端口所生成的象素时钟与垂直同步脉冲计时。一旦将压缩的象素存储在压缩FIFO92中，只要它进行得快到足以防止压缩FIFO92溢出，其余的处理便可异步地进行。
图8b示出系统在压缩编码中的操作。左侧列示出外围设备微处理器48采取的步骤，右侧列示出主机CPU28采取的步骤。参见图4、5与8b，总线控制电路42在外围设备微处理器48的一定协助下，将压缩的视频数据从压缩FIFO92传送到主机RAM50中的盘缓冲器中。总线控制电路42从压缩FIFO92中抽取数据字，而控制逻辑228与地址发生器236则将数据组成16个字的块以供在系统总线46上的总线传送。微处理器48与地址发生器236计算CODEC60生成的可变长度数据包。在各场的开始处，地址发生器在盘缓冲器中留出131个字用于一个数据包的首部区111-115。微处理器48计数各RAM缓冲器中所用的字，并在一个缓冲器完成与准备好写入盘24时发信号通知主机CPU28。然后微处理器48将下一缓冲器的地址提供给地址发生器236。
数据传送继续进行到压缩FIFO92指示它已空为止。
当传送最终顺利进行到抽空该FIFO时，外围设备便释放总线(或启动一个诸如二次抽样等低优先级传送)，并休眠直到压缩FIFO又一次成为不空为止。
在各场的结束处，微处理器48从CODEC60得到该帧的压缩数据的字数的计数1count，及用于编码该场的参数值。总线控制电路42向主机通报1count值与编码参数，后者将1count值与编码参数放入该场的数据包的首部的131个字中，并通报给主机CPU28完成了该缓冲器并能倾泻到盘24上。
一旦将压缩的视频数据(与相关联的数字声频样本)存储在RAM中，主机CPU28便调度将它们倾泻到盘上。调度这一操作使其处于外围设备的前面并保持提供可利用的缓冲器，从而使倾泻流永远不会密集到将外围设备挤出总线。
当用户要求解压缩时，例如播放前面压缩的视频数据的一个剪辑部分，主机微处理器28与总线控制电路42通过请求来自主计算机的盘24的数据而承担保持解压缩FIFO94充满的责任；下面将讨论这一过程。将数据送至CODEC60在那里将它们解压缩并作为数字视频提交在视频总线38上。
再参见图6，对于它要播放的各帧，外围设备微处理器28发送一个“PT_VideogFrameRequest”或“PT_AudioFrameRequest”消息包到主机，用“帧”项中所指示的时间即记ID请求该帧。外围设备排队起这些帧请求至足够长，使得主机的缓冲器填充过程保持在外围设备的缓冲器抽空过程的前头。主机将该消息翻译成对Macintosh盘机(disk engine)的一个请求。一旦盘机将数据放入了RAM50中，主机CPU28便通过命令与状态队列64将一个“PT_VideoFrameDescriptor”或“PT_AudioFrameDescriptor”包发送回外围设备。该包指示已读出数据的主机RAM50中的地址及数据计数。当微处理器48与总线控制电路42已将数据从缓冲器抽到解压缩FIFO94及声频输出FIFO98中时，外围设备便将包的“类型”改变到“PT_VideoFrameDiscard”或“PT_AudioFrameDiscard”并通过命令与状态队列64将包送回主机，中断主机28通知它检验该队列。主机将被丢弃的存储器放回到其自由存储池中。
解压缩操作可指定待解压缩的为一个单一的帧(两个场)或者解压缩要继续到外围设备板10从主机28接收到一条停止命令为止。单个帧模式对于压缩静止图形是有用的。
根据一条停机命令，状态机100通过允许CODEC60完成正在其上操作的任何数据的解压缩及防止加载下一个场的压缩数据而有条不紊地关闭CODEC60。
微处理器48负责给予外围设备板上的任务优先权。二次抽样链路基本上总是活跃于将视频数据总线38上的视频数据显示在主机的显示器18上，但是通常通过CODEC链路的任何数据移动具有高于观看操作的优先权：带到盘拷贝操作中的数据损失实际上是不可送的，因此应尽可能防止。反之，允许二次抽样链路延迟CODEC链路—即从视频显示中略去一些帧—则是没有永久影响的故障。外围设备的微处理器通过强制这一优先权负责维护拷贝流的完整性。微处理器48将卸载FIFO90、92、94的速率控制在主计算机的系统总线46的饱和速率上。从而，系统能有选择地选择将视频数据送至显示存储器的速率，借此改变出现在显示器上的二次抽样视频的帧速率。这一流控制是由外围设备微处理器48实现的：它监视CODEC FIFO92、94、声频链路上的FIFO及二次抽样FIFO90的填充程度，并利用这一信息来控制外围设备总线的事务。例如，如果CODEC FIFO92、94之一趋于充满，微处理器48便挂起总线控制电路的抽空二次抽样FIFO90的操作并立即关注抽空CODEC FIFO92、94。实际上，接近实时地更新二次抽样窗口，延迟只限于二至四帧。
参见图8a中所示的中心循环，外围设备的微处理器48监视FIFO并指导数据传送。微处理器48使FIFO能够充分填充以便高效地以块传送数据。例如，为了在系统总线46上传送，二次抽样FIFO90将组成16个32位宽的字的块。块间间隙可用于其它操作来抢先于二次抽样视频数据流，诸如CODEC拷贝操作、声道拷贝操作、或动态RAM刷新周期，其结果是显示流是完全异步的—二次抽样窗口中的显示常常在两帧的显示部分之间分裂一秒的几分之一，这通常是肉眼不能辨别的一个短时间。在CODEC流非常满的时期内，例如紧接在从容易压缩的素材改变到难于压缩的素材(诸如到含有多得多的清晰的边缘的一个新场景)的一个场景之后，总线控制电路42挂起卸载二次抽样FIFO90持续若干帧直到拷贝流上的数据量减退为止。在这一期间二次抽样FIFO90可能溢出。此时外围设备的微处理器48将排空二次抽样FIFO90，等待下一帧或场的边界，然后重新启动二次抽样视频流。
微处理器48与总线控制电路42合作在外围设备板的FIFO90、92、94与主机RAM50之间高效地传送数据。微处理器48与总线控制电路46之间的合作的一个第一实例便是从CODEC60的输出拷贝压缩的视频数据到主机RAM50。微处理器48监视压缩FIFO92的填充程度、主机RAM50中的环形缓冲器中剩下的空间量、以及在一个场结束前CODEC中剩下的数据量，并发布命令给总线控制电路42传送指定数目的字到/从一个FIFO从/到主机RAM50的一个特定的地址。为了减少总线通信量，总线控制电路42将来自微处理器48的请求分成较小的块，通常每块16个32位字的数据。对每一块，总线控制电路42从二次抽样FIFO90或压缩FIFO92中抽取数据，并通过系统总线46将它们写到显示存储器44或主机RAM50中的适当单元中。
第二实例为从二次抽样器80的输出将二次抽样数据拷贝与分解隔行扫描到显示存储器44中。(水平扫描行是通过彩色空间转换器、二次抽样器及二次抽样FIFO成隔行次序的。)总线控制电路42向二次抽样FIFO90逐个地请求编码象素值的32位宽数据直到得到一个总线传输块为止，通常为每块16个32位字，然后以块传输这些象素值。在一个扫描行或场的结束处，总线控制电路42中断微处理器48，后者依次执行地址算术运算来计算下一个扫描行象素在显示存储器44中的正确地址。计算新的扫描行地址以便通过将二次抽样数据的各扫描行引导到显示存储器44中的正确行上而分解隔行扫描一帧的场。微处理器48将这一地址及下一扫描行中的象素数目给予总线控制电路42。
由于压缩视频的“密度”变化，而微处理器48能够请求总线控制电路42传送数据的调度也是变化多端的：某些场将压缩成相对少量的压缩数据，而某些场则相对地大。总线主技术改进数据在主计算机12与外围设备板10之间传送的速度与可靠性这两者，识别为实现正确的数据排队及在系统总线46上的移动而必须掌握的不同数据率。
本发明的其它实施例也在权利要求书的范围内。
Claims (33)
1.一种视频外围设备板，用于向通用主计算机提供视频I/O能力，该视频外围设备板包括：
一个视频I/O端口，配置成连接一个视频设备；
一个总线接口电路，配置成将该视频外围设备板连接进主计算机的一条系统总线中，所述总线接口电路能够成为所述系统总线的总线主控器；以及
控制逻辑，配置成控制所述总线接口电路来实现所述视频I/O端口与主计算机的存储器之间的视频数据传输，所述视频数据实时通过所述视频I/O端口。
2.权利要求1的视频外围设备板，其中所述控制逻辑接受来自主计算机的CPU的控制命令以开始所述数据移动，来自主机CPU的命令以停止所述数据移动，以及来自主机CPU的描述所述数据要移动到其中的所述存储器中的地址的指令，并且所述外围设备继续所述启动与停止命令之间的所述数据移动而无须来自主机CPU的进一步控制。
3.权利要求2的视频外围设备板，其中所述存储器为随机存取存储器。
4.权利要求1的视频外围设备板，还包括一个声频I/O端口，配置成连接一个用于声频的源/目的地设备；以及其中所述控制逻辑也实现所述声频I/O端口与主计算机的所述存储器之间的声频数据传输，所述声频数据实时通过所述声频I/O端口。
5.权利要求1的视频外围设备，其中所述控制逻辑包括一个微处理器。
6.权利要求1的视频外围设备，其中：
该外围设备板具有两条或两条以上通过该外围设备板的数据链路，备所述链路具有两个端点与一个优先级，各所述端点连接在所述总线接口电路或所述视频I/O端口或该外围设备板的另一个I/O端口上，两条所述链路中的每条的至少一端点连接在所述总线接口电路上，以及各所述I/O端口连接在所述链路之一的一端上；以及
所述控制逻辑配置成控制所述总线接口电路与所述数据链路实现在所述链路上的实时数据传送，以及调度在所述链路中较高优先级的一条上的传送比所述链路中较低优先级的一条上的传送优先完成。
7.权利要求6的视频外围设备板，其中一条所述链路为一条二次抽样链路，及另一条所述链路包括一个压缩/解压缩编码器。
8.权利要求6的视频外围设备板，其中一条所述链路为一条声频链路。
9.权利要求1的外围设备板，其中所述存储器为主计算机的RAM，及所述主计算机是编程为管理所述RAM与所述主计算机的一个大容量存储设备之间的所述数据传送的，所述控制逻辑编程为与所述主机的传送管理合作。
10.权利要求1的视频外围设备板，还包括将视频数据组合成供在所述系统总线上传送的块的逻辑。
11.权利要求1的视频外围设备板，其中所述总线接口电路配置成将数据存储进主计算机的所述存储器的一个指定的特定地址中；及
所述控制逻辑还配置成
从主计算机接受所述存储器中的一个缓冲器的地址；
指定所述缓冲器中的特定地址，以便以与在所述视频I/O端口上接收的所述数据的顺序组织不同的组织将所述数据重组进所述缓冲器中；以及
控制所述总线接口电路去实现从所述视频I/O端口到所述特定地址上的所述缓冲器的实时数据传送。
12.权利要求1的视频外围设备板，其中所述总线接口电路配置成从主计算机的所述存储器的一个指定的特定地址上读取数据；以及
所述控制逻辑还配置成
控制所述总线接口电路去实现从所述存储器通过所述总线接口电路到视频外围设备板的实时数据传送；及
将传送到所述视频外围设备板的所述数据多路分解成控制所述视频外围设备板的一个部分及在所述视频I/O端口上输出的一个部分。
13.权利要求1的视频外围设备板，还包括：
所述视频I/O端口与所述总线接口电路之间的一个压缩/解压缩编码器，用于压缩或解压缩所述视频数据。
14.一种外围设备板，用于向通用主计算机提供输入/输出(I/O)能力，该外围设备板包括：
一个或多个I/O端口，各配置成连接一个外部外围设备；
一个总线接口电路，配置成将该外围设备板连接在主计算机的一条系统总线上，所述总线接口电路能够成为所述系统总线的总线主控器；
两条或两条以上通过该外围设备板的数据链路，各所述链路用于在所述链路的两端点之间传送数据并具有一个优先级，各所述端点连接在所述总线接口电路或所述I/O端口之一上，两条所述链路中各条的至少一个端点连接在所述总线接口电路上，及各所述I/O端口连接在所述链路之一的一个端点上；以及
控制逻辑，配置成控制所述总线接口电路与所述数据链路去实现所述链路上的实时数据传送，及调度所述链路中较高优先级的一条上的传送比所述链路中较低优先级的一条的传送优先完成。
15.权利要求14的外围设备板，其中所述调度是基于优先级的，以维护高优先级链路的完整性。
16.权利要求15的外围设备板，其中：
所述较低优先级链路包括一个二次抽样器，用于二次抽样视频数据到主计算机的显示存储器中；
所述较高优先级链路将主计算机连接到所述I/O端口之一上的一个视频设备上；以及
所述控制逻辑为了维护所述较高优先级链路上实时数据传送的完整性而配置成暂停所述二次抽样链路。
17.权利要求16的外围设备板，其中所述较高优先级链路包括一个压缩/解压缩编码器。
18.权利要求14的外围设备板，其中该外部外围设备实时提供或使用所述I/O端口之一上的数据，该外围设备板还包括一个先进先出排队存储器(FIFO)来存储所述总线接口电路与所述一个I/O端口之间的所述数据。
19.权利要求14的外围设备板，还包括将数据组合成供在所述系统总线上传送的块的逻辑。
20.权利要求14的外围设备板，其中所述控制逻辑包括一个微处理器。
21.权利要求14的外围设备板，其中：所述总线接口电路配置成在主计算机的所述存储器的一个指定的特定地址上存储数据；以及
所述控制逻辑还配置成
从主计算机接收所述存储器中的一个缓冲器的地址；
指定所述缓冲器中的特定地址以便以不同于在所述I/O端口上接收的所述数据的顺序组织的结构将所述数据重组进所述缓冲器中；以及
控制所述总线接口电路去实现从所述I/O端口到所述特定地址上的所述缓冲器的实时数据传送。
22.权利要求14的外围设备板，其中：
所述总线接口电路配置成从主计算机的所述存储器的一个指定的特定地址上读取数据；以及
所述控制逻辑还配置成
控制所述总线接口电路去实现从所述存储器通过所述总线接口电路到该外围设备板的实时数据传送；以及
将传送到所述外围设备板的所述数据多路分解成控制所述外围设备板的一个部分及在所述I/O端口上输出的一个部分。
23.一种外围设备板，用于向通用主计算机提供输入能力，该外围设备板包括：
一个输入端口，配置成接受来自一个外部外围设备的顺序数据；
一个总线接口电路，配置成将该外围设备板连接在主计算机的一条系统总线上，所述总线接口电路能成为所述系统总线的总线主控器，并将数据存储进主计算机的一个存储器的指定的特定地址上；以及
控制逻辑配置成
从主计算机接收所述存储器中的一个缓冲器的地址；
指定所述缓冲器中的特定地址以便以不同于在所述输入端口上接收的所述数据的顺序组织的结构将所述数据重组进所述缓冲器中；以及
控制所述总线接口电路去实现从所述输入端口到所述特定地址上的所述缓冲器的实时数据传送。
24.权利要求23的外围设备板，其中所述重组包括将所述数据插入与所述数据相关的控制信息存储在所述缓冲器中。
25.权利要求23的外围设备板，其中所述接收的数据是分成两部分的，接连的部分通常具有不同长度，并且所述指定的地址是以顺序递增的次序生成的用于存储各所述部分的数据，所述地址的其它部分是生成为在所述接收的与存储的数据之间留出一个间隙的。
26.权利要求23的外围设备板，其中所述存储器为主计算机的RAM，以及所述主计算机是编程为管理在所述RAM与所述主计算机的一个大容量存储设备之间的所述数据传送的，所述控制逻辑编程为与所述主机的传送管理合作。
27.权利要求23的外围设备板，其中所述存储器为该主计算机的随机存取存储器。
28.权利要求23的外围设备板，其中所述指定的地址不是以顺序递增的次序生成的。
29.权利要求23的外围设备板，还包括在所述输入端口与所述总线控制电路之间的一个FIFO。
30.一种外围设备板，用于向通用主计算机提供输出能力，该外围设备板包括：
一个输出端口，配置成将数据输出到一个外部外围设备；
一个总线接口电路，配置成将外围设备板连接在主计算机的一条系统总线上，所述总线接口电路能够成为所述系统总线的总线主控器，并从主计算机的一个存储器的一个指定的特定地址上检索数据；
控制逻辑配置成
控制所述总线接口电路去实现从所述存储器通过所述总线接口电路到外围设备板的实时数据传送；以及
将传送到所述外围设备板的所述数据多路分解成控制所述外围设备板的一个部分及在所述输出端口上输出的一个部分。
31.权利要求30的外围设备板，其中所述存储器为主计算机的随机存取存储器。
32.权利要求30的外围设备板，其中所述指定的地址不是以顺序递增的次序生成的。
33.权利要求30的外围设备板，还包括所述总线控制电路与所述输出端口之间的一个FIFO。
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| US4849093A | 1993-04-16 | 1993-04-16 | |
| US08/048,490 | 1993-04-16 |
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| CN1125491A true CN1125491A (zh) | 1996-06-26 |
Family
ID=21954865
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| Country | Link |
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| US (1) | US5488695A (zh) |
| EP (1) | EP0694186A4 (zh) |
| JP (1) | JPH08511384A (zh) |
| CN (1) | CN1125491A (zh) |
| AU (1) | AU685098B2 (zh) |
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| AU6401594A (en) | 1994-11-08 |
| AU685098B2 (en) | 1998-01-15 |
| CA2160560A1 (en) | 1994-10-27 |
| JPH08511384A (ja) | 1996-11-26 |
| WO1994024626A1 (en) | 1994-10-27 |
| US5488695A (en) | 1996-01-30 |
| EP0694186A4 (en) | 1999-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: DATA TRANSLATON, INC. TO: COMMUNICATION 100 CO.,LTD. |
|
| CP03 | Change of name, title or address |
Address after: Delaware Applicant after: Translation 100, Inc. Address before: Massachusetts, USA Applicant before: Data Translation, Inc. |
|
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