JPH08511384A

JPH08511384A - コンピュータのためのビデオ周辺機器

Info

Publication number: JPH08511384A
Application number: JP6523168A
Authority: JP
Inventors: カッター，ダニエル，エフ．
Original assignee: データトランスレイション，インコーポレイテッド
Priority date: 1993-04-16
Filing date: 1994-03-10
Publication date: 1996-11-26
Also published as: AU6401594A; EP0694186A4; EP0694186A1; US5488695A; CN1125491A; CA2160560A1; WO1994024626A1; AU685098B2

Abstract

(57)【要約】ホストコンピュータ（12）へビデオ入出力を供給するためのビデオ周辺ボード（10）。このビデオ周辺ボード（10）は、ビデオ入出力ポート（35）と、バスインターフェース回路（42）と、オーディオ入出力ポート（62）と、コマンドおよびステータスキュー回路（64）と、サブサンプラ・色空間コンバータ（80）と、ビデオバス（38）と、周辺バス（40）と、マイクロプロセッサ（48）とを備える。バスインターフェース回路（42）は、ビデオ周辺ボード（10）を、ホストコンピュータ（12）のシステムバス（46）へ接続し、システムバスのバスマスタになることができる。マイクロプロセッサ（48）は、ビデオ入出力ポート（35）とホストコンピュータの記憶手段（24）との間のリアルタイムな画像データの転送を可能とするようにバスインターフェース回路（42）を制御する。

Description

【発明の詳細な説明】コンピュータのためのビデオ周辺機器関連出願についての相互参照本出願と同時にされた以下の出願、「コンピュータディスプレイのためのサブサンプリングされたビデオイメージの表示（Displaying a Subsampled Video Im age on a Computer Display）」、「適応型画像圧縮（Adaptive Video Compress ion）」、「適応型画像伸張（Adaptive Video Decompression）」および「デジタル・オーディオのデジタル画像に対する同期（Synchronizing Digital Audio to Digital Video）」が、本出願と相互に関連している。発明の属する技術分野本発明は、マイクロコンピュータに基づいた画像処理に係り、特にマイクロコンピュータの中における画像データを転送する装置に関する。高解像度カラーコンピュータディスプレイの価格や処理電力が低下したのに伴って、マイクロコンピュータの用途の一つとして出現したものに、ビデオポストプロダクション（編集過程におけるモニタ手段としてコンピュータのディスプレイを用いるビデオイメージの表示と編集）がある。コンピュータによるビデオ編集システムでは、映像ソース（典型的にはビデオテープレコーダ）は読出され、コンピュータのディスク上にデジタル形式で記録される。この画像は、再生され、編集され、そしてビデオ装置に書き戻される。テープデッキはテープの動作を停止させたりスタートさせたりするために少なくとも数十秒の時間を要するので、コンピュータはそのテープがテープヘッドを通過する時に、そのテープから画像データを読み出し又は書込まなければならない。このため、コンピュータはリアルタイムに画像データを処理しなければならない。テープからディスクへの過程、編集過程、およびディスクからテープへの過程の間、単に画像データとオーディオデータをリアルタイムで複写するためにも膨大な演算が必要となる。このことは、一秒当たり３０フレーム、１フレームに３００、０００を超えるピクセル、１ピクセル当たり数ビットで構成されるという、ビデオプログラムの純粋なデータ量からも容易に判る。データ複写処理を実行するのに加え、マイクロコンピュータは全てのシステムを管理し、かつユーザに対応しなければならない。マイクロコンピュータが効果的な処理を行い得る最高速度にまでデータストリームの需要が近づくと、データの信頼性に危惧が生ずる。ホストコンピュータの大容量記憶手段の入力又は出力を担う映像機器の経路（path）上において、いかなる中間的な記憶領域がオーバフローしても、データは失われる。この損失は殆ど修復不可能である。公知のビデオ編集システムにおいて、デバイスからデバイスへのデータを複写するために、ホストコンピュータのＣＰＵは、画像モニタを更新し続けながら、ユーザの要求を即時に実行し、他のシステムの動作を監督する、という責務を負っている。歴史的には、ホストＣＰＵ（host CPU）は、コンピュータを介し、すべてリアルタイム処理の目的でデータの流れを制御していた。公知のビデオ周辺カードはデータの移転についていくらかの制御を代行してはいたが、依然として、ホストＣＰＵはかなり微細に亘るリアルタイム制御を行う責務があった。これらデータ管理に対する要求はデータ量が変動するのに対応して変動し、画像フレームが圧縮能率を変えるのに即時に対応して変動する。発明の概要本発明は、カスタマイズされた周辺ボードにタスクを渡すタイムクリティカルデータを割り付けることによって、リアルタイムに画像データを入力することを可能とする技術および装置を提供するものである。ホストのマイクロコンピュータは、システムの挙動に関する全てを管理する間、データを複写する要求に対してリアルタイムに応える必要がない。本発明は、映像機器とホストの大容量記憶手段との間における信頼性の高いデータ転送を可能とする。概括すれば、本発明の第１の目的は、汎用ホストコンピュータに対してビデオ入出力機能を与えるためのビデオ周辺ボードを提供することである。このビデオ周辺ボードは、映像機器に接続するビデオＩ／Ｏ（入出力）ポート、バスインターフェース回路、およびコントロール回路を含む。バスインターフェース回路は、ホストコンピュータのシステムバスに当該ビデオ周辺ボードを接続し、システムバスのバスマスタとなり得る機能を備える。コントロール回路は、ビデオＩ／Ｏポートとホストコンピュータの記憶手段との間で、リアルタイムにビデオＩ／Ｏポートを通過する画像データの転送を可能とするようにバスインターフェース回路を制御する。本発明の好適な実施態様としては以下の構成を備えてもよい。コントロール回路は、ホストコンピュータからデータ転送を開始し又は停止するための制御要求や、データを格納すべきアドレスを特定するメッセージを受ける。この周辺ボードはホストＣＰＵに対して制御を要求することなくデータの転送を続ける。記憶手段はホストコンピュータのＲＡＭである。制御回路はマイクロプロセッサである。ホストコンピュータは、このＲＡＭと大容量記憶手段との間の画像データの転送を管理するようにプログラムされている。ビデオ周辺ボードはシステムバスを介して転送するためのブロックに画像データをブロック化する回路を含む。本発明の第２の目的は、汎用コンピュータに入出力機能を与える周辺ボードを提供することである。この周辺ボードは、一以上のＩ／Ｏポートと、バスインターフェース回路と、当該周辺ボードを通過する二以上のデータ経路と、リアルタイムにデータの転送を可能とし、より低い優先順位の経路よりも先により高い優先順位の経路を介する転送を完遂させる時間管理を行うように、バスインターフェース回路およびデータ経路を制御するコントロール回路と、を含む。好ましい実施例としては以下の構成を備えてもよい。高い優先順位の経路における信頼性を保つために、時間管理は優先順位に基づいて行われる。より低い優先順位の経路はサブサンプラ（subsampler）を含む。経路上にＣＯＤＥＣを備え得るＩ／Ｏポートの一つによって、より高い優先順位の経路は、ホストコンピュータを映像機器に接続する。コントロール回路は、より高い優先順位の経路上におけるリアルタイム転送の信頼性を保つために、サブサンプル経路を一時停止させる構成を備える。経路はＦＩＦＯを備えてもよい。周辺ボードは、システムバスを介して転送するためのブロックへ、データをブロック化する回路を有する。コントロール回路はマイクロプロセッサである。本発明の第３の目的は、汎用コンピュータに入力機能を与えるための周辺ボードを提供することである。周辺ボードは、シーケンシャルな順序にしたがったデータを受信する入力ポートと、バスインターフェース回路と、コントロール回路と、を備える。コントロール回路は、ホストコンピュータからホストの記憶手段内のバッファのアドレスを受信し、入力ポートにて受信されたデータのシーケンシャルな構造とは異なる構造になるように、バッファ内にデータを再構成すべくバッファ内のアドレスを特定し、入力ポートからバッファの個別アドレスへのデータのリアルタイム転送を可能とするように、バスインターフェース回路を制御する。本発明の好ましい実施態様としては以下ように構成してもよい。コントロール回路により実行される再構成処理は、そのデータに関する制御情報を配置したデータのバッファ内への格納を含む。受信したデータは論理的に可変長なレコードへ構成される。そして、コントロール回路は、各レコードのヘッダーのためにギャップを設けながら、そのレコードを記憶手段へ格納する。特定されたアドレスは、シーケンシャルに増加する順序以外に生成される。本発明の第４の目的は、汎用コンピュータに出力機能を与えるための周辺ボードを提供することにある。この周辺ボードは、出力ポートと、バスインターフェースボードと、コントロール回路とを備える。コントロール回路は、記憶手段からバスインターフェース回路を介して周辺ボードヘデータのリアルタイム転送を可能とするように、バスインターフェース回路を制御する。また、コントロール回路は、周辺ボードを制御する部分と出力ポートに出力する部分との二つに、周辺ボードへ転送されたデータをデマルチプレクス（demultiplex）する。本発明は、以下のような利点を有する。ホストコンピュータはあらゆる低い潜在的なリアルタイム制御の責務から解放される。周辺ボードは、データを転送するためのＲＡＭにおけるアドレスを決定し、データを形式化し、これらのタスクからホストの負荷を取り除く責務を担う。周辺ボードは、非同期に動的に、そして、適応可能にデータを取り扱う。周辺ボードは、入力量にしたがって入力データの処理方法を調整する。入力はサイズが変動するものであってもよい。つまり、周辺ボードは可変サイズの宛先（destination）の供給をホストＣＰＵに要求することなく、正しくそのデータを指定するようにプログラムされる。周辺ボードは実際の記述データが混在した「範囲をはずれた」制御データを格納できるので、これを形式化するための雑用からホストを解放する。他の利点および発明の態様は、以下の実施例および請求項の記載において明らかにする。好適な実施例の説明この好適な実施例をここで説明する。図面図１は、本発明に関するビデオ編集システムの処理に使われる構成機器を概略する斜視図である。図２は、図１に示すシステムにおいて用いられるホストコンピュータとビデオ周辺ボードのブロック図である。図３は、ホストコンピュータの他の構成を示すブロック図である。図４は、図２に示すビデオ周辺ボードにおけるいくつかの態様を詳細に示すブロック図である。図５は、図２に示すコントロール回路のブロック図である。図６は、ホストが周辺ボードに命令する際のデータ構造を示す。図７は、圧縮画像データのパケットフォーマットを示す。図８ａと図８ｂは、このシステムの処理を示すフローチャートである。概観図１および２によれば、ビデオ編集システム１１は、ホストコンピュータ１２に差し込まれる周辺ボードを含む。他の機器としては、ビデオテープレコーダ（ＶＴＲ）１６と、モニタ１８と、キーボード２０と、マウス２２と、大容量記憶ディスク２４と、を含む。ビデオ編集を機能させるためのソフトウェアは二つの部分からなる。第１の部分２６は、ホストコンピュータの中央処理装置（ＣＰＵ）２８において実行されるものであり、主としてユーザインターフェースと管理とを行うものである。そして、他の部分１４は周辺ボードにおいて実行されるものであり、周辺ボード、周辺ボードにおけるデータ転送、ホストコンピュータと周辺ボードとのデータ転送を実行する。ビデオ編集システム１１において、画像はビデオ入力ポート３０を介して読み込まれ、音声はオーディオ入力ポート３２を介して読み込まれる。データが読み込まれた際に、画像はデジタル化され圧縮される。また、音声はデジタル化される。この画像および音声はディスク２４に格納される。圧縮された画像／音声データは伸張され、ディスプレイ１８やスピーカ（図示せず）で再生される。ビデオ編集用ソフトウェア２６により、ユーザは、圧縮した画像や音声を一つのビデオ／オーディオプログラムに集めることが可能となる。プログラムを編集する際に、ユーザはこれを再生しフレーム単位で少しずつ進めるか、集められた組み合わせでアレンジをし直す。一旦、ユーザがプログラムの結果に満足すれば、ビデオ出力ポート３４とオーディオ出力ポート３６を介して、ビデオ記録装置、例えば、ＶＴＲ１６や、放送機器に対し、全フレームレートのまま出力される。図２によれば、周辺ボードは、（ＶＴＲや他のビデオ機器に接続するための）ビデオおよびオーディオポート３０〜３６と、（ホストコンピュータ１２へ入出力するための）バスコントロール回路４２と、多様な信号処理経路と、管理用のマイクロプロセッサ４８とを備える。この経路は、ホストコンピュータのディスク２４への又はディスク２４からのデジタル化された映像を転送するための圧縮／伸張符号化回路（ＣＯＤＥＣ）６０を介する二方向の経路と、ホストコンピュータのディスプレイ１８上にデジタル化された画像を表示するための一方向の色空間変換（ＣＳＣ）およびサブサンプル経路とを含む。ビデオＩ／Ｏポート回路３０は、例えばＮＴＳＣやＰＡＬといったアナログ形式から、例えばＹＵＶ４：２：２フォーマットのデジタルデータ形式へ画像データを変換し、ビデオバス３８上にデジタル画像を出力する（また、ビデオバス３８は、画像伸張の間にＣＯＤＥＣ６０により書き込みがされる。）。マイクロプロセッサ４８は周辺ボードの構成要素を制御する。ビデオバス３８からサブサンプル経路上にあるディスプレイのスクリーンまでの画像信号の経路をたどって説明すると、ＹＵＶデータは、ビデオバス３８から読み込まれ、ディスプレイシステムにより要求されるフォーマットに変換され、サブサンプラ・ＣＳＣ８０においてディスプレイのサブサンプルウインドウに適合するようにサブサンプルされ、周辺データバス４０上へ書込まれる。バスコントロール回路４２は、ホストコンピュータ１２のシステムバス４６を介して、ホストコンピュータ１２のディスプレイメモリ（「フレームバッファ」ともいう。）４０へデータを書込む。ディスプレイシステムは、ディスプレイメモリ４４に書込まれたデータを表示する。マイクロプロセッサ４８は、周辺ボードの構成要素を制御する。レコーディングの期間中、ＣＯＤＥＣ６０はビデオバス３８からＹＵＶフォーマットの画像を取り込み、これを周辺データバス４０へ書込む。バスコントロール回路４２は周辺データバス４０から圧縮画像を取り込み、これをホストのＲＡＭ５０へ格納する。ホストＣＰＵ２８は、定期的にバッファの内容をディスク２４へフラッシュ書き込み（flush）する。再生期間中、処理は逆の手順で行われる。ホストＣＰＵ２８は、ディスク２４からＲＡＭ２４のバッファへ圧縮画像を読み込む。バスコントロール回路４２は、このバッファからＣＯＤＥＣ６０へデータを複写し、ＣＯＤＥＣ６０はこのデータを伸張し、これらをビデオデータバス３８へ出力する。ここから、伸張された画像データはホストのディスプレイ１８にサブサンプル経路を介して表示することが可能であり、また、ビデオ出力ポート３４を介して出力することも可能である。同様にして、４チャンネルまでの音声がＶＴＲ（または他の音楽ソース）から、またはＶＴＲへ、オーディオコントローラ６２とオーディオＩ／Ｏポート３２、３６を介して周辺データバス４６へ、又は、周辺データバス４６から転送される。図３に示すホストコンピュータの他の構成において、ホストコンピュータのＣＰＵ２８、ディスプレイメモリ（「フレームバッファ」ともいう。）４４、メインメモリ５０およびディスクコントローラ５２が、プライベートバス５４を介してホストコンピュータ１２にデータを転送可能に設けられている。プライベートバス５４とシステムバス４６との間にはバスインターフェース５６が設けられている。この場合、周辺ボードのバスコントロール回路４２はシステムバス４６へ、または、システムバス４６からデータを転送し、ホストのバスインターフェース５６はホストコンピュータのプライベートバス５４上の装置へ、または、これら装置からデータをさらに供給する。どのような画像信号においても、スクリーンの下端からスクリーンの上端へと再度トレースをリセットするために垂直ブランキング期間が存在する。垂直ブランキング期間中は電子ビームが停止する結果、以前のフィールドを重ね書きすることがない。垂直ブランキング期間の間、「垂直同期」パルスと呼ばれる同期パルスが出現する。インターレースフォーマットにおいて、１フレームに２つの垂直ブランキング期間が存在する。このような２つの垂直同期パルスは、これら時間関係により、フレームを構成する２フィールドの実際のイメージデータと区別される。多くのバスプロトコルはバスマスタを多重化することが可能である。このバスマスタは、現時点で、バスおよびそのバス上における読み込み又は書き出しを始める一つの装置を「所有」している装置である。他の装置は、現在のバスマスタをそのバスから切り離すための交渉をする。いくつかのバスプロトコルにおいては、他の装置は、第一のバスマスタへバスを引き渡す前の限られた時間のみ、バスマスタとなるに過ぎない。他のプロトコルでは、新しいバスマスタは、他の装置が代わりにバスの切り離しを要求するまで、そのバスを所有し続けることができる。バスコントロール回路４２は、システムバス４０のバスマスタになることができる。もしも、プライベートバス５４が存在するならば、周辺ボード１０は、ホストＣＰＵ２８の手を介さず、直接ホストのＲＡＭ５０（またはディスプレイメモリ４４）と対話することができる。このことは、周辺ボード１０とホストＣＰＵ２８とは、ＲＡＭ５０への時分割アクセスが可能である。すなわち、周辺ボード１０がデータをＲＡＭ５０へ、または、ＲＡＭ５０から転送している間、ホストＣＰＵ２８は自分自身のレジスタとキャッシュのパラレル出力を処理することが可能である。周辺ボード１０が変換しようとする２つの資源は、ホストコンピュータのＣＰＵ２８におけるサイクルと、バス４６および５４上のバンド幅である。周辺ボードは、これをデータ翻訳により遂行する。例えば、圧縮符号化や伸張復号化、色空間変換、およびデータ転送機能を実行する。この周辺ボードは、ホストＣＰＵ２８の全体管理の下にあるが、ホストＣＰＵには、周辺ボードにおける直接的な逐語的管理の実行を求めない。２レベルのタイミング制御が、これら同期した動作を完遂するために求められる。第１のレベルは、ホストＣＰＵ２８中のソフトウェア２６と、周辺ボードのマイクロプロセッサ４８のソフトウェア１４とにより実行される。タイミング制御についての第２のレベルは、圧縮回路から来る画像データを周辺バスがデータ転送のために要求するレートとは異なるレートで展開させること、または、圧縮回路への画像データを異なるレートで使用させることを可能とするハードウェアによって完遂される。構成図４に、周辺ボード１０を介する第１データ経路をより詳細に示す。ビデオデータバス３８は、いくつかの構成機器、例えば、ビデオ入力ポート３０やＣＯＤＥＣ６０の復号化回路部分によって生成された画像データを搬送する。データバス４０は、サブサンプル経路やコード化されたビデオと、ＣＯＤＥＣの経路との間のサブサンプルされた画像を搬送する。バスコントロール回路４２は、ホストのＲＡＭ５０やディスプレイメモリ４４と周辺データバス４０との間で、データを搬送する（ホストがシステムバスに接続されたＲＡＭおよびディスプレイメモリにより構成される図２の構成、このホストがプライベートバスを有するという図３の構成のいずれもが、適用可能である。）ＣＯＤＥＣ６０は、Ｌ６４７６５ＱＣ−３０（ＣＳＲＢＣ），Ｌ６４７３５ＱＣ−３５（ＤＣＴ）、Ｌ６４７４５ＱＣ−３０（ＪＰＥＧコーダ）というＬＳＩ論理回路から構成される３つのチップを備える。サブサンプラ・色空間コンバータ８０は、ピクセルセミコンダクタからのＣＬ−ＰＸ００７０（Video Window Generator）を備える。これは多様な標準的なビデオ入力フォーマットを、多様なＲＧＢ変調出力に変換するものである。選択されるＲＧＢフォーマットは、ホストコンピュータのディスプレイシステム１８により求められる形式に適合する。ビデオデータバス３８、色空間コンバータ・サブサンプラ８０およびＣＯＤＥＣ６０は、ビデオＩ／Ｏシステムのレートで処理を行う。しかしホストコンピュータ１２は、多様な周辺機器やユーザプログラムからの割り込みに対応する責務があるので、リアルタイム動作は行えない。ＦＩＦＯ（first-in first-out que ueing store）９０、９２、９４は、リアルタイム処理と、ホストコンピュータ１２および周辺データバス４０からの本来的に非同期な処理と、を非干渉結合（ decouple）する。サブサンプル経路において、色空間変換され、サブサンプルされたピクセル値８８は、サブサンプルＦＩＦＯ９０へバッファリングされる。バスコントロール回路４２は、ＦＩＦＯ９０のサブサンプルされたビデオ出力を読み込み、ピクセル値をシステムバス４６経由でディスプレイメモリ４４へ効果的に転送するため、ピクセル値をブロックにまとめる。このサブサンプルＦＩＦＯ９０は、３２ビットのビット幅と１６ｋワードの深さを備える２５ｎｓパーツを用い、各エントリは１ピクセルのＲＧＢ値をエンコードする。圧縮ＦＩＦＯ９２および伸張ＦＩＦＯ９４は、ＣＯＤＥＣ６０を周辺データバス４０に接続する。圧縮ＦＩＦＯ９２および伸張ＦＩＦＯ９４は、各々８２ビットのビット幅、１６ｋワードの深さを備え、２５ｎｓパーツを用いる。この好適な実施例において、周辺ボードを制御するマイクロプロセッサ４８は、モトローラ社製のＭＣ６８０３０である。比較的高速なマイクロプロセッサは、リアルタイム処理にとって必要な要求を満足するように選択する。マイクロプロセッサ４８の制御下にある周辺ボード１０の構成要素は、バスコントロール回路４２、サブサンプラ・色空間コンバータ８０およびＣＯＤＥＣ６０を含む。この制御は、オーディオ経路において、サブサンプルＦＩＦＯ９０、圧縮および伸張ＦＩＦＯ９２、９４、およびホストＣＰＵからのメッセージを監視することによって、効果的に行われる。マイクロプロセッサ４８は、周辺ボードの中におけるデータ転送や、周辺ボードのＦＩＦＯとホストコンピュータのＲＡＭと間のデータ夕転送の時間管理を行う。時間管理で第１番目に優先すべきことは、ビデオ／オーディオ入力ポート３０、３２からホストのディスク２４へのデータの流れや、ディスクからビデオ／オーディオ出力ポート３４、３６へのデータの流れの信頼性を維持することにある。残りのデータの転送処理、いわゆるサブサンプルウインドウの更新処理は、この主たる流れの前後で時間管理される。マイクロプロセッサ４８はＦＩＦＯ９０、９２、９４、９６および９８の充填レベルを監視し、コマンドやホストＣＰＵ２８からのメッセージを受け付ける。各ＦＩＦＯは４つの充填レベル（空状態、少なくとも１エントリが満たされた状態、プログラム可能な「危険」レベルを超えた状態、およびオーバーフロー状態）を示すことができる。ホストＣＰＵ２８からのコマンドは、手短にいえば、「サブサンプル開始」、「圧縮停止」等の本来的な管理に関するものである。メッセージは、ホストのＲＡＭ５０のバッファや、充填され周辺ボード１０に複写する準備の整ったバッファのロケーションを示す。マイクロプロセッサ４８は、バスコントロール回路４２に指令をし、ステータス情報をホストＣＰＵ２８に返す。バスコントロール回路４２に対するコマンドは、ホストＲＡＭ５０で与えられたアドレスから特定されたＦＩＦＯに、またはＦＩＦＯからホストＲＡＭ５０で与えられたアドレスに向けての転送を特定するものであってもよい。周辺ボート１０の制御レジスタの一つからホストのＲＡＭ５０内のアドレスに向けての転送を特定するものであってもよい。マイクロプロセッサ４８は、ホストＣＰＵ２８に対し割り込みをかけて、入力バッファが充填され、ディスクにフラッシュ動作可能であるか否か、またはＦＩＦＯがオーバーフローしたか否かを伝達する。ホストＣＰＵ２８と周辺ボード１０は、周辺ボードのコマンドおよびステータスキュー６４を経由して通信する。コマンドおよびステータスキューは、順番に転送されるメッセージから一方向に転送されるメッセージを分離捕獲するストリップを備えたマルチレーンハイウェイ類似の双方向ＦＩＦＯである。キューはシステムバス上に単一のアドレスを占有する。これはマルチワードメッセージを周辺ボードに書き込み、ホストがそのアドレスに対するアドレスを書込むものである。マイクロプロセッサ４８は、コマンドキュー６４からこれらのメッセージを排出させ、各々に従って動作する。マイクロプロセッサ４８が周辺ボードからホストに対しメッセージを転送する際、コマンドおよびステータスキュー６４で待っているコマンドがあることを伝えるため、ホストに割り込みがかかる。これらのデータ構造とメッセージについては以下のサブサンプル処理と再生処理との関連において述べる。図５を参照すると、バスコントロール回路４２はシステムバス４６を周辺ボード１０へ接続する。バッファ２２０は、バスデータとシステムバス４６のアドレス線をバッファリングする。データバッファ２２４は、データをシステムバス４６に転送するため、また、システムバス４６から受信するためにバッファリングし、スレーブアドレスラッチ２２６は、これらアドレスをラッチする。周辺ボード１０はバスマスタとして動作してもよい。この場合、バスマスタアドレス生成回路２３６（マイクロプロセッサ４８に接続する）は、これらのバスの取引のためのアドレスを生成する。バスマスタ／スレーブコントロール回路２２８は、バスへのバスコントロール信号２３０を生成し、バスからのバスコントロール信号２３０を受信し、マイクロプロセッサ４８および周辺ボード上の他の構成要素からの、または、他の構成要素への信号２３２、２３４を通過させる。マイクロプロセッサ４８は、バスコントロール回路への比較的大きいデータ転送を特定し、バスコントロール回路４２はこの大きな要求を小さなブロックに分解する。このブロック化は、一時に１つの３２ビットワードデータの転送に関して有効であり、また、受け入れがたい長時間に亘るバスの占有を防ぐ。ブロック間のギャップは、より優先順位の高い処理（ＣＯＤＥＣの複写処理、オーディオチャンネルの複写処理やダイナミックＲＡＭのリフレッシュサイクル）を、より優先順位の低い処理（サブサンプル化された画像データの流れ）に優先して処理することを可能とする。サブサンプラを制御するためのメッセージのフォーマットは、図６に示すＣ言語による構造体に示してある。「enum Subsample_mode_t」は停止／開始コマンドであり、ホストがサブサンプラの制御を可能とするものである。サブサンプラは、次のフレームとの境界において、または、直ちに一時停止するよう指定されることが可能である。サブサンプラはサブサンプルし、１フレームを表示し、一時停止し（k_one_Frame）、毎フレームのサブサンプルをし（k_Full_Speed）、または、１フレームおきにサブサンプルする（k_Half_Speed）ように指令される。半速度の設定により、ピクセルサブサンプラ部は１フレームおきに無視する。メッセージパケットはそれ自身、１パケット長とソースと宛先アドレスとを有するヘッダを含む。「タイプ」メンバーは、異なる種類のunion（共有体）（サブサンプラ処理に関するvariantのみが示されている）の中で識別するものである。周辺ボードは、このパケットが処理過程に入るとシーケンスナンバーを取り消す。このことにより、ホストは、リプレイパケットと周辺ボードに対して発信されたパケットとを相関させることができる。unionのwindow_locationのvariantは、サブサンプルウインドウの中の左上の画素についての、ホストのメモリ上のアドレスを特定する。メンバー「row_byes」はディスプレイメモリにおける連続する走査線の間のアドレスオフセットを示す。メンバー「height」と「width」はサブサンプルウインドウの次元を示す。message_paket構造体は、図６には示さない他のメンバを有する。すなわち、これらは、このメモリ内におけるメッセージパケットの集合を管理するためホストが使用するものであるが、これらのメンバは周辺ボードに対しては送信されない。ホストコンピュータとして好適なものは、アップル社のマッキントッシュの型番Quadra９５０またはこれよりも高速な機種である。ビデオ編集作業はホストコンピュータのＣＰＵ上で走るソフトウェア２６の制御によって行われる。このソフトウェアは、ビデオ編集作業を制御するための画像のユーザインターフェースをユーザに提供し、周辺ボード１０の処理を管理する。しかし、ホストＣＰＵ２８に求める管理は限られる。すなわち、サブサンプリングをするために、ある特定のスクリーン部分におけるウインドウ中で画像表示を開始するために、ＣＰＵ２８は１つのメッセージを周辺ボードに与える。ウインドウを異なるスクリーンのウインドウに移動するメッセージや、表示を停止するためのメッセージをその後に周辺ボードに発信してもよいが、画像表示を維持するためだけのために、さらなるメッセージや演算がマッキントッシュのＣＰＵから要求されることはない。ビデオＩ／Ｏポート３０、３４から、または、ビデオＩ／Ｏポートへデータを複写する場合、ホストＣＰＵ２８はディスク２４とＲＡＭ５０との間でのデータの複写を求められるだけである。残りの処理は、周辺ボード１０によって処理される。図７に、ディスクに格納されるときの符号化されたビデオフィールドのためのデータパケットフォーマット１１０を示す。全Ｑファクタをセットし、データカウントが１３１ワードのパケットヘッダに格納される。このＱファクタは６４のクロミナンスエントリと６４のルミナンスエントリ１１２、１１４に格納される。識別フラグ１１１、１１３は６４エントリがクロミナンスであるかルミナンスであるかを識別する。各Ｑファクタは８ビットからなるが、パケットにおいて、Ｑファクタは３２ビットにされる。３２ビットカウント１１５は、流すべき圧縮データのワード数「１カウント」を示し、フィールドイメージの「１カウント」ワードからなる圧縮データ１１６がそれに続く。このように、各ビデオフィールドは、Ｑファクタ１１２、１１４のような自分の符号化キーを備え、これを保持する。連続するフィールドは識別子としてのＱファクタとともに符号化してもよいが、フィールドの圧縮イメージはすべての、同一のＱファクタヘッダ１１１− １１４を格納するのではない。このことにより、Ｑファクタの変更が、圧縮画像データのいずれのフィールドの境界でも起こる得ることになる。バスコントロール回路４２およびマイクロプロセッサ４８は、ＣＯＤＥＣ６０からホストのＲＡＭ５０内のバッファへ画像データを転送する際のすべてのリアルタイム負荷を代行する。ＲＡＭバッファからディスク２４への転送は、ホストＣＰＵ２８によって非同期に行われる。圧縮期間中にホストの行う唯一の責務は、圧縮の最中には、周辺ボードが使用できかつ空の十分なディスクバッファを供給し、また、伸張の最中には、使用ができかつ充填されたディスクバッファの供給を行うことである。このホストは、満杯のバッファをディスク２４にフラッシュ書き込みすることにより、空バッファの書き込みを維持する。作用図８ａを参照しながら、システムの作用について以下に述べる。ホストコンピュータの電源が投入され、ブートストラップ処理が実行されると、外部ディスプレイ装置が（図２に示すような）システムバスに存在するか否か、ディスプレイが（図３に示すような）ホストのプライベートバスに存在するか否か、さらにどのアドレスにディスプレイメモリが割り付けられているかを探索するために、ディスプレイシステムに質問する。また、ホストは拡張スロットに挿入されている周辺ボードの各々に対し質問し、各々に対しメモリアドレスを割り付ける。電源投入ルーチンの部分のおいて、周辺ボード１０は自己診断プログラム（周辺ボード１０上のＲＯＭに格納されている）を実行し、ホストコンピュータ１２からマイクロプロセッサ４８へソフトウェア１４がダウンロードされるのを待つ。ビデオ編集ソフトウェア２６がホストコンピュータ１２上でスタートすると、ホストは仮想メモリモードから抜け出し、その結果、周辺ボード１０はホストのアドレス空間にアクセスするようになる。ホストのソフトウェア２６は、それから周辺ボードに周辺ボードのためのソフトウェア１４をダウンロードする。ダウンロードされたソフトウェア１４は、周辺ボード１０の中でのハンドシェイキングを実行し、次いでホストＣＰＵ２８とのハンドシェイキングを実行する。このスタートアップルーチンが終了すると、周辺ボードは自分自身をデフォルトモードに設定し、ビデオバス上のイメージデータがホストによって特定されたウインドウの中に表示される。そして、周辺ボードは、ポート３０−３６を介して画像または音声を記録しまたは再生する準備が整う。一旦システムが処理に入ると、周辺ボードを介するサブサンプリング経路は実質的にいつもアクティブとなり、ビデオデータバス上の画像データが何であっても表示可能なＲＧＢ形式に変換し、縮小サイズのイメージにサブサンプリングし、ピクセル値をディスプレイメモリ４４に格納する。このように、ユーザは、常に入力され、出力される画像データをホストのディスプレイ内のサブサンプルウインドウの中で観察することができる。色空間変換、サブサンプリング、ＦＩＦＯ９０への書き込みは、同期状態であって、実質的にリアルタイムで映像機器のレートでもって続けられる。しかしながら、サブサンプリング経路はシステム資源（例えば、システムバス４６）にとって周辺ボードを介する他の経路と競合するに相違ないので、バスコントロール回路４２はサブサンプルＦＩＦＯ９０からディスプレイメモリ４４へ非同期にデータを転送する。解決すべき多様な経路間における時間管理については、以下で説明する。他のタスクから解放されるので、データ転送過程にはホストコンピュータＣＰＵ２８は、関与しないものとなる。ホストＣＰＵ上で走るソフトウェア２６は、ユーザにいくつかの選択肢を提供する。典型的には、ユーザは最初にＶＴＲ１６またはディスク上の他のソースからロードして、その後に画像を編集できるようにする。編集が終了すると、圧縮された画像をディスクからＶＴＲ１６に複写することができる。ユーザのコマンドにより、ホストコンピュータは、サブサンプリング経路を停止させたり、フレームをフリーズしたり、ホストコンピュータに他の目的のためディスプレイメモリの再要求を許可したりを周辺ボードに指令してもよい。また、ホストＣＰＵ２８とソフトウェア２６は、ソステム管理タスクを実行することができる。すなわち、ホストは周辺ボード１０におけるエラーを検出し、不完全で不整合な状態をクリアするために、周辺ボードをリセットすることができる。ユーザがシステム１１に対し画像データを圧縮する旨を要求すると、デジタル化された画像データが、ＶＴＲ１６とビデオ入力ポート３０によって、ビデオバス３８に供給され、ＣＯＤＥＣ６０によって使用される。ＣＯＤＥＣ６０は画像を圧縮し、圧縮されたデータは圧縮ＦＩＦ０９２にバッファリングされる。バスコントロール回路４２は、圧縮ＦＩＦＯ９２から、圧縮画像データと圧縮パラメータとをホストコンピュータのＲＡＭ５０に複写する。その後、圧縮パラメータと圧縮データは、記憶手段としてのディスク２４に書込まれる。エンコードする経路中で同期する部分、ビデオデータバスと圧縮ＦＩＦＯ９２との間の部分は、大まかにいって、ビデオＩ／Ｏポートで生成されるピクセルクロックと垂直同期パルスよって進行する。一度圧縮されたピクセルが圧縮ＦＩＦＯ９２へ格納されれば、圧縮ＦＩＦＯ９２がオーバーフローしない限り、非同期に進行するものでもよい。図８ｂは、圧縮コーディングの期問中のシステム処理について示す。この左の列は、周辺ボードのマイクロプロセッサにより行われる工程を示し、右の列は、ホストＣＰＵ２８によって行われる工程を示す。図４、５および８ｂによれば、バスコントロール回路４２は、周辺ボードのマイクロプロセッサ４８の補助を得て、圧縮ＦＩＦＯ９２からホストのＲＡＭ５０の内部のディスクバッファに対し、圧縮した画像データを転送する。バスコントロール回路４２は、圧縮ＦＩＦＯ９２からデータワードを読出し、コントロール回路２２８とアドレス生成回路２３６がシステムバス４６を介するバス転送のために、データを１６ワードブロックへとブロック化する。マイクロプロセッサ４８とアドレス生成回路２３６は、ＣＯＤＥＣ６０によって生成された可変長のデータパケットを計数する。各フィールドの始まりにおいて、アドレス生成回路はデータパケットのヘッダ領域１１１−１１５のためにディスクバッファの中に１３１ワードを書込む。マイクロプロセッサ４８は各ＲＡＭバッファにおいて使用されるワードを計数し、バッファリングが終了してディスク２４に書込む準備が整うと、ホストＣＰＵ２８に対し告知する。マイクロプロセッサ４８は、次のバッファのアドレスをアドレス生成回路２３６に供給する。データ転送は、圧縮ＦＩＦＯ９２が空になったこをと示すまで続けられる。ＦＩＦＯの排出を最後まで続けたとき、周辺ボードはそのバスを解放し（または、サブサンプルのような低い優先順位の転送を開始し）、圧縮ＦＩＦＯが再び空でない状態になるまでスリープ状態となる。各フィールドの終わりには、マイクロプロセッサ４８はそのフレームにおける圧縮データのワード数のカウント数「１カウント」およびＣＯＤＥＣ６０からの、そのフィールドで用いられたパラメータ値を獲得する。バスコントロール回路４２は、その「１カウント」とコーディングパラメータをホストに伝達し、「１カウント」値とコーディングパラメータは、そのフィールドデータのための１３１ワードのヘッダにセットされる。そして、ホストＣＰＵ２８にバッファリングが終了しディスク２４にフラッシュ書き込みが可能である旨を伝達する。一旦、圧縮データ（および関連するデジタルオーディオサンプル）がＲＡＭに格納されると、ホストＣＰＵ２８は、それらをディスクにフラッシュ書き込みするための時間管理を行う。この処理は、周辺ボードに先立って有効なバッファの供給を維持するものだが、このフラッシュの流れは周辺ボードをバスから追い出すような激しいものではない。ユーザが伸張を要求した時、すなわち、以前の圧縮画像データの断片を再生する場合、ホストのマイクロプロセッサ２８とバスコントロール回路４２は、ホストコンピュータのディスク２４に対しデータを要求して、伸張ＦＩＦＯ９４を充填する。この過程については以下に述べる。このデータはＣＯＤＥＣ６０に転送され、これらは伸張処理されデジタル画像としてビデオバス３８に現れる。図６を再び参照すれば、再生を試みるための各フレームにとって、周辺ボードのマイクロプロセッサ２８は、メンバ「frame」に示されるタイムスタンプＩＤによって、そのフレームを要求するホストに対し、「PT_VideoFrameRequest」や「PT_AudioFrameRequest」メッセージパケットを送信する。周辺ボードは、十分なフレーム要求を待つので、ホストのバッファ充填過程は、周辺ボードの排出過程よりも先んじることになる。ホストは、そのメッセージをマッキントッシュのディスクエンジンに対する要求へ翻訳する。一旦、ディスクエンジンがＲＡＭ５０の中にデータを書込むと、ホストＣＰＵ２８は「PT_VideoFrameDescriptor」や「PT_AudioFrameDescriptor」パケットを、コマンドおよびステータスキュー６４を経由して周辺ボードに戻す。このパケットは、データが読まれ計数されるホストＲＡＭ５０のアドレスを示す。マイクロプロセッサ４８とバスコントロール回路４２がデータをバッファから伸張ＦＩＦＯ９４とオーディオ出力ＦＩＦＯ９８へ排出すると、周辺ボードはパケットの「type」を「PT_VideoFrameDiscard 」や「PT_VideoFrameDiscard」に変更する。そして、キューステータスを検査べきことを知らせるためにホスト２８に割り込みをかけて、それらパケットをコマンドおよびステータスキュー６４を介して、ホストに戻す。ホストは、捨てられた記憶内容を任意な記憶領域に戻す。伸張処理は、単一のフレーム（２フィールド）が伸張されるか、または周辺ボード１０がホスト２８から一時停止コマンドを受けるまで伸張を継続するようにしてもよい。単一フレームモードは静止画の圧縮に有効である。一時停止コマンドによって、ステータス装置１００は、強制的にＣＯＤＥＣ６０の停止を実行する。これは動作中であるいずれかのデータの伸張を完遂させ、次の圧縮データのロードを禁止することにより行われる。マイクロプロセッサ４８は、周辺ボード上のタスクに優先順位を割り付ける責務を負う。ホストのディスプレイ１８にビデオデータバス３８上の画像データを表示するため、サブサンプル経路は実質的に常時アクディブになっている。しかし、大まかにみて、ＣＯＤＥＣを介したいずれのデータ転送も表示処理の先に行われる。テープからディスクへの複写処理におけるデータ損失は不可逆的であり、できる限り避けなければならない。他方、サブサンプル経路がＣＯＤＥＣの経路から遅れることを認め、または、画像表示から１フレームを省略することは、継続性のない失敗である。周辺ボードのマイクロプロセッサは、この優先順位を強制することにより、複写する際のデータの流れの信頼性を維持する責務を有する。マイクロプロセッサ４８は、ＦＩＦＯ９０、９２、９４が出力するレートであって、かつホストコンピュータのシステムバス４６の飽和レートにまでその転送レートを制御する。このように、システムは、ディスプレイメモリに転送された画像データの転送レートを選択することができる。これにより、ディスプレイに表示されるサブサンプルした画像のフレームレートを変更することができる。この流れ制御は、周辺ボードのマイクロプロセッサ４８によって行われる。つまり、マイクロプロセッサは、ＣＯＤＥＣのＦＩＦＯ９２、９４とオーディオ経路のＦＩＦＯ、およびサブサンプルＦＩＦＯ９０の充填レベルを監視し、この情報により周辺ボードのバス上の処理を制御する。すなわち、もしもＣＯＤＥＣＦＩＦＯ９２、９４が満杯に近づいている場合には、マイクロプロセッサ４８はバスコントロール回路のサブサンプルＦＩＦＯ９０の排出を中止し、ＣＯＤＥＣＦＩＦＯ９２、９４を排出することについて、即時に注意を喚起する。実際には、サブサンプルウインドウはほぼリアルタムに更新され、遅延は２フレームから４フレームに制限される。図８ａに示す中央ループを参照すると、周辺ボードのマイクロプロセッサ４８はＦＩＦＯを監視し、データ転送を指令する。マイクロプロセッサ４８は、ＦＩＦＯが効果的にデータをブロック転送するため十分な充填をすることを許容する。すなわち、システムバス４６を介しての転送のために、サブサンプルＦＩＦＯ９０は、３２ビット幅の１６個のワードのブロックへとブロック化される。ブロック間のギャップは、他の処理、すなわち、ＣＯＤＥＣの複写処理、オーディオチャンネル複写処理、または、ダイナミックＲＡＭのリフレッシュサイクルが、サブサンプル化された画像データの流れに先立つことを許容する。その結果として、ディスプレイの流れは完全に非同期（サブサンプルウインドウにおける表示は、フレームの表示部分で、通常人間の目で識別するには余りに短い時間に頻繁に分散される。）となる。ＣＯＤＥＣストリームが相当に満杯となる期間、すなわち、圧縮容易なものから圧縮困難なもの（手短にいえば、よりエッジの鋭い新しいシーン）へと直接シーンが変化した場合、複写の流れを超えてデータ量が減少するまでの数フレームの間、バスコントロール回路４２はサブサンプルＦＩＦＯ９０の排出を中止する。サブサンプルＦＩＦＯ９０は、この期間中オーバーフローしてもよい。周辺ボードのマイクロプロセッサ４８がサブサンプルＦＩＦＯ９０をフラッシュ動作させ、次のフレームかフィールドの境界を待って、それからサブサンプルビデオストリームを再開する。マイクロプロセッサ４８とバスコントロール回路４２は周辺ボードのＦＩＦＯ９０、９２、９４とホストのＲＡＭ５０との間のデータを効果的に転送するために協力する。マイクロプロセッサ４８とバスコントロール回路４６とが協力する第１の例は、ＣＯＤＥＣ６０の出力からホストのＲＡＭ５０への圧縮画像データの複写である。マイクロプロセッサ４８は、圧縮ＦＩＦＯ９２の充填レベル、ホストのＲＡＭ５０におけるリングバッファの残りの領域およびフィールドが終了する前に残ったＣＯＤＥＣにおけるデータ量を監視する。そして、ホストのＲＡＭ５０の特定されたアドレスからＦＩＦＯへ、ＦＩＦＯからＲＡＭ５０へのデータにおける特定されたワード数を転送するためのコマンドを、バスコントロール回路４２に発信する。バスの混雑を解消するために、バスコントロール回路４２はマイクロプロセッサ４８からの要求を、より小さなブロック、例えば、１ブロック当たり３２ビット幅からなる１６個のワードデータに分割する。各ブロックにとって、バスコントロール回路４２はサブサンプルＦＩＦＯ９０や圧縮ＦＩＦＯ９２からデータを排出し、システムバス４６を介してディスプレイメモリ４４かホストのＲＡＭ５０の正しい位置にそれらを書込む。第２の例としては、サブサンプラ８０の出力からディスプレイメモリ４４へのサブサンプルデータの複写とインターレースの解除である（水平走査線は色空間コンバータ、サブサンプラおよびサブサンプルＦＩＦＯにおいて間引き走査された順序となる）。バスコントロール回路４２は、バスが１転送ブロック（典型的には、１ブロック当たり３２ビット幅からなる１６個のワード）となるまでサブサンプルＦＩＦＯ９０からピクセル値を一つ一つ符号化した３２ビット幅のデータを要求し、その後そのピクセル値をブロックで転送する。走査線の終わりまたはフィールドの終わりにおいて、バスコントロール回路４２はマイクロプロセッサ４８に割り込みをかけ、ピクセルからなる次の走査線のためのディスプレイメモリ４４における正しいアドレスを、そのアドレス値から計算させる。サブサンプル化されたフィールドの各走査線をディスプレイメモリ４４の正しいラインに対応させることにより、フレームを構成するフィールドのインターレースを解除するためにの新しい走査線のアドレスが計算される。マイクロプロセッサ４８は、このアドレスと次の走査線におけるピクセルの数とをバスコントロール回路４２へ供給する。マイクロプロセッサ４８がバスコントロール回路４２にデータを転送させるための時間管理は、大変広範囲に亘って変化する。なぜなら、圧縮画像の「密度」が変化するからである（いくつかのフィールドは比較的小量または多量の圧縮データに圧縮される。）。正しいデータのキューイングとシステムバス４６の転送を効果的に担うべき異なるデータの転送レートを認識することにより、バスマスタを行う技術は、速度およびホストコンピュータ１２−周辺ボード１０間のデータ転送の信頼性を改善する。本発明の他の実施例をクレームにおいて示す。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＶＮ

Claims

【特許請求の範囲】（１）映像機器に接続する形状を備えたビデオ入出力ポートと、ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバスマスタとなることが可能なバスインターフェース回路と、前記ビデオ入出力ポートとホストコンピュータの記憶手段との間で、前記ビデオ入出力ポートを介してリアルタイムな画像データの転送を可能とすべく前記バスインターフェース回路を制御するコントロール回路と、を備える汎用ホストコンピュータに対しビデオ入出力機能を与えるためのビデオ周辺ボード。（２）前記コントロール回路は、前記データの転送を開始するためのホストコンピュータのＣＰＵからの制御コマンド、前記データの転送を停止するためのホストコンピュータのＣＰＵからの制御コマンド、および、前記データを転送すべき前記記憶手段内のアドレスを記述したこのホストコンピュータのＣＰＵからの指令を受信し、前記周辺ボードは、さらにこのホストコンピュータのＣＰＵに要求することなく、前記開始のコマンドと停止のためのコマンドとの間における前記データの転送を継続する請求項１に記載のビデオ周辺ボード。（３）前記記憶手段は、ランダムアクセスメモリである請求項２に記載のビデオ周辺ボード。（４）音声のための記録再生装置に接続するためのオーディオ入出力ポートを備え、前記コントロール回路は、前記オーディオ入出力ポートと前記ホストコンピュータの記憶手段との間の前記オーディオ入出力ポートを介してリアルタイムなオーディオデータの転送を可能とする請求項１に記載のビデオ周辺ボード。（５）前記コントロール回路は、マイクロプロセッサを備える請求項１に記載のビデオ周辺ボード。（６）当該ビデオ周辺ボードは、当該ビデオ周辺ボードを通過する二以上のデータ経路を有し、各前記経路は二つの端部と一の優先順位を有し、各前記端部は前記バスインターフェース回路、前記ビデオ入出力ポートまたは当該周辺ボードの他の入出力ポートに接続され、各前記入出力ポートは、前記経路のうちの一つの端部に接続され、前記コントロール回路は、前記経路を介してのリアルタイムなデータ転送を可能とすべく前記バスインターフェース回路および前記データ経路を制御し、かつ前記経路のうちのより高い優先順位を有する経路が、前記経路のうちより低い優先順位を有する経路よりも先に転送を完遂するように時間管理を行う請求項１に記載のビデオ周辺ボード。（７）一の前記経路はサブサンプル経路であり、他の前記経路は圧縮伸張符号化回路を備える請求項６に記載のビデオ周辺ボード。（８）一の前記経路は、オーディオ経路である請求項６に記載のビデオ周辺ボード。（９）前記記憶手段は、ホストコンピュータにおけるＲＡＭであり、前記ホストコンピュータは、前記ＲＡＭと前記ホストコンピュータの大容量記憶手段との間の前記データの転送を管理するようにプログラムされ、前記コントロール回路は、前記ホストコンピュータの転送管理と協働するようにプログラムされている請求項１に記載のビデオ周辺ボード。（10）画像データを前記システムバスを介して転送するためのブロックへとブロック化する回路を備えた請求項１に記載のビデオ周辺ボード。（11）前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の特定された個別アドレスに対しデータを格納し、前記コントロール回路は、ホストコンピュータから前記記憶手段内のバッファのアドレスを受信し、前記データが前記ビデオ入出力ポートで受信された際のシーケンシャルな構造とは異なる構造となるように前記バッファへ前記データを再構成するために、前記バッファ内の個別アドレスを特定し、前記ビデオ入出力ポートから前記バッファの前記個別アドレスへ、データのリアルタイム転送を可能とすべく、前記バスインターフェース回路を制御する請求項１に記載のビデオ周辺ボード。（12）前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の特定された個別アドレスからデータを読出し、前記コントロール回路は、前記記憶手段から当該ビデオ周辺ボードへ前記バスインターフェース回路を介してデータのリアルタイム転送を可能とすべく前記バスインターフェース回路を制御し、当該ビデオ周辺ボードを制御する部分と前記ビデオ入出力ポートに出力する部分との二つに、当該ビデオ周辺ボードへ転送された前記データをデマルチプレクスする請求項１に記載のビデオ周辺ボード。（13）前記ビデオ入出力ポートと前記バスインターフェース回路との間で、前記画像データを圧縮しまたは伸張するための圧縮伸張符号化手段を備える請求項１に記載のビデオ周辺ボード。（14）各々が外部周辺装置へ接続する一または二以上の入出力ポートと、ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバスマスタになることが可能なバスインターフェース回路と、周辺ボードを通過する二以上のデータ経路であって、各前記経路が前記経路の二つの端部の間のデータを転送するために用いられ、かつ一の優先順位を有し、各前記端部が前記バスインターフェース回路または前記入出力ポートのうちの一つに接続され、少なくとも二つの前記経路のうち少なくとも一の端部が前記バスインターフェース回路に接続され、かつ各前記入出力ポートが前記経路のうちの一つの経路の一の端部に接続された前記データ経路と、前記経路を介するデータのリアルタイム転送を可能とすべく前記バスインターフェース回路および前記データ経路を制御し、かつ前記経路のうちのより高い優先順位を有する経路が、前記経路のうちより低い優先順位を有する経路よりも先に転送を完遂するように時間管理を行うコントロール回路と、を備えた汎用ホストコンピュータに対し入出力機能を与えるための周辺ボード。（15）前記時間管理は高い優先順位の経路の信頼性を維持するために優先順位に基づいて行われる請求項１４に記載の周辺ボード。（16）前記より低い優先順位の経路は、画像データををホストコンピュータのディスプレイメモリへサブサンプリングするためのサブサンプラを備え、前記より高い優先順位の経路は、ホストコンピュータを前記入出力ポートのうちの一つにより映像機器へ接続し、前記コントロール回路は、前記より高い優先順位の経路上のデータのリアルタイム転送についての信頼性を維持するために前記サブサンプル経路を一時停止する請求項１５に記載の周辺ボード。（17）前記より高い優先順位の経路は、圧縮伸張符号化回路を備える請求項１６の周辺ボード。（18）外部周辺装置が前記入出力ポートの一つにおいてデータを供給しまたは消費し、当該周辺ボードはさらに前記バスインターフェース回路と前記一の入出力ポートとの間の前記データを格納するためのＦＩＦＯ（first-in-first-out que ueing store）を備える請求項１４に記載の周辺ボード。（19）データを前記システムバスを介して転送するためのブロックへとブロック化するための回路を備えた請求項１４に記載の周辺ボード。（20）前記コントロール回路は、マイクロプロセッサを備える請求項１４に記載の周辺ボード。（21）前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の特定された個別アドレスに対しデータを格納し、前記コントロール回路は、ホストコンピュータから前記記憶手段内のバッファのアドレスを受信し、前記データが前記入出力ポートで受信された際のシーケンシャルな構造とは異なる構造となるように前記バッファヘ前記データを再構成するために、前記バッファ内の個別アドレスを特定し、前記入出力ポートから前記バッファの前記個別アドレスへ、データのリアルタイム転送を可能とすべく、前記バスインターフェース回路を制御する請求項１４に記載の周辺ボード。（22）前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の特定された個別アドレスからデータを読出し、前記コントロール回路は、前記記憶手段からビデオ周辺ボードへ前記バスインターフェース回路を介してデータのリアルタイム転送を可能とすべく前記バスインターフェース回路を制御し、当該周辺ボードを制御する部分と前記入出力ポートに出力する部分との二つに、当該周辺ボードへ転送された前記データをデマルチプレクスする請求項１４に記載の周辺ボード。（23）外部周辺装置からのシーケンシャルな順序を備えたデータを受信する入力ポートと、ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバスマスタになることが可能であり、かつホストコンピュータの記憶手段の特定された個別アドレスへデータを格納することが可能なバスインターフェース回路と、ホストコンピュータから前記記憶手段内のバッファのアドレスを受信し、前記データが前記入力ポートで受信された際のシーケンシャルな構造とは異なる構造となるように前記バッファへ前記データを再構成するために、前記バッファ内の個別アドレスを特定し、前記入力ポートから前記バッファの前記個別アドレスへ、データのリアルタイム転送を可能とすべく、前記バスインターフェース回路を制御するコントロール回路を備える汎用ホストコンピュータに対し入力機能を与えるための周辺ボード。（24）前記再構成は、前記データに関する制御情報を配置して前記データを前記バッファ内に格納する請求項２３に記載の周辺ボード。（25）前記受信したデータは、概して異なる長さを有する連続する区分に分割され、前記特定されたアドレスは、前記区分の各々におけるデータを格納するために、シーケンシャルに増加する順序で生成され、他の前記アドレスは、前記受信したデータと格納されたデータとの間にギャップを残すように生成される請求項２３に記載の周辺ボード。（26）前記記憶手段は、ホストコンピュータにおけるＲＡＭであり、前記ホストコンピュータは、前記ＲＡＭと前記ホストコンピュータの大容量記憶手段との間の前記データの転送を管理するようにプログラムされ、前記コントロール回路は、前記ホストコンピュータの転送管理と協働するようにプログラムされている請求項２３に記載の周辺ボード。（27）前記記憶手段は、ホストコンピュータにおけるランダムアクセスメモリである請求項２３の周辺ボード。（28）前記特定されたアドレスは、シーケンシャルに増加する順序以外に生成される請求項２３に記載の周辺ボード。（29）前記入力ポートと前記バスコントロール回路との間にＦＩＦＯを備える請求項２３に記載の周辺ボード。（30）外部周辺装置へデータを出力する出力ポートと、ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバスマスタとなることが可能であり、かつホストコンピュータの記憶手段の特定された個別アドレスからデータを読出すことが可能なバスインターフェース回路と、前記記憶手段から当該周辺ボードへ前記バスインターフェース回路を介してデータのリアルタイム転送を可能とすべく前記バスインターフェース回路を制御し、当該周辺ボードを制御する部分と前記出力ポートに出力する部分との二つに、当該周辺ボードヘ転送された前記データをデマルチプレクスするコントロール回路と、を備える周辺ボード。（31）前記記憶手段は、ホストコンピュータにおけるランダムアクセスメモリである請求項３０に記載の周辺ボード。（32）前記特定されたアドレスは、シーケンシャルに増加する順序以外に生成される請求項３０に記載の周辺ボード。（33）前記バスコントロール回路と前記出力ポートとの間にＦＩＦ０を備える請求項３０に記載の周辺ボード。