JP3078290B2

JP3078290B2 - デジタルフィルター

Info

Publication number: JP3078290B2
Application number: JP63006721A
Authority: JP
Inventors: ダグラス・ウイルソン・モートン
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1987-01-13
Filing date: 1988-01-14
Publication date: 2000-08-21
Anticipated expiration: 2015-08-21
Also published as: EP0275136A2; EP0275136B1; JPS63190417A; DE3854404D1; DE3854404T2; EP0275136A3; US4881191A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、デジタル・フィルター、特にデシメーショ
ン（decimation）および／または補間（inte−rpolatio
n）機能を実行できるデジタル・フィルターに関する。

〔発明の技術的背景及びその問題点〕

歴史的に見ると、モーダル解析システムは、正弦波
や、ハンマー・ストライクまたはランダム・ノイズ発生
器等の励起源と共に、２チャンネルの測定器より構成さ
れていた。このような条件の下でそのモード特性に対す
る構造を測定するのは比較的単純ではあるが、測定する
物体上の数ヶ所に加速計を置いて、測定を繰返さなけれ
ばならないため、退屈な作業でもある。測定が複雑にな
り、新しいモーダル解析アルゴリズムにより測定を行う
方法に制限が加えられるに従って、より多くのデータを
収集し、より多くの測定を行う必要が出てきた。

原理的には、単純に測定器を付加してデータ容量を増
やすことも可能だが、コストと複雑さの点ですぐに実用
限界に達してしまう。このため、多数の入力チャンネル
を効率よく処理できる測定器に対する必要があるのであ
る。

〔発明の目的〕

本発明は、デシメーションモードでも補間モードでも
作動できるデジタル・フィルターを提供することを目的
とする。

〔発明の概要〕

このフィルターは、複数Ｍの入力チャンネルからの時
間多重化サンプルより成る入力データの流れを処理する
ことが出来ること、またＭの値は、組合わせたプロセッ
サにより簡単に再構成できるという点で、顕著な利点を
保有している。

所望実施例において、本発明のデジタル・マルチ・チ
ャンネル・フィルターは、Ｍを１より大きい値として、
Ｍ個の入力チャンネルからの一連の時間多重化サンプル
から成るデジタル・チャンネル入力データを受信する手
段と、チャンネル数Ｍを表すチャンネル数データを受信
し、これを記憶する手段と、各チャンネルからのチャン
ネル入力データを低域ろ波して、各チャンネルに対する
チャンネル出力データを発生するデジタル・フィルター
手段とを有する。デジタル・フィルター手段は各チャン
ネルにつきＮ個のデジタル・ローパス・フィルターを有
し、該ローパス・フィルターは、１からＮまでの番号を
付けてその順に並べられており、したがってローパス・
フィルターｎとｎ＋１は、１からＮ−１のすべてのｎに
ついて直列に接続されている。各ローパス・フィルター
は複数の状態変数、パス入力データを受信する手段、お
よびパス出力データを発生する手段を有する。

マルチ・チャンネル・フィルターは、デシメーション
・フィルター、補間フィルターより構成してもよいし、
あるいは所望実施例においては、マルチ・チャンネル・
フィルターは、デシメーション・モードまたは補間モー
ドを表すモード・データを受信し、記憶する手段と、モ
ードデータに応答して、それぞれデシメーションまたは
補間フィルターとして動作する手段より構成してもよ
い。モード・データがデシメーション・モードを表す場
合には、各チャンネルについて、ローパス・フィルター
１はそのチャンネルに対するチャンネル入力データの一
部をパス入力データとして受信し、ローパス・フィルタ
ーｎによって作られたパス出力データの一部はローパス
・フィルターｎ＋１へのパス入力データとして与えられ
（ここでｎはゼロより大きく、Ｎよりは小さい）、各チ
ャンネルのチャンネル出力データは、そのチャンネルに
対するローパス・フィルターＮのパス出力データを有す
る。モードデータが補間モードを表すときは、各チャン
ネルについて、ローパス・フィルターＮはそのチャンネ
ルに対するチャンネル入力データをパス入力データとし
て受信し、ローパス・フィルターｎにより生じるパス出
力データは、ローパス・フィルターｎ−１へのパス入力
データの一部を有し（ここでｎは１より大きく、Ｎ＋１
より小さい）、ローパス・フィルター１のパス出力デー
タはそのチャンネルのチャンネル出力データを有する。

所望実施例において、デジタル・フィルター手段は、
Ｍチャンネルに対するＮ個のローパス・フィルターを実
行するプロセッサを有し、各ローパス・フィルターの実
行は、プロセッサによる一連の処理ステップの実施より
構成される。各処理ステップにおいて、入力データ値が
受信され、出力データ値が発生し、状態変数が再計算さ
れる。デジタル・フィルター手段はさらに、ローパス・
フィルターのための処理ステップを実行する順序を決定
するシーケンス手段を有する。所望のシーケンスにおい
て、処理ステップが所定のパターンで進められ、このパ
ターンでは、所定のチャンネルに対する選ばれたローパ
ス・フィルターのために１または複数の処理ステップが
実施され、その後同じセットが他のチャンネルの各々に
ついてくり返される。シーケンス手段の望ましい動作は
以下の通りである。ローパス・フィルター（ｎ＋１）
は、１からＮ−１のすべてのｎについて、ローパス・フ
ィルターｎの２分の１の頻度で実行され、各セットは、
ローパス・フィルター１の処理ステップと、１より大き
い数のローパス・フィルターに対する処理ステップを含
む。新規手段はまた、シーケンス手段の実現について、
およびローパス・フィルターの状態変数のRAM内の記憶
に対して、各処理ステップごとに必要なメモリ・アクセ
スの数が減少されるということを記述している。

他の実施例においては、デジタル・フィルタ手段は、
各チャンネルにつきN1個のデジタル・ローパス・フィル
ターを含むデシメーション・フィルターと、出力パス数
Ｎを表すデータを受信し、記憶する手段と、単一または
複数のパス出力を表すモード・データとより成る。各チ
ャンネルのチャンネル出力データは、モード・データが
単一のパス出力を表す場合はローパス・フィルターＮの
パス出力データを有し、モード・データが複数のパス出
力を表す場合は、ローパス・フィルターＮからN1までの
パス出力データを有する。

〔発明の実施例〕

本発明は、時間多重入力データの、それぞれ独立の複
数チャンネルを処理できる、マルチ・チャンネル・デジ
タル・フィルターを提供するものである。このマルチ・
チャンネル・フィルターは、デシメーション・モードと
補間モードのどちらでも作動できる。デシメーション・
モードでのマルチ・チャンネル・フィルターを使用する
場合の標準的構成を、第１図に示すデータ解析システム
により例示する。このシステムは、プロセッサー12と、
本発明のマルチ・チャンネル・フィルターを含むズーム
・フィルター40より成る。ライン14のアナログ入力デー
タは、増幅器16により増幅され、増幅された入力データ
は、ライン18のサンプルクロック信号fsの制御の下で、
サンプル・ホールド回路20によりサンプルされる。サン
プル・ホールド回路20は、アナログ・マルチプレクサ24
へ入力される一連のアナログ・サンプルをライン22に発
生する。マルチプレクサ24は、サンプル・ホールド回路
20、および複数の他の入力チャンネルからの信号を多重
化する。第１図に示した例では、全部で８本の入力チャ
ンネルが示されている。マルチプレクサ24は、８本の入
力チャンネルの１つを周期的に選択して、アナログ・デ
ジタル変換器（ADC）30に接続する。マルチプレクサ24
とADC30はまた、サンプル・クロック信号fsに応じて動
作する。

ADC30により発生したデジタル・サンプルは、トリガ
回路32、ズーム・フィルタ40およびFIFO出力バッファ42
を含むデータ経路を介して処理される。これらの構成要
素はそれぞれ、バス34を介してプロセッサ12に接続して
いる。ズーム・フィルタ40は本発明のマルチ・チャンネ
ル・フィルターに含んでおり、以下に詳しく説明する。
一般に、ズーム・フィルターによって、システムは、時
間領域のそのデータのうち周波数領域で所定の範囲に相
当するものだけを収集することができる。

８本の入力チャンネルからの混合デジタル・サンプル
は、ライン36を介してトリガ回路32に入力され、トリガ
回路によりライン38を経てズーム・フィルタ40に送られ
る。トリガ回路32は、各チャンネルのデータが、予め設
定したトリガ・パターンを発生しているかどうかを調べ
る。トリガ・パターンは、従来のオシロスコープにある
ものと同様のものでよい。すなわち入力信号の大きさと
傾きに基いてトリガリングが定められて良い。ズーム・
フィルター40はトリガ回路から多重化デジタル・サンプ
ルを受け取って、各チャンネルからのデータに、所定の
ズーム・フィルタ操作を加える。その結果、比較的低い
サンプル速度で、一連のデジタル・サンプルが現われ、
ズーム・フィルターからバス44を経てFIFO出力バッファ
42に送られる。出力バッファー42の機能は、ズーム・フ
ィルターより得られたデータを、各チャンネルにつき別
々のブロックに分類することである。出力バッファは、
この出力バッファがトリガ回路32からライン46上の適当
な信号を受けとると、所定のチャンネルについてデータ
の収集を始める。いったん指定の量のデータが所定のチ
ャンネルについて収集されると出力バッファは、データ
のFFT解析を実施するプロセッサのような、後続の処理
段にデータを送る。場合によってはトリガリングが、当
該のデータ・シーケンスの始めではなくて終りに生ず
る。この状態に備えるために、出力バッファ42は、ズー
ム・フィルター40から連続してデータを収集し、指定し
た数のメモリ位置を完全に一杯にしたら、ライン48でア
ーム信号を発するようにしてもよい。アーム信号はトリ
ガ回路に、指定の数のデータ・ポイントが集められ、ト
リガ回路がトリガ信号をライン46に発生させることがで
きることを知らせるものである。

ズーム・フィルターの基本原理を、第２図と第３図に
示す。第２図に示したズーム・フィルタは、ローカル発
振器50、ミキサ52、およびデシメーション・モードで動
作するマルチ・チャンネル・フィルター54より成る。マ
ルチ・チャンネル・フィルターは、多重入力データのチ
ャンネルの数、実施すべきパスの数、そしてデシメーシ
ョンと補間のどちらのモードを使うかの情報を、バス34
を介してプロセッサ12より受け取る。第２図はデシメー
ション・モードでのデータ・フローを示すもので、ここ
ではＭ個のチャンネルの各々について、ミキサ52は、ラ
イン38のデジタル入力信号を、ライン56のローカル発振
器50より発生する周期変調信号と混合する。この結果得
られるデジタル・データ値は、次にシリアル・フォーマ
ットで、ライン58を介してマルチ・チャンネル・フィル
ター54に伝送される。図示実施例において、ローカル発
振器50より発生した変調機能は複素機能で、これにより
ミキサー52は、一対のミキサー（個別には示されていな
い）を保有し、従ってライン38の真の入力データはライ
ン58で複素データに変換される。マルチ・チャンネル・
フィルターはライン58上の各チャンネルの複素データを
フィルターして、パラレル・フォーマット、マルチ・チ
ャンネル複素データを出力バス44上に、低いサンプリン
グ速度で発生する。以下でもっと詳しく説明するが、補
間モードでのデータ・フローは逆で、マルチ・チャンネ
ル・フィルター54がバス44から入力データを受け取っ
て、シリアル出力データを、ライン58を経てミキサー52
に送る。

第3A図は、ひとつのチャンネルに対する仮定入力信号
の周波数スペクトルを示す。図示のようにスペクトルは
−fmから＋fmにわたっている。適切と思われるデータの
損失を避けるために、このような信号は、fmの少くとも
２倍のサンプリング周波数fsでサンプルする。ただし、
特定の解析のための唯一の該当周波数範囲が、周波数fo
を中心とした範囲Δｆであれば、ズーム・フィルター
は、周波数領域の周波数範囲fo±Δf/2に相当するその
データ（時間領域での）だけを収集するのに使用でき
る。ズーム・フィルタは、最初に入力信号を関数ｅ
^−j2πｆo^tで変調することにより作動する。この変調の
結果、周波数スペクトルは、周波数軸に沿って距離foだ
け左にシフトする。第3A図から明らかなように、この結
果は当該範囲を原点にシフトすることになる。範囲がい
ったんこのようにシフトされると、データは、当該周波
数に対応するデータを失うことなく、ローパス・フィル
ターすることができる。この結果を概略第3B図に示す
が、ここで水平（周波数）軸の目盛りは第3A図に関連し
て拡大してある。第3B図では、ローパス・フィルタリン
グが実施され、Δf/2より上の大きさをもつすべての周
波数を除去するのに有効であると想定されている。ここ
でfsよりずっと小さい新しいサンプリング速度fs′を選
ぶことができる。当該周波数の範囲が原点にあるか、こ
れに近ければ、ローカル発振器／ミキサーは必要ないこ
とは明らかである。

マルチ・チャンネル・フィルター54により行われるデ
シメーション・モード動作の概念モデルを第４図に示
す。第２図の場合と同様、参照番号58はローカル発振器
とミキサーとからのシリアル・データ・ラインを表わ
し、参照番号44はFIFO出力バッファへのパラレル出力バ
スを表す。第４図に概略的に示したデシメーション・フ
ィルターは、ローパス・フィルター71〜79のアレーを有
する。ライン58の多重入力データは、まずシリアル−イ
ン／パラレル・アウト（SIPO）回路64によってパラレル
形に変換され、次に「スイッチ」80により、第４図の第
一のコラムの適当なローパス・フィルターへ、すなわち
データが関るチャンネルに応じて、ローパス・フィルタ
ー71、74または77に導かれる。各チャンネルについて、
データはＮ個のローパス・フィルターのシリーズを介し
て右に通過し、最終的に「スイッチ」82を通って、多重
出力データとしてバス44に現れる。たとえば、チャンネ
ル１に関わるデータはローパス・フィルター71〜73によ
りフィルターされ、チャンネル２に関わるデータはロー
パス・フィルター74〜76によりフィルターされ、等々で
ある。各チャンネルについて、第一のローパス・フィル
タリング動作はPASS1とよばれ、第二のローパス・フィ
ルタリング動作はPASS2とよばれ、以下PASS Nまで続
く。第４図では全部でＭ個のチャンネルが示され、各チ
ャンネルがＮ個のローパス・フィルターをもつ。所望実
施例において、Ｎはすべてのチャンネルについて同一で
ある。ただしこれは、本発明のマルチ・チャンネル・フ
ィルターに必要な条件ではない。

ローパス・フィルタ71のようなデジタル・フィルター
は、時間とデータとに従属する一組の状態変数と共に、
一組の不変プロセス・ルールとして考えることができ
る。プロセス・ルールは、一組の論理ゲート等を用い
て、専らハードウェアで実施することもできるし、汎用
デジタル・コンピュータを用いて専らソフトウェアでも
できるし、以下に詳しく述べる所望実施例の場合のよう
に、ハイブリッド（たとえば再プログラム可能ハードウ
ェア）方式でも可能である。たとえば、以下に述べる実
施例では、プロセス・ルールはALUユニットとこれに関
連した制御論理において実施され、状態変数は、別のRA
Mメモリに記憶される。従ってここで例えばローパス・
フィルタ71について述べる場合は、このローパス・フィ
ルターは、回路基板において所定の物理的スペースを占
める必要はなく、すなわちデジタル・フィルターは通常
解釈される意味での「回路」で構成する必要はない。

マルチ・チャンネル・フィルター54により得られるデ
シメーション機能は、スイッチ84により符号として表さ
れる。これらのスイッチ84は、各ローパス・フィルター
の出力データの所定の部分が次の段に導かれ、残りの出
力データが廃棄されるようにするものである。所望実施
例において、この所定部分は２分の１である。したがっ
て、それぞれのスイッチ84は、あるローパス・フィルタ
の出力が次のローパス・フィルターまたはスイッチ82の
入力に接続する第一の段と、ローパス・フィルターの出
力が単に処分される第二の段の間で前後にフリップして
いるものとして考えられる。従って全部でＮ個のパスに
対して、第４図に示したマルチ・チャンネル・フィルタ
ーは、2^Nの割合でサンプリング速度を下げる。

所望実施例において、本発明のマルチ・チャンネル・
フィルターはデシメーション・モードでも補間モードで
も作動可能である。さらに、デシメーション・モードで
は、マルチ・チャンネル・フィルターは単独のパス出力
モードと、多数パス出力モードとで動作することができ
る。補間モードは後に説明するが、一般に、第１図、第
２図、第４図で示したデータ・フローの逆になる。単独
のパス出力デシメーションモードでは、マルチ・チャン
ネル・フィルターは第４図に示すように動作し、パスＮ
が各チャンネルに対する出力を発する。多数パス出力モ
ードでは、各チャンネルについてN1個のローパス・フィ
ルターがあり、各チャンネルに対する出力データは、ロ
ーパス・フィルターＮからN1の出力を有する。多数パス
出力モードの主な目的は、それが多数FFTルーチンによ
る場合のようにデータを引続き処理することを可能にし
て、周波数領域で一定パーセントの帯域データを発生、
すなわち各周波数帯域の幅が、その周波数帯域の中心周
波数の一定のパーセンテージであるような周波数領域デ
ータを形成することである。以下で述べるように、所望
実施例においては、各パスｎ＋１はパスｎの半分の回数
しか実行されないので、多数パス出力モードは、ＮとN1
の差に関わりなく、単独のパス出力モードの２倍の出力
データしか発生しない。

慨して、第４図に示した各ローパス・フィルター71〜
79は、当業者が知っている多数の周知技術のうち、いず
れを使用しても実施できる。たとえば、適当なローパス
・フィルターは米国特許第4317092号に示されている。
この特許に示されたローパス・フィルターは、乗算器ま
たはその他の高度のオーバーヘッド計算技術を使用する
ことなく、入力信号の帯域のほぼ２分の１の情報帯域で
出力信号を発生する。このようなローパス・フィルター
の所望実施例を第５図に示す。第５図に示したローパス
・フィルターは１つのパス、すなわち第４図に示すブロ
ック71〜79の１つを表す。図示のように、各パスは４つ
のフィルター部85〜88をもっており、フィルター部85〜
87の各々の出力は次の部位（セクション）に入力され、
部位88の出力はそれぞれのパスブロックの出力である。
X₁〜X₁₂はローパス・フィルタに対する状態変数であ
る。当業者にとって周知のように、第５図に示した型の
ローパス・フィルターは、一連の処理ステップまたはサ
イクルで作動する。或るひとつの処理ステップでは、あ
る新しい値は入力として受け取られ、ある新しい値は出
力として形成され、状態変数は第５図に示した方法で更
新される。各部位の状態変数を結ぶ縦の線、たとえば所
定の処理ステップ中のX₃は、X₂の先行値に等しく設定さ
れ、X₂はX₁の先行値に等しく設定されることを示す。第
７図に示したフィルターを実施する特定の係数は米国特
許第4317092号に記載してある。

マルチ・チャンネル・フィルター54のブロック図を第
６図に掲げる。マルチ・チャンネル・フィルターは、フ
ィルター・プロセッサ90、RAM92、およびI/Oレジスタ94
と96より成る。フィルタ・プロセッサ90とRAM92は、ア
ドレス・バス98とデータ・バス100により接続されてい
る。I/Oレジスタ94と96はまたデータ・バス100を介して
フィルター・プロセッサ90とRAM92とインタフェースし
ている。イネーブル・ライン102と104はフィルター・プ
ロセッサにより使用され、RAM92とI/Oレジスタ94と96の
動作をそれぞ制御する。シリアル形における多重入力デ
ータは、それぞれ実数及び虚数データ部に対する個別の
ライン110及び112から成るシリアル・ライン58を経てミ
キサから受け取られる。フィルター・プロセッサ90はこ
のデータでマルチパス・フィルタリングを実施し、RAM9
2を用いて状態変数と、各チャンネルの各パスに対する
出力を記憶する。フィルター・プロッセサがデータを出
力する状態になると、このプロセッサはデータの実数部
をI/Oレジスタ94に、データの虚数部をI/Oレジスタ96に
書込む。このデータは次にバス44を介してFIFO出力バッ
ファ42に送られる。バッファは、フィルターされた出力
データの実数部と虚数部に対してそれぞれ別個のバス11
6と118を有する。本発明によれば、実施されるパスの
数、処理される多重チャンネルの数、動作モード（単独
パス出力デシメーション、多数パス出力デシメーショ
ン、または補間）は、単にプロセッサ12が適当なチャン
ネル、パス、モード、データをフィルター・プロセッサ
90にロードするだけで、プロセッサ12（第１図）によっ
て構成することができる。

本発明の所望実施例におけるRAM92の組織を第７図に
示す。一番大きい規模で、RAM92はそれぞれが1024ワー
ドの、チャンネル・ブロック120に分けられ、それぞれ
チャンネル・ブロックはすべての状態変数と、１つのチ
ャンネルに対するすべての中間出力を記憶する。各チャ
ンネル・ブロックは一連の32ワードパスブロック122に
分けられ、N1個のパスの各々に対して１つのパス・ブロ
ックが確保される。ここでN1はフィルターが構成できる
最大のパス数である。さらに各チャンネル・ブロック12
0の一番上で出力領域124と126をそれぞれとっておい
て、各チャンネルに対して、それぞれのパスの実数出力
と虚数出力を記憶する。従って第７図の実施例では、考
え得るパスの最大数は30である。大部分の使用例では、
マルチ・チャンネル・フィルターが構成されるパスの最
大数N1はほぼ20位である。

第７図の右側の部分はそれぞれ32ワードのパスブロッ
クをさらに16ワードの記憶領域128と130に分ける態様を
示す。この記憶領域は、そのパスに対する状態変数X₁〜
X₁₂の実数部と虚数部をそれぞれ記憶するのに使用され
る。記憶領域128についていえば、この16ワードの領域
はさらに、それぞれが４ワードの４つのセクション132
に分けられ、４つのセクションがフィルター・セクショ
ン85〜88（第５図）に相当する。虚数記憶領域130も同
様に、４つの４ワードセクションに分けられる。領域12
8からの各４ワードセクション132と、記憶領域130から
の対応する４ワード・セクションは、１つのフィルター
・セクションについて３つの状態変数を記憶する。４番
目は各フィルター・セクションに確保した余剰データワ
ードで、以下に述べる改良メモリ・アクセス技術を実施
するのに用いられる。

フィルター・プロセッサ90を、第８図〜第10図にさら
に詳しく説明する。まず第８図から説明すると、フィル
ター・プロセッサ90は制御論理150、アドレス・ジェネ
レータ152、バッファ154を有し、ALU156と、入力レジス
タ158と出力レジスタ160と、３相スイッチ（TSS）162
と、バス164と166より成る処理セクションを有する。制
御論理150はフィルター・プロセッサの動作を制御し調
整する制御信号を発生するもので、後に詳しく説明す
る。アドレス・ジェネレータ152はRAM92をアドレスする
のに使用されるアドレス・バス98上にアドレスを発生
し、またライン102にW/Rイネーブル信号を発生する。バ
ッファ154はフィルター・プロセッサとミキサー52（第
２図）の間のインターフェースを構成する。デシメーシ
ョン・モードでは、バッファ154はシリアル・イン・パ
ラレル・アウト（SIPO）バッファとして働き、シリアル
に送られた、ライン110と112上の実数部信号と虚数信号
をパラレル・データワードに変換する。補間モードで
は、バッファ154はパラレル・イン、シリアル・アウト
（PISO）バッファとして働いて、バス164上のパラレル
・データワードを、ライン111と113を介してミキサーに
送られるシリアル値に変換する。RAM92から検索された
データ値は、バス100と166を経てALU156へ、また入力レ
ジスタ158に送られる。ALU156により発生した出力値は
出力レジスタ160に置かれ、この点からバッファ154に転
送されるか、ALU156に再入力されるかまたは、TSS162を
経てデータバス100に転送されて、RAM92に書き戻され
る。

アドレス・ジェネレータ152は２種類のモードで動作
して、アドレス・バス98にアドレスを形成する。第一の
モードは一番普通のモードで、アドレス・ジェネレータ
は５個の入力信号を結合してアドレスを形成する。これ
らの５個の入力信号は第８図に示されており、ライン17
0上の３ビットチャンネル信号、ライン172上の５ビット
パス信号、ライン174上の１ビットR/I（実数／虚数）信
号、ライン176上の２ビットＳ（フィルター・セクショ
ン）信号、およびライン178上の２ビットＣ信号を含
む。これらの信号の重要性は、第７図を参照して説明す
ることができる。３ビットのチャンネル信号は、そのア
ドレスの高い順の３ビットを形成し、RAM92中のＭ個の
チャンネル・ブロック120のひとつを選ぶ働きをする。
５ビットパス信号は、チャンネル・ブロック内のＮ個の
パス・ブロック122のひとつを選ぶ働きをする。１ビッ
トR/I信号は、パス・ブロック内の実数記憶領域128また
は虚数記憶領域130を選ぶ働きをする。実数または虚数
記憶領域内で、２ビットＳ信号は４つのセクション132
のひとつを選ぶ。最後に、２ビットＣ信号は各フィルタ
・セクションの４ワードの１つを選ぶ働きをする。第２
のアドレス・モードは、アドレス・ジェネレータ152に
より、各チャンネル・ブロックの一番上の出力領域124
と126にアクセスするのに用いられる。この第２のアド
レス・モードはチャンネル信号、パス信号、R/I信号だ
けを使用する。

フィルター・プロセッサ90の動作に対する所望のシー
ケンスを、第９図に掲げた表に示す。第９図は、フィル
ター・プロセッサが４チャンネル用に構成された場合
の、フィルター・プロセッサ動作の例を示す。任意の数
のチャンネルをもつシステムへの拡張は、次の説明より
明らかである。第９図のそれぞれの列は、所定のパスと
チャンネル用の１つの処理ステップに対する、第４図に
示したフィルター71〜79のひとつの動作を表わす。たと
えば、第９図で「パス」と「チャンネル」とラベルをつ
けたコラムについていえば、第９図の第一の列は、第４
図のローパス・フィルター71、すなわちチャンネル１と
パス１に対応するローパス・フィルターにより行われる
動作を表すことが分る。

第９図の各列を以後「処理ステップ」とよぶことにす
る。各処理ステップ中、フィルター・プロセッサ90は、
特定のチャンネルとパスに対し、すなわちRAM92内の特
定のパス・ブロック122を用いて、第５図に概略示した
動作を実施する。こうして一つの処理ステップの間に、
フィルター・プロセッサーは新しい入力値を得て、すべ
ての状態変数を再計算し、新しい出力値を発生する。こ
れらのステップは、制御論理150により得られる制御信
号に応じて、ALU156と関連素子により実施される。いず
れかのチャンネルのPASS1に対して処理ステップが実施
されると、フィルター・プロセッサはバッファー154を
経てライン110と112からその入力値（実数と虚数）を受
け取る（第８図参照）。フィルター・プロセッサは各チ
ャンネル・ブロックの出力領域124と126にパス出力値
（実数と虚数）を置く（第７図参照）。PASS1以外のす
べてのパスでは、フィルター・プロセッサは、そのチャ
ンネル用のすぐ前のパスに対応する出力領域124と126の
部分から入力値を受け取る。フィルター・プロセッサが
データをI/Oレジスタ94と96（第６図）に出力する方法
を以下に説明する。

第９図で、「パス」と「チャンネル」とラベルのつい
たコラムの番号は、それぞれ関連の処理ステップのパス
とチャンネル番号である。これらの番号はまた、アドレ
ス・ジェネレータ152に入力される、それぞれライン170
と172上のチャンネルとパス信号の10進値を表わす。第
９図を調べて分るように、処理ステップは論理上、１つ
につき２つの処理ステップをもついくつかのセットに分
類され、各セットの第一の処理ステップはPASS1であ
り、そのセットの２つの処理ステップは同じチャンネル
に対応する。さらに一組の処理ステップと関わる特定の
パス番号がくり返される一方、チャンネル番号は１か
ら、フィルター・プロセッサが構成されている最大のチ
ャンネル番号Ｍに増大することが明らかになる。次に新
しい一組のパス番号が定められ、そのチャンネル番号が
再び１からＭへ増大する。このパターンは、パス番号が
１になる度にチャンネル番号が１づつ増大または１にリ
セットする、という言い方でも説明できるだろう。

各セットの第２のパス番号を決定する方法を第10図に
要約して示す。第10図で、各コラムは各処理ステップに
ついて利用できる一連のタイム・スロットのひとつとし
て考えることができる。第10図の第１の行では、番号１
は１つ置きのスロットに満たされる。第10図の第２の行
では、第１の行が部分的に満たされた後まだ一杯になっ
ていないスロットの１つ置きに番号２が入力される。同
様に、第10図の第３の行で、番号３は、第１と第２の行
に対して番号が入った後まだ一杯になっていないスロッ
トの１つ置きに入力される。などなど。この結果として
のパターンを第10図の最後の行に示す。第10図の最後の
行を第９図の「パス」コラムと比較してみると、第９図
のパス・シーケンスは、フィルター・プロセッサが単一
のチャンネルに対して構成された場合について複製され
ていることが分かる。

第10図に示すパターンは、各パスがすぐ下の番号のパ
スと比べて半分の回数しか実行されず、どの番号のパス
も充分長いシーケンスを実行することにより行うことが
できる、という性質をもっている。言葉を換えていえ
ば、PASS×を連続して実行する間に、PASS×−１は２回
実行される。PASS×−１が実行する度に、これはRAM92
の出力領域124と126の所定の位置に出力値（１つは実数
で１つは虚数）を置く。PASS×−１の出力は同じチャン
ネルのPASS×だけが使用するので、PASS×をそれぞれ実
行した後、PASS×−１は第１の複合出力値を出力領域に
書込み、次にPASS×−１が再実行されて、その値を、同
じ位置に書込まれた第２の複合出力値とともに上書きす
る。次にPASS×が実行され、これによってPASS×−１か
らの第２の複合出力値だけを受け取ってこれを処理す
る。この方法は第４図のスイッチ84により表された機能
を実行する。すなわち、所定のパスから１つおきの他出
力が、I/Oレジスタ94と96を介して次に高いパスまたは
出力に入力される前に、同じパスにより上書きされるた
めデシメーションが起るのである。

第９図、第10図に示す一連のパスとチャンネル番号を
導き出すための所望の構成を第11図に示す。第11図は第
８図に示した制御論理150の一部を示すものである。第1
1図に示した制御論理素子は、データライン204〜207に
より接続された、最大チャンネル・レジスタ200（図の
左側）、モード・レジスタ201、および最大パス・レジ
スタ202を有する。データライン204はプロセッサ12に接
続したシリアル・インラインで、ライン207はやはりプ
ロセッサ12に接続したシリアル・アウト・ラインであ
る。プロセッサはこのシリアル・データ経路を用いてパ
ラメータをレジスタ200〜202にロードする。すなわち、
プロセッサは最大チャンネル値Ｍをレジスタ200に、最
大パス値Ｎをレジスタ202に、モードフラグをレジスタ2
01にロードする。最大チャンネル、およびパス番号値
は、第９図と第10図に示したシーケースを作成するのに
用いられる。モードフラグはデシメーション（単一また
は複数パス出力）または補間モードを表示するのに用い
られる。

第11図に示した素子の動作は、図の右上部にみられる
２進アップダウン・カウンタ210で始めるのが一番良
い。図示実施例においては、カウンタ210はシリアル加
算器212とシフト・レジスタ214を有する。各処理ステッ
プに一回、シリアル加算器212は、増分関数（＋１）ま
たは減分関数（−１）を表すシーケンス論理216からデ
ジタル・ワードをひとつ受け取る。シリアル加算器は次
に通常の方法で作動して、シフト・レジスタ214に記憶
した値をそれぞれ１づつ増分または減分して、２進アッ
プ・ダウン・カウンタ動作を実施する。ライン218上の
シーケンス論理216により得られる加算器入力は第９図
の左側コラムに示されている。第９図のコラム２と３
は、ライン218上の表示入力シリーズに応じて、それぞ
れシフト・レジスタ214の内容の10進および２進表示を
示す。シフト・レジスタはゼロの値に初期化されたと想
定する。

シフト・レジスタ214の内容は、一番重みの小さいゼ
ロ検出（LSZ検出）回路220により調べられる。LSZ検出
回路220は、シフト・レジスタ214の一番重みの小さいゼ
ロの位置を示す５ビット２進信号をライン222に発生す
る。これらの位置は、第９図の３番目のコラムで一番重
みの小さいゼロを囲む四角の枠により示されている。こ
の位置の値はパス・レジスタ224にロードされ、第９図
の第４のコラムに示すパス番号になる。パス・レジスタ
224の出力は、アドレス・ジェネレータ152（第８図）に
より使用される、ライン172上の５ビットパス信号であ
る。LSZ検出回路220はライン222にパス値を発生すると
同時に、ライン226に、CSTARTレジスタ228にロードされ
る２ビットCSTART信号を発生する。２ビットCSTART値
は、シフト・レジスタ214で一番重みの小さいゼロを含
むビットに一番近く、これより重みのある２つのビット
を抽出することにより、LSZ検出回路により導き出され
る。その結果のCSTART値（10進）は第９図の５列に示さ
れる。CSTARTレジスタ228の出力は、各処理ステップの
始めにＣレジスタ230を初期化するために用いられる。
Ｃレジスタ230の出力はライン178の２ビットＣ信号で、
これもアドレス・ジェネレータ152により使用される。

CSTARTレジスタは、以下に述べる改良メモリ・アクセ
ス技術を実施するのに用いられる。CSTART値は、所定パ
スをそれぞれ連続実行する場合１づつ、モジュロ４、増
分することは第９図から明らかである。

ライン172のパス信号は比較器234とPASS1検出回路236
に入力される。比較器234は、ライン235を経て受け取っ
たモード・データに基づいて、パス信号をレジスタ202
に記憶した最大パス値Ｎと比較する。単一パス出力デシ
メーション、モードまたは補間モードでは、比較器は、
パス信号がＮに等しいとき、ライン104にI/Oイネーブル
信号を発生する。モードデータが多数パス出力デシメー
ション・モードを示す場合は、比較器234は、パス信号
がＮより大きいか等しくなる度にI/Oイネーブル信号を
発生する。出力イネーブル信号は、第６図に示すよう
に、データ・バス100から、I/Oレジスタ94と96へのデー
タ値のロードを可能にするのに用いられる。従って、た
とえば最大パスレジスタ202に記憶した最大パス値が５
で、モードが単一パス出力デシメーション・モードであ
れば、PASS5により発生した出力値（実数と虚数）はI/O
レジスタ94、96に書込まれ、RAM92の出力領域124と126
の適当な位置に記憶される。モードが多数パス出力デシ
メーション・モードであれば、すべてのパス５〜N1によ
り生じる出力値はI/Oレジスタ94と96に書き込まれる。
所望実施例においては、これが、最大パス・レジスタ20
2の値Ｎにより生じる唯一の作用である。従ってフィル
ター・プロセッサ90は常に、所定の数のパスN1（たとえ
ば20パス）を実行し、プロセッサ12により指定された最
大パス値Ｎは、出力がそこから引出されるパス番号（一
つまたは複数）を単に制御する。記載したシステムは多
くの場合不必要な計算を実施するが、この方法はフィル
ター・プロセッサ90の実施を大幅に簡素化して、フィル
ター・プロセッサを容易に再構成して、可変数のパスで
フィルター動作を行うことができるようにする。

第11図に示したPASS1検出回路236は、ライン172上の
パス信号がPASS1を表すその都度ライン240にPASS1信号
を発生する。PASS1信号はシーケンス論理216、およびチ
ャンネル論理244に入力される。第９図において、PASS1
信号がライン240に受信される都度、ロジックが増分す
る内部チャンネル・カウントを維持する。チャンネル論
理244はライン248上にチャンネル番号信号ｍを発生し、
これはチャンネル・レジスタ250に入力され記憶され
る。チャンネル論理244により維持されるチャンネル・
カウントｍがライン246の最大チャンネル番号Ｍを超え
るとその都度、チャンネル論理はチャンネル・カウント
ｍを１にリセットする。チャンネル・レジスタ250に記
憶したチャンネル番号は、ライン170上で、シーケンス
論理216と、アドレス・ジェネレータ152を含むその他の
フィルタ・プロセッサの部分に送られる。

シーケンス論理216は、チャンネル番号ｍ、最大チャ
ンネル値ＭおよびPASS1信号を使用して、ライン218に増
分（＋１）と減分（−１）信号の適当なシーケンスを生
ずる。第９図の第１のコラムにおいて、シーケンスは交
互に変る＋１と−１信号として説明できる。Ｍ番目の−
１信号毎に＋１信号に変る。ここでＭはチャンネルの最
大値である。以上により、シーケンス論理216は＋１と
−１信号の間で変化し、ライン240のPASS1信号（前の処
理ステップの）が存在せず、ライン170上のチャンネル
番号信号ｍが、ライン252上の最大チャンネル・レジス
タ200により得られる最大チャンネル番号信号Ｍに等し
い時、特定の−１信号を＋１信号へ変更する。

第５図に戻って、フィルター・セクション85について
いえば、各処理ステップ中に実施される動作は、現行値
X₂に基づく新しいX₃の設定、現行値X₁に基づく新しいX₂
の値の設定を含む。全く同様の操作がフィルター・セク
ション86〜88の各々について行われる。本発明において
は、この機能は、効率の良いメモリ利用方法を実施する
のに用いられる。第12図は、フィルター・セクション85
に対する状態変数X₁〜X₃の記憶の一例を示す。第12図に
示した４つの列は、領域128からの４ワード・セクショ
ン132、および領域130からの対応する４ワード・セクシ
ョンのひとつにある４つのワードに対応する。図示のよ
うに、処理ステップｉで、X₃、X₂とX₁の値は下降順に記
憶され、そのセクションの４番目のワードは、ダッシュ
で示した不要情報を含む。第12図の左側コラムは、その
セクションを含む４つのワードのRAM92の対応するセク
ション132に相対アドレスを含む。各コラムの星印は、
そのステップに対する対応するCSTARTを表す。この例で
は、ステップｉに対するCSTARTの値は01である。フィル
ター・プロセッサは次の一連の演算手続を用いて、各処
理ステップを実施する。

Ｃ＝CSTART アドレスＣからX₂を読込むＣ＝（Ｃ＋１）モジュロ４アドレスＣからX₁を読み込むＣ＝（Ｃ＋１）モジュロ４アドレスＣに新しいX₁を書込むＣ＝（Ｃ＋１）モジュロ４アドレスＣからX₃を読み込む以上のステップの結果として、メモリにある状態変数
の位置は、第12図のステップｉ＋１列に示されたように
なる。このフィルター・セクションが実行される次の回
は、このパスが実行される次の回であり、この時CSTART
は大きい方であり、すなわちCSTARTは、ステップｉ＋１
コラムで星印により表示されるように、10に等しくな
る。所定のパス（所定のチャンネルに対して）がくり返
される度に、CSTARTが１つづつ増分するという事実は、
第９図より検証することができる。ステップｉ＋１を処
理する場合、上に述べた演算がくり返され、第12図のス
テップｉ＋２コラムに示す構成が与えられる。このプロ
セスは無限に続き、状態関数が４つの割当てられたメモ
リ・ワードの周りを「歩く」。ステップｉ＋４でステッ
プｉの構成が再形成されたことが第12図から分かる。こ
のメモリ利用方法の結果、各処理ステップにおける読取
り書込み動作の数が著しく少なくなり、処理時間を節約
できる。

第13図は補間モードで本発明のマルチ・チャンネル・
フィルタを使用する場合の標準のデータ源のブロック図
を示す。第13図に示したシステムは、Ｍ個のチャンネル
の多重、複合デジタル値の流れを、第２図と第６図に示
すバス60に対応するバス61を介して、マルチ・チャンネ
ル・フィルタ54に送るFIFO入力バッファ260を有する。
バス60と同様、バス61は一対のバスをもっており、その
１つは各データ値の実数部、もうひとつは虚数部用であ
る。マルチ・チャンネル・フィルター54は各チャンネル
に対するデ−タ値を補間して、これに伴う出力値を、第
８図に示すライン111と113を含むライン59にシリアルの
形で発生する。この複合シリアル・デ−タはミキサー26
2に送られ、後者は各チャンネルの出力デ−タを、ロー
カル発振器264から得られるミキシング関数と混合する。ミキサー262はこの結果生じる各デ−タ値
の実数部を抽出して、この実数部をライン268を経てデ
マルチプレクサ266を送る。デマルチプレクサ266はライ
ン274のサンプル・クロック信号fsに基づいて、ミキサ2
62からのデ−タをＭ個の別々のチャンネルに分類する。
第13図はデジタル−アナログ変換器（DAC）270に行くチ
ャンネル１のデ−タを図示する。この結果生じるライン
272上のアナログ出力信号は、所望の用途に応じて、エ
イリアシング防止（anti−aliasing）フィルタおよび／
または可変ゲイン・アンプによりさらに処理してもよ
い。他のチャンネルの出力データも同様に処理される。

補間モードで働くマルチ・チャンネル・フィルター5
4、ミキサ262とローカル発振器264の組合せは、通常ム
ーズ・フィルターとよばれる要素を有する。ムーズ・フ
ィルター動作の効果を第14A図〜第14C図に示す。第14A
図は、単一のチャンネルに対する仮定入力信号の周波数
スペクトルを示す。図示のように、スペクトルは−fmか
ら＋fmまでの範囲であり、ここでサンプリング周波数fs
は少なくともfmの２倍である。ムーズ・フィルターは、
サンプリング速度を所定量上げ、その後、得られた信号
を所望の中心周波数に周波数シフトを行う。これはまず
入力データを、たとえば現行のサンプルの間に新しいデ
ータポイントを充たすことにより補間することで行われ
る。補間操作の性質そのものにより、もとの信号はもっ
と多くのデータ点により表されるが、これはサンプル周
波数が新しい値fs′に増えたことを意味する（第14B
図）。いったんサンプル周波数が増加すると、信号は関
数により変調され、これが周波数スペクトルをfoだけ右に
シフトする。同時に、そのデータの虚数部が処分される
が、これは、−foに位置するシフトしたスペクトルのミ
ラー・イメージを発生する効果をもつ（第14C図）。最
終のスペクトルを原点またはその近くに位置させる場合
には、もちろんローカル発振器／ミキサーを使う必要は
ない。

補間モードでのマルチ・チャンネル・フィルター54の
ローパス・フィルターのデータ・フローと構成を第15図
に示す。第４図に示すデシメーション・モード動作の場
合と同様、マルチ・チャンネル・フィルターは、Ｍ個の
チャンネルの各々に対してＮ個のローパス・フィルター
を有する。バス61を経たデータ入力は、そのデータが関
わるチャンネルに応じて、「スイッチ」286により適当
なローパス・フィルターＮに導かれる。各チャンネルに
つき、データは一連のＮ個のローパス・フィルターを介
し左に移り、最終的には「スイッチ」288を経て出力デ
ータとして現れる。この出力データはパラレルイン／シ
リアルアウト（P1S0）バッファ65により、ライン59上の
シリアル出力データに変換される。補間機能は、スイッ
チ284により記号的に表される。各ローパス・フィルタ
ーは前の（高い番号の）ローパス・フィルターから、あ
るいはローパス・フィルターＮの場合はスイッチ286か
ら１つおきにデータ値を受けとり、残りの入力値につい
ては、無（すなわちゼロ）値を受けとる。したがって、
全部でＮ個のパスについて、サンプリング速度は2^Nの割
合で増加する。

マルチチャンネルフィルタ54が補間モードで作動して
いる時は、第９図の演算シーケンスは変らない。一般
に、レジスタ201に記憶したD/Iフラグはフィルタ・プロ
セッサの操作で２つの変化を生じる。第一の変化は、補
間モードでは、各ローパス・フィルタｎが、ローパス・
フィルターｎ＋１からその入力を受け取るという事実に
関わっている。ローパス・フィルターｎ＋１はローパス
・フィルターｎの２分の１の頻度でしか実行されないの
で、RAM92の出力領域124と126にある値にアクセスする
ためにアドレス・ジェネレータ152によって形成される
アドレスは、パスｎが、パスｎ−１の出力ではなくてパ
スｎ＋１の出力を検索し、パスＮはI/Oレジスタ94と96
を経てバス61からその入力を受け取り、ゼロ値が、パス
が実行される一回おきに、各パスに入力されるように調
整しなければならない。補間モードにおける第二の違い
は、第５図に示したフィルターの係数から全体の統一を
とるようにスケールされていない場合に必要になるかも
しれない。このような検討は当業者には自明である。

〔発明の効果〕

以上説明したように、本発明を用いることにより、デ
シメーションモードでも補間モードでも動作できるデジ
タル・フィルターを安価に、複雑さ無く構成することが
できる。

【図面の簡単な説明】

第１図は本発明のマルチ・チャンネル・フィルターを備
えたデータ解析システムの一部分のブロック図、第２図
は第１図のズーム・フィルターのブロック図、第3A図お
よび第3B図は、入力信号に関するズーム・フィルタリン
グの効果を示す図、第４図はデシメーション・モードで
のローパス・フィルターの配置を示す概略図、第５図は
１つのローパス・フィルターの一実施例を示す状態図、
第６図はマルチ・チャンネル・フィルターのブロック
図、第７図はRAM内の状態変数および中間値の構成を示
す図、第８図はフィルター・プロセッサの部分ブロック
図、第９図は所望の一連のパス、チャンネル、CSTART値
の作成を示す図、第10図は各チャンネルに対する一連の
パス値の導出を示す図、第11図はフィルター・プロセッ
サの制御ロジックの一部を示すブロック図、第12図は、
状態変数用のメモリ利用技法を示す図、第13図は本発明
のマルチ・チャンネル・フィルターを含むデータ・ソー
ス・システムの一部のブロック図、第14A図、第14B図お
よび第14C図は入力信号に対するムーズ・フィルタリン
グの効果を示す図、第15図は補間モードのローパス・フ
ィルターの配置を示す概略図である。 12:プロセッサ、16:増幅器 20:サンプル・ホールド回路 24:マルチプレクサ 30:アナログ・デジタル変換器、32:トリガ回路 34:バス、40:ズーム・フィルタ 42:FIFO出力バッファ

フロントページの続き (56)参考文献特開平３−37330（ＪＰ，Ａ) 特開昭61−152115（ＪＰ，Ａ) 特開昭62−281507（ＪＰ，Ａ) ＴｈｅＲａｄｉｏ＆ＥｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒ，Ｖｏｌ．51，Ｎｏ．９，Ｓｅｐ．1981，Ｐ. 423−428，ＩｎｓｔｉｔｕｔｉｏｎｏｆＥｌｅｃｔｒｏｎｉｃａｎｄＲａｄｉｏＥｎｇｉｎｅｅｒｓ，Ｌｏｎｄｏｎ，ＧＢ，Ｒ．Ｊ．Ｓｉｍｐｓｏｎｅｔａｌ．”Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ−ｂａｓｅｄｄｉｇｉｔａｌｆｉｌｔｅｒｓ"

Claims

(57)【特許請求の範囲】

【請求項１】Ｍ（Ｍ＞１）個のチャンネルからの時間多
重化サンプル列を有するデジタル・チャンネル入力デー
タを受信する手段と、各チャンネルからの前記チャンネル入力データを低域ろ
波して各チャンネルに対してチャンネル出力データを生
成するデジタルフィルター手段であって、該デジタルフ
ィルター手段は、各チャンネルに対してＮ個のデジタル
・ローパス・フィルターを有し、各チャンネルの前記ロ
ーパス・フィルターは、１からＮまで番号付けられ順序
付けられて、ローパス・フィルターｎおよびｎ＋１が１
からＮ−１までの全てのｎに対して直列に接続され、各
ローパス・フィルターは、複数の状態変数を有し、さら
にパス入力データを受信する手段と、パス出力データを
生成する手段とを有する、デジタルフィルター手段と、を備えて成るマルチ・チャンネル・デジタルフィルタ
ー。
【請求項２】ローパス・フィルター１が、関連するチャ
ンネルの前記チャンネル入力データの一部分をパス入力
データとして受信し、所与のチャンネルのローパス・フ
ィルターｎ（０＜ｎ＜Ｎ）によって生成された前記パス
出力データの一部分が、パス入力データとして同じチャ
ンネルのローパス・フィルターｎ＋１に供給され、各チ
ャンネルに対する前記チャンネル出力データが、該チャ
ンネルのローパス・フィルターＮの前記パス出力データ
を有するよう接続されたデシメーション・フィルターを
前記デジタルフィルター手段が備えていることを特徴と
する、請求項（１）に記載のデジタルフィルター。
【請求項３】所与のチャンネルのローパス・フィルター
Ｎが、該チャンネルに対する前記チャンネル入力データ
をパス入力データとして受信し、所与のチャンネルのロ
ーパス・フィルターｎ（１＜ｎ＜Ｎ＋１）によって生成
された前記パス出力データが、同じチャンネルのローパ
ス・フィルターｎ−１への前記パス入力データの一部分
を有し、ローパス・フィルター１の前記パス出力データ
が各チャンネルに対する前記チャンネル出力データを有
するよう接続された補間フィルターを前記デジタルフィ
ルター手段が備えていることを特徴とする、請求項
（１）に記載のデジタルフィルター。
【請求項４】デシメーション・モードまたは補間モード
を表すモード・データを受信し記憶する手段をさらに備
えて成り、前記モード・データがデシメーション・モー
ドを表す場合は、ローパス・フィルター１が、関連する
チャンネルの前記チャンネル入力データの一部分をパス
入力データとして受信し、所与のチャンネルのローパス
・フィルターｎ（０＜ｎ＜Ｎ）によって生成された前記
パス出力データの一部分が、パス入力データとして同じ
チャンネルのローパス・フィルターｎ＋１に供給され、
各チャンネルに対する前記チャンネル出力データが、該
チャンネルのローパス・フィルターＮの前記パス出力デ
ータを有するよう接続されたデシメーション・フィルタ
ーを前記デジタルフィルター手段が備え、前記モード・
データが補間モードを表す場合は、所与のチャンネルの
ローパス・フィルターＮが、該チャンネルに対する前記
チャンネル入力データをパス入力データとして受信し、
所与のチャンネルのローパス・フィルターｎ（１＜ｎ＜
Ｎ＋１）によって生成された前記パス出力データが、同
じチャンネルのローパス・フィルターｎ−１への前記パ
ス入力データの一部分を有し、ローパス・フィルター１
の前記パス出力データが各チャンネルに対する前記チャ
ンネル出力データを有するよう接続された補間フィルタ
ーを前記デジタルフィルター手段が備えることを特徴と
する、請求項（１）に記載のデジタルフィルター。
【請求項５】ローパス・フィルターの数Ｎを表すパス・
データを受信し記憶する手段をさらに備えて成り、前記
デジタルフィルター手段は、前記パス・データに応答し
て各チャンネルに対してＮ個のローパス・フィルターを
実行する手段を備えて成ることを特徴とする、請求項
２、３、または４に記載のデジタルフィルター。
【請求項６】前記デジタルフィルター手段は、Ｎ個のロ
ーパス・フィルターの実行をＭ個のチャンネルに対して
行うプロセッサを有し、各ローパス・フィルターの実行
は前記プロセッサによる一連の処理ステップの実行を含
み、各処理ステップの間、入力データ値が受信され、出
力データ値が生成され、状態変数が再計算され、前記デ
ジタルフィルター手段は、前記ローパス・フィルターに
関する処理ステップが前記プロセッサによって実行され
る順序を決定する順序付け手段をさらに備えて成り、前
記順序付け手段は前記処理ステップを所定のパターンで
実行する手段を有し、該パターンにおいては、所与のチ
ャンネルの前記ローパス・フィルターに関する１つ以上
の処理ステップの組が実行され、前記組は他のチャンネ
ルの各々に関して繰り返され、新たな組が選択されて前
記処理が繰り返される、ことを特徴とする、請求項２、
３、または４に記載のデジタルフィルター。
【請求項７】各ローパス・フィルターｎ＋１が、１から
Ｎ−１の全てのｎに対してローパス・フィルターｎの半
分の頻度で実行され、各組はローパス・フィルター番号
１に関する処理ステップを有し、ローパス・フィルター
に関する処理ステップは１より大きい数を有しているこ
とを特徴とする、請求項６に記載のデジタルフィルタ
ー。
【請求項８】前記順序付け手段は、それぞれ増分または
減分を表す一連のカウント信号を供給するシーケンス論
理手段と、複数のビットを有するカウント・ワードを記
憶する手段と前記カウント信号を受信する手段と前記カ
ウント信号が増分または減分をそれぞれ表す場合前記カ
ウント・ワードを１だけ増分または減分する手段とを有
するアップダウン・カウンタ手段と、前記カウント・ワ
ード内の最も重みの小さいゼロビットの位置ｎを表すパ
ス信号を生成する検出回路とを有し、前記プロセッサは
ｎを表す前記パス信号に応答してローパス・フィルター
ｎに関する処理ステップを実行することを特徴とする、
請求項６に記載のデジタルフィルター。
【請求項９】前記順序付け手段は、前記パス信号を受信
し該パス信号が値１を表すときPASS1信号を発生するPAS
S1検出回路と、前記値Ｍを記憶する最大チャンネル・レ
ジスタと、現在のチャンネル番号ｍを示すデータを記憶
する手段を有するチャンネル論理手段とをさらに備えて
成り、前記チャンネル論理回路は、PASS1信号が受信さ
れるときはいつでもｍの値を増分しｍがＭを超えるとき
はいつでもｍの値を１にリセットするよう適合され、前
記シーケンス論理回路は、減分を表す全てのＭ番目のカ
ウント信号が増分を表すカウント信号に変更されること
を除き、増分および減分を表すカウント信号が交互に発
生されるよう前記カウント信号を発生するよう適合され
ていることを特徴とする、請求項８に記載のデジタルフ
ィルター。
【請求項１０】各ローパス・フィルターが複数のセクシ
ョンを有し、各セクションは３つの状態変数X₁、X₂、X₃
を定義する手段を有し、各処理ステップの間、X₂の値は
X₃に転送され、X₁の値はX₂に転送され、RAMのＲワード
・ブロックが前記状態変数の記憶のため、各ローパス・
フィルターの各セクションに対し供給され、前記順序付
け手段は２ビットのCSTART値を記憶するCSTARTレジスタ
と、前記CSTART値をRAMの前記ブロック内の状態変数に
アクセスするためのアドレス・オフセットとして利用す
る手段と、所与のローパス・フィルターに関する処理ス
テップが実行される度に前記CSTART値モジュロＲ増分す
る手段と、をさらに備えて成ることを特徴とする、請求
項６に記載のデジタルフィルター。
【請求項１１】前記順序付け手段が、それぞれ増分また
は減分を表す一連のカウント信号を供給するシーケンス
論理手段と、複数のビットを有するカウント・ワードを
記憶する手段と前記カウント信号を受信する手段と前記
カウント信号が増分または減分をそれぞれ表す場合前記
カウント・ワードを１だけ増分または減分する手段とを
有するアップダウン・カウンター手段と、前記カウント
・ワード内の最も重みの小さいゼロ・ビットの位置ｎを
決定し、CSTARTレジスタに前記カウント・ワードのビッ
トｎ＋１およびｎ＋２をロードする検出回路と、を備え
て成ることを特徴とする、請求項10に記載のデジタルフ
ィルター。
【請求項１２】前記デジタルフィルター手段が、前記状
態変数および前記ローパス・フィルターの出力データを
記憶するランダム・アクセス・メモリ（RAM）と、該RAM
内の所定の位置に所与のチャンネルにおける所与のロー
パス・フィルターに関する各出力データを記憶する手段
と、を備えて成ることを特徴とする、請求項１に記載の
デジタルフィルター。
【請求項１３】Ｍ（Ｍ＞１）個のチャンネルからの時間
多重化サンプル列を有するデジタルチャンネル入力デー
タを受信する手段と、各チャンネルからの前記チャンネル入力データを低域ろ
波して各チャンネルに対してチャンネル出力データを生
成するデジタルフィルター手段であって、該デジタルフ
ィルター手段は各チャンネルに対してN1個のデジタル・
ローパス・フィルターと、出力パス番号Ｎを表すデータ
を受信し記憶する手段とを有するデシメーション・フィ
ルターを有し、各ローパス・フィルターは、複数の状態
変数と、パス入力データを受信する手段と、パス出力デ
ータを生成する手段とを有し、各チャンネルの前記ロー
パス・フィルターは、１からN1まで番号付けられ順序付
けられて、ローパス・フィルター１が、関連するチャン
ネルの前記チャンネル入力データの一部分をパス入力デ
ータとして受信し、所与のチャンネルのローパス・フィ
ルターｎ（０＜ｎ＜N1）によって生成された前記パス出
力データの一部分が、パス入力データとして同じチャン
ネルのローパス・フィルターｎ＋１に供給され、各チャ
ンネルに対する前記チャンネル出力データが該チャンネ
ルのローパス・フィルターＮの前記パス出力データを有
しているデジタルフィルター手段と、を備えて成るマルチ・チャンネル・デジタルフィルタ
ー。
【請求項１４】各チャンネルに対する前記チャンネル出
力データが、該チャンネルのローパス・フィルターＮか
らN1までの前記パス出力データを備えていることを特徴
とする、請求項（13）記載のデジタルフィルター。
【請求項１５】前記デジタルフィルター手段が、単一パ
ス出力または多数パス出力を表すモード・データを受信
し記憶する手段を有し、各チャンネルに対する前記チャ
ンネル出力データは、前記モード・データが単一パス出
力を表す場合は該チャンネルのローパス・フィルターＮ
の前記パス出力データを有し、前記モード・データが多
数パス出力を示す場合は、ローパス・フィルターＮから
N1までの前記パス出力データを有していることを特徴と
する、請求項（13）記載のデジタルフィルター。