JPS594061B2 - 補間演算回路 - Google Patents
補間演算回路Info
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- JPS594061B2 JPS594061B2 JP51103297A JP10329776A JPS594061B2 JP S594061 B2 JPS594061 B2 JP S594061B2 JP 51103297 A JP51103297 A JP 51103297A JP 10329776 A JP10329776 A JP 10329776A JP S594061 B2 JPS594061 B2 JP S594061B2
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- JP
- Japan
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- data
- input
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- address signal
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Links
- 238000012935 Averaging Methods 0.000 claims description 16
- 238000005259 measurement Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000015654 memory Effects 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
この発明は図形、地形、物体等における面領域の複数の
点データを基に各点間のデータを補間により得る補間演
算回路に関する。
点データを基に各点間のデータを補間により得る補間演
算回路に関する。
従来、前記の面領域の点（又は部分）について予め測定
し、あるいは計算によつて得られる既知のデータ、例え
ば歪量、長さ、高さ、重さ、速さ、電気量、気象観測量
等があるが、これらのデータを計算機等の情報処理装置
に入力、あるいは記憶装置に記憶し、これを基に情報処
理を行ない、特異現象等を分析し、対応策をとること等
が行なわれている。
し、あるいは計算によつて得られる既知のデータ、例え
ば歪量、長さ、高さ、重さ、速さ、電気量、気象観測量
等があるが、これらのデータを計算機等の情報処理装置
に入力、あるいは記憶装置に記憶し、これを基に情報処
理を行ない、特異現象等を分析し、対応策をとること等
が行なわれている。
かかる場合、より高精度な分析等をするには出来る限り
多くの測定点のデータを得ることが望ましいことは周知
である。しかし、測定点を多くすることは多大に工数を
必要とし、さらには測定されたデータを記憶するメモリ
の数をも増大することとなるのでデータの測定点は限ら
れたものとなる。この発明の目的は面領域の限られた測
定点の既知のデータを基に各点間のより多くの補間デー
タを得る補間演算回路を提供することにある。
多くの測定点のデータを得ることが望ましいことは周知
である。しかし、測定点を多くすることは多大に工数を
必要とし、さらには測定されたデータを記憶するメモリ
の数をも増大することとなるのでデータの測定点は限ら
れたものとなる。この発明の目的は面領域の限られた測
定点の既知のデータを基に各点間のより多くの補間デー
タを得る補間演算回路を提供することにある。
この発明の他の目的は簡単な構成で高速にして補間デー
タを得ることの出来る補間演算回路を提供することにあ
る。この発明の別の目的は測定点の数を減らし、測定点
のデータを記憶するメモリを削減することにある。
タを得ることの出来る補間演算回路を提供することにあ
る。この発明の別の目的は測定点の数を減らし、測定点
のデータを記憶するメモリを削減することにある。
この発明の更に別の目的は測定点を減らすことにより測
定点のデータを得るための測定工数を削減することにあ
る。
定点のデータを得るための測定工数を削減することにあ
る。
この発明によれば、面領域をＸ軸およびＹ軸に関し、そ
れぞれ分割して得られる複数の区画の内、任意の区画を
囲む４格子点の既知のデータ又は後記演算手段出力の４
個のデータ信号を一方の入力とし、後記アドレス信号を
他方の入力とし、アドレス信号により前記４個のデータ
信号の内１個を選択出力するデータセレクタと、前記４
個のデータ信号を一方の入力とし、前記データセレクタ
の出力である選択されたデータ信号を他の入力に共通に
して入力し加算する前記４個のデータ信号に対応して配
置される４個の加算器とを含む演算手段をｎ段（ｎは正
の整数）配列または直列に接続配置し、ｎ段目の前記４
個の加算器出力の内、少なくとも１個の出力信号を２ｎ
にて割算し平均化する平均化手段とを含み、前記区画を
Ｘ軸およびＹ軸に関しそれぞれ２ｎに細分割して得られ
る細分割区画をｎビツトにて指定する入力されたアドレ
ス信号のビツト順位と前記演算手段の配置順位とが対応
するごとく接続し、前記平均化手段の出力信号を前記細
分割区画の内指定された新らたな区画又は前記新らたな
区画を囲む新らたな格子点のデータとしたことを特徴と
した補間演算回路が得られる。
れぞれ分割して得られる複数の区画の内、任意の区画を
囲む４格子点の既知のデータ又は後記演算手段出力の４
個のデータ信号を一方の入力とし、後記アドレス信号を
他方の入力とし、アドレス信号により前記４個のデータ
信号の内１個を選択出力するデータセレクタと、前記４
個のデータ信号を一方の入力とし、前記データセレクタ
の出力である選択されたデータ信号を他の入力に共通に
して入力し加算する前記４個のデータ信号に対応して配
置される４個の加算器とを含む演算手段をｎ段（ｎは正
の整数）配列または直列に接続配置し、ｎ段目の前記４
個の加算器出力の内、少なくとも１個の出力信号を２ｎ
にて割算し平均化する平均化手段とを含み、前記区画を
Ｘ軸およびＹ軸に関しそれぞれ２ｎに細分割して得られ
る細分割区画をｎビツトにて指定する入力されたアドレ
ス信号のビツト順位と前記演算手段の配置順位とが対応
するごとく接続し、前記平均化手段の出力信号を前記細
分割区画の内指定された新らたな区画又は前記新らたな
区画を囲む新らたな格子点のデータとしたことを特徴と
した補間演算回路が得られる。
この発明の補間演算回路は測定点数が同じ場合には、補
間によるデータが多く得られるために、より高精度のデ
ータを得ることが出来るものであり、逆に言うならば回
一精度のデータを得るものとした場合、測定点数を大幅
に削減出来るものである。
間によるデータが多く得られるために、より高精度のデ
ータを得ることが出来るものであり、逆に言うならば回
一精度のデータを得るものとした場合、測定点数を大幅
に削減出来るものである。
次にこの発明について図面を参照して説明する。
第１図は面領域をＸ軸およびＹ軸に関しそれぞれ分割し
て、それぞれ複数の区画と格子点を得た図である。各格
子点についてのデータは予め測定あるいは計算により得
て、既知のデータとしてメモリ等に記憶されているもの
とする。第２図は第１図の一部分であるＡ区画を拡大表
示した図であり、Ｘ軸およびＹ軸に関して新らたに２分
割し、４区画に細分割区画した例を示す図である。
て、それぞれ複数の区画と格子点を得た図である。各格
子点についてのデータは予め測定あるいは計算により得
て、既知のデータとしてメモリ等に記憶されているもの
とする。第２図は第１図の一部分であるＡ区画を拡大表
示した図であり、Ｘ軸およびＹ軸に関して新らたに２分
割し、４区画に細分割区画した例を示す図である。
図において、４分割した各区画はアドレス（Ｘ，Ｙ）表
現で左下が（０，０）、左上が（０，１）、右下が（１
，０）、右上が（１，１）と指定される。Ａ区画を含む
４格子点の既知のデータＥｌｌ，Ｅ２ｌ，Ｅ３ｌ，Ｅ４
ｌを基にアドレスＸ，Ｙ（１，０）により指定される新
らたな区画を囲む４格子点のデータＥｌ２，Ｅ２２，Ｅ
３２，Ｅ４２のデータを補間により得るものであり、以
下にその説明をする。Ｅ２２はＥ２ｌとＥｌ，を加えて
２で割つた値、Ｅ２２はＥ２ｌとＥ２ｌを加えて２で割
つた値、Ｅ３２はＥ３，とＥ２，を加えて２で割つた値
、Ｅ４２はＥ４，とＥ２ｌを加えて２で割つた値である
。このようにして４格子点のデータとアドレスによりそ
の内部に指定される４分の１の区画を囲む新らたな４格
子点のデータを得ることすなわちＥｌ，，Ｅ２ｌ．Ｅ３
ｌ２Ｅ４ｌ２ＸラＹからＥｌ２ツＥ２２ラＥ３２２Ｅ４
２を求めるために式が得られる。
現で左下が（０，０）、左上が（０，１）、右下が（１
，０）、右上が（１，１）と指定される。Ａ区画を含む
４格子点の既知のデータＥｌｌ，Ｅ２ｌ，Ｅ３ｌ，Ｅ４
ｌを基にアドレスＸ，Ｙ（１，０）により指定される新
らたな区画を囲む４格子点のデータＥｌ２，Ｅ２２，Ｅ
３２，Ｅ４２のデータを補間により得るものであり、以
下にその説明をする。Ｅ２２はＥ２ｌとＥｌ，を加えて
２で割つた値、Ｅ２２はＥ２ｌとＥ２ｌを加えて２で割
つた値、Ｅ３２はＥ３，とＥ２，を加えて２で割つた値
、Ｅ４２はＥ４，とＥ２ｌを加えて２で割つた値である
。このようにして４格子点のデータとアドレスによりそ
の内部に指定される４分の１の区画を囲む新らたな４格
子点のデータを得ることすなわちＥｌ，，Ｅ２ｌ．Ｅ３
ｌ２Ｅ４ｌ２ＸラＹからＥｌ２ツＥ２２ラＥ３２２Ｅ４
２を求めるために式が得られる。
但しＸ−ＹはＸ（Ｘのコンプリメント）とＹ（Ｙのコン
プリメント）の論理積を意味し、その値はＸ（５Ｙが共
にＯの時１、その他の時Ｏをとる。Ｘ−Ｙ，Ｘ−Ｙ，Ｘ
−Ｙも同様である。この（１）式に前記アドレス（Ｘ，
Ｙ）＝（１，０）の値を代入するとそれぞれとなる。
プリメント）の論理積を意味し、その値はＸ（５Ｙが共
にＯの時１、その他の時Ｏをとる。Ｘ−Ｙ，Ｘ−Ｙ，Ｘ
−Ｙも同様である。この（１）式に前記アドレス（Ｘ，
Ｙ）＝（１，０）の値を代入するとそれぞれとなる。
第３図はこの発明であり（１）式を実現した補間データ
を得る補間演算回路のｌ実施例を示すプロツク図である
。
を得る補間演算回路のｌ実施例を示すプロツク図である
。
図において１，２，３，４はそれぞれ加算器であり例え
ばテキサスインストルメント（Ｔ）社製１Ｃ品名ＳＮ７
４２８３をそれぞれ２個づつ用いて７ビツトのデータを
加算するものである。５はデータセレクタであり例えば
ＴＩ社製１Ｃ品名ＳＮ７４ｌ５３を４個用いて７ビツト
４入力の内１入力を選択して出力するものである。
ばテキサスインストルメント（Ｔ）社製１Ｃ品名ＳＮ７
４２８３をそれぞれ２個づつ用いて７ビツトのデータを
加算するものである。５はデータセレクタであり例えば
ＴＩ社製１Ｃ品名ＳＮ７４ｌ５３を４個用いて７ビツト
４入力の内１入力を選択して出力するものである。
入力端子１０１，１０２，１０３，１０４には４個の格
子点の、４個の既知の７ビツトデータＥ，ｌ，Ｅ２ｌ，
Ｅ３ｌ，Ｅ４，が入力され、それらが対応しているそれ
ぞれの加算器１，２，３，４の一方の入力端子Ａ。−Ａ
６（図示せず）に入力され、さらにデータセレクタ５の
４個のデータ入力端子にそれぞれ入力される。一方、ア
ドレス信号Ｘ，Ｙは入力端子１０５，１０６を経てデー
タセレタタ５のアドレス入力端子に入力され、Ｘ，Ｙが
（０，０）の時は入力端子１０１からのデータＥｌｌを
、（１，０）の時は入力端子１０２からのデータＥ２ｌ
を、（１，１）の時は入力端子１０３からのＥ３ｌを、
（０，１）の時は入力端子１０４からのＥ４ｌを選択し
出力する。選択出力されたデータは前記加算器１，２，
３，４のそれぞれの他の入力端子Ｂ。〜Ｂ６（図示せず
）に共通にして入力され、前記データＥｌｌ，Ｅ２ｌ，
Ｅ３ｌ，Ｅ４ｌとそれぞれ加算される。前記加算器１，
２，３，４の各出力端子であるΣ。〜Σ１（図示せず）
からの信号は（１）式で示した如く２で割算をして平均
化をしなければならない。平均化のための平均化手段は
出力端子Σ。〜Σ７を１ビツト下位へシフトして出力す
ることにより２で割算することが出来るものでありΣ１
〜Σ７の７ビツトが出力される。尚Σ。は小数点以下１
位のデータとして用いることも出来る。又シフトを行な
うには配線のみにより簡単に行なえるが、シフトレジス
タによつてシフトしてももちろん良い。このようにして
得られる新らたに４分割された区画の内のアドレスによ
つて指定される任意の区画を囲む４格子点のデータＥｌ
２，Ｅ２２，Ｅ３２，Ｅ４２は夫夫出力端子１０７，１
０８，１０９，１１０へ出力される。第２の実施例とし
て第１図のＡ区画をＸ軸およびＹ軸に関し各３ビツト８
分割とし、６４区画に細分割区画した例を第４図、第５
図に示す。
子点の、４個の既知の７ビツトデータＥ，ｌ，Ｅ２ｌ，
Ｅ３ｌ，Ｅ４，が入力され、それらが対応しているそれ
ぞれの加算器１，２，３，４の一方の入力端子Ａ。−Ａ
６（図示せず）に入力され、さらにデータセレクタ５の
４個のデータ入力端子にそれぞれ入力される。一方、ア
ドレス信号Ｘ，Ｙは入力端子１０５，１０６を経てデー
タセレタタ５のアドレス入力端子に入力され、Ｘ，Ｙが
（０，０）の時は入力端子１０１からのデータＥｌｌを
、（１，０）の時は入力端子１０２からのデータＥ２ｌ
を、（１，１）の時は入力端子１０３からのＥ３ｌを、
（０，１）の時は入力端子１０４からのＥ４ｌを選択し
出力する。選択出力されたデータは前記加算器１，２，
３，４のそれぞれの他の入力端子Ｂ。〜Ｂ６（図示せず
）に共通にして入力され、前記データＥｌｌ，Ｅ２ｌ，
Ｅ３ｌ，Ｅ４ｌとそれぞれ加算される。前記加算器１，
２，３，４の各出力端子であるΣ。〜Σ１（図示せず）
からの信号は（１）式で示した如く２で割算をして平均
化をしなければならない。平均化のための平均化手段は
出力端子Σ。〜Σ７を１ビツト下位へシフトして出力す
ることにより２で割算することが出来るものでありΣ１
〜Σ７の７ビツトが出力される。尚Σ。は小数点以下１
位のデータとして用いることも出来る。又シフトを行な
うには配線のみにより簡単に行なえるが、シフトレジス
タによつてシフトしてももちろん良い。このようにして
得られる新らたに４分割された区画の内のアドレスによ
つて指定される任意の区画を囲む４格子点のデータＥｌ
２，Ｅ２２，Ｅ３２，Ｅ４２は夫夫出力端子１０７，１
０８，１０９，１１０へ出力される。第２の実施例とし
て第１図のＡ区画をＸ軸およびＹ軸に関し各３ビツト８
分割とし、６４区画に細分割区画した例を第４図、第５
図に示す。
Ｘ＝５，Ｙ＝３として指定され、アドレス信号として３
ビツト表示で表わすと（Ｘ３，Ｘ２，Ｘｌ）一（１，０
７１）Ｆ（Ｙ３ツＹ２ラＹ１）＝（０２Ｌ１）にて示さ
れる新らたな区画を囲む４つの格子点のデータＥｌ４，
Ｅ２４，Ｅ３４，Ｅ４４を求めるものである。先づ既知
の４格子点のデータＥ，ｌ，Ｅ２ｌ，Ｅ３ｌ，Ｅ４ｌと
アドレス信号の内上位ビツトＸ３，Ｙ３を用い分割４区
画された内の１区画の４格点のデータＥｌ２ラＥ２２？
Ｅ３２２Ｅ４２を求める０次にＥｌ２ｙＥ２２？Ｅ３２
，Ｅ４２とアドレス信号の内前記上位ビツトＸ３，Ｙ３
に続く下位ビツトのＸ２，Ｙ２を用いて更に分割４区画
（計１６区画）された内の１区画の４格子点のデータＥ
ｌ３，Ｅ２３，Ｅ３３，Ｅ４３を求めるｏ次にＥｌ３ｙ
Ｅ２３？Ｅ３３２Ｅ４３ツとアドレス信号の内前記Ｘ２
，Ｙ２に続く下位ビツトであるＸｌ，Ｙｌを用いて更に
分割４区画（計６４区画）された内の１区画の４格子点
のデータＥｌ４，Ｅ２４，Ｅ３４，Ｅ４４を求める。以
上を数式にて示すならば各データおよびアドレスを（１
）式に代入することにより求めることが出来るｏ例えば
Ｅｌｌ９Ｅ２ｌ，Ｅ３ｌ，Ｅ４ｌ，Ｘ３ラＹ３からＥｌ
２ラＥ２２ｙＥ３２ｙＥ４２を求めるにはとなり）Ｅｌ
２ｙＥ２２ラＥ３２ラＥ４２ラＸ２？Ｙ２からＥｌ３ク
Ｅ２３ツＥ３３ラＥ４３を求めるには）となり）同様に
して、Ｅｌ３９Ｅ２３，Ｅ３３，Ｅ４３，Ｘｌ７Ｙｌか
らＥｌ４ツＥ２４７Ｅ３４７Ｅ４４を求めると）として
得られる。
ビツト表示で表わすと（Ｘ３，Ｘ２，Ｘｌ）一（１，０
７１）Ｆ（Ｙ３ツＹ２ラＹ１）＝（０２Ｌ１）にて示さ
れる新らたな区画を囲む４つの格子点のデータＥｌ４，
Ｅ２４，Ｅ３４，Ｅ４４を求めるものである。先づ既知
の４格子点のデータＥ，ｌ，Ｅ２ｌ，Ｅ３ｌ，Ｅ４ｌと
アドレス信号の内上位ビツトＸ３，Ｙ３を用い分割４区
画された内の１区画の４格点のデータＥｌ２ラＥ２２？
Ｅ３２２Ｅ４２を求める０次にＥｌ２ｙＥ２２？Ｅ３２
，Ｅ４２とアドレス信号の内前記上位ビツトＸ３，Ｙ３
に続く下位ビツトのＸ２，Ｙ２を用いて更に分割４区画
（計１６区画）された内の１区画の４格子点のデータＥ
ｌ３，Ｅ２３，Ｅ３３，Ｅ４３を求めるｏ次にＥｌ３ｙ
Ｅ２３？Ｅ３３２Ｅ４３ツとアドレス信号の内前記Ｘ２
，Ｙ２に続く下位ビツトであるＸｌ，Ｙｌを用いて更に
分割４区画（計６４区画）された内の１区画の４格子点
のデータＥｌ４，Ｅ２４，Ｅ３４，Ｅ４４を求める。以
上を数式にて示すならば各データおよびアドレスを（１
）式に代入することにより求めることが出来るｏ例えば
Ｅｌｌ９Ｅ２ｌ，Ｅ３ｌ，Ｅ４ｌ，Ｘ３ラＹ３からＥｌ
２ラＥ２２ｙＥ３２ｙＥ４２を求めるにはとなり）Ｅｌ
２ｙＥ２２ラＥ３２ラＥ４２ラＸ２？Ｙ２からＥｌ３ク
Ｅ２３ツＥ３３ラＥ４３を求めるには）となり）同様に
して、Ｅｌ３９Ｅ２３，Ｅ３３，Ｅ４３，Ｘｌ７Ｙｌか
らＥｌ４ツＥ２４７Ｅ３４７Ｅ４４を求めると）として
得られる。
上記（３），（４），（５）式を実現した補間演算回路
を第５図のプロツク図で示す。
を第５図のプロツク図で示す。
２０１，２０２，２０３はそれぞれ第３図に示す補間演
算回路を３段直列接続配置した例であり、補間演算回路
２０１，は（３）式を、補間演算回路２０２は（４）式
を、補間演算回路２０３は（５）式を演算するものであ
る。
算回路を３段直列接続配置した例であり、補間演算回路
２０１，は（３）式を、補間演算回路２０２は（４）式
を、補間演算回路２０３は（５）式を演算するものであ
る。
前記したように、ある区画を囲む４格子点の既知のデー
タＥｌ，，Ｅ２ｌ，Ｅ３ｌ，Ｅ４ｌは入力端子２５１，
２５２，２５３，２５４を経て補間演算回路２０１へ入
力され更に他の入力端子２５５，２５６へ与えられたア
ドレス信号Ｘ３，Ｙ３により補間演算を行い出力する。
同様にして補間演算回路２０１からの出力は補間演算回
路２０２の入カへ、補間演算回路２０２の出力は補間演
算回路２０３の入力へ与えられ、他の入力端子２５７，
２５８および２５９，２６０にそれぞれ与えられたアド
レス信号Ｘ２，Ｙ２およびＸｌ，Ｙｌにより補間演算を
行い補間データとしてＥ，４，Ｅ２４，Ｅ３４，Ｅ４４
を叶力端子２７１，２７２，２７３，２７４にそれぞれ
対応して出力する。第３の実施例（図示せず）として前
記第４図に示す４格子点の既知のデータＥｌｌ，Ｅ２ｌ
，Ｅ３ｌ，Ｅ４，から細分割区画された新らたな区画を
囲む新らたな格子点の補間データを得る別の手段を示す
と、プロツク図的には第５図と同様であるが、前記した
補間演算回路の内平均化手段を含まない演算手段を３段
直列接続配置し最終段すなわち３段目出力にて２３−８
にて割算し平均化する平均化手段を配置し同一データを
得ることが出来る。
タＥｌ，，Ｅ２ｌ，Ｅ３ｌ，Ｅ４ｌは入力端子２５１，
２５２，２５３，２５４を経て補間演算回路２０１へ入
力され更に他の入力端子２５５，２５６へ与えられたア
ドレス信号Ｘ３，Ｙ３により補間演算を行い出力する。
同様にして補間演算回路２０１からの出力は補間演算回
路２０２の入カへ、補間演算回路２０２の出力は補間演
算回路２０３の入力へ与えられ、他の入力端子２５７，
２５８および２５９，２６０にそれぞれ与えられたアド
レス信号Ｘ２，Ｙ２およびＸｌ，Ｙｌにより補間演算を
行い補間データとしてＥ，４，Ｅ２４，Ｅ３４，Ｅ４４
を叶力端子２７１，２７２，２７３，２７４にそれぞれ
対応して出力する。第３の実施例（図示せず）として前
記第４図に示す４格子点の既知のデータＥｌｌ，Ｅ２ｌ
，Ｅ３ｌ，Ｅ４，から細分割区画された新らたな区画を
囲む新らたな格子点の補間データを得る別の手段を示す
と、プロツク図的には第５図と同様であるが、前記した
補間演算回路の内平均化手段を含まない演算手段を３段
直列接続配置し最終段すなわち３段目出力にて２３−８
にて割算し平均化する平均化手段を配置し同一データを
得ることが出来る。
尚段数が増す毎にデータのビツト数は１ビツトづつ増す
ことになるので各段の加算器、データセレクタのデータ
入出力ビツト数を増し対応させなければならない。しか
し各段毎に平均化する第５図の補間演算回路に比べ有効
ビツト数が多くなるので最終データはより高精度なもの
となる。以上の実施例から判るように以上の構成を一般
的に表現するならば演算手段を直列にｎ段（ｎは正の整
数）接続配置しｎ段目出力にて２１にて割算し、平均化
することであり、実際にはｎ段目出力にてｎビツト下位
へシフト（配線、シフトレジスタ等にて出来る）し、出
力すれば良い。
ことになるので各段の加算器、データセレクタのデータ
入出力ビツト数を増し対応させなければならない。しか
し各段毎に平均化する第５図の補間演算回路に比べ有効
ビツト数が多くなるので最終データはより高精度なもの
となる。以上の実施例から判るように以上の構成を一般
的に表現するならば演算手段を直列にｎ段（ｎは正の整
数）接続配置しｎ段目出力にて２１にて割算し、平均化
することであり、実際にはｎ段目出力にてｎビツト下位
へシフト（配線、シフトレジスタ等にて出来る）し、出
力すれば良い。
このように表現すると第３図に示す第１の実施例の補間
演算回路はｎ−１であり加算器出力を２ｎ−２１一２に
て割算し平均化したものである。第５図に示す第２の実
施例は３段であるが各段毎に平均化しているのでｎ−１
にて示される第１の実施例を直列に複数配置したことが
判る。又、第３の実施例（図示せず）の補間演算回路は
、演算手段によつて順次加算出力され、その段数は３段
でありｎ＝３となり、ｎ段目出力、すなわち３段目出力
にて２３−８にて割算し、平均化したものであることが
判る。第４の実施例を第６図に示す。
演算回路はｎ−１であり加算器出力を２ｎ−２１一２に
て割算し平均化したものである。第５図に示す第２の実
施例は３段であるが各段毎に平均化しているのでｎ−１
にて示される第１の実施例を直列に複数配置したことが
判る。又、第３の実施例（図示せず）の補間演算回路は
、演算手段によつて順次加算出力され、その段数は３段
でありｎ＝３となり、ｎ段目出力、すなわち３段目出力
にて２３−８にて割算し、平均化したものであることが
判る。第４の実施例を第６図に示す。
図においてアドレス信号Ｘ。，ＹＯは第４図および第５
図に示す第２および第３の実施例のアドレス信号Ｘ３，
Ｘ２，ＸｌとＹ３，Ｙ２，Ｙｌに続く下位ビツトをＸ。
，ＹＯとして設定したものである。この例では（ｎ＋１
）ビツトとした上位ｎビツトに続く下位の１ビツト目の
アドレス信号を用い補間データの内１個を選択出力する
ものである。３０１，３０２，３０３は第３図に示す補
間演算回路の内、平均化手段を含まない演算回路、３１
０はデータセレクタ、入力端子２６１，２６２には前記
のようにアドレス信号Ｘ３，Ｘ２とＹ３，Ｙ３，Ｙ２，
Ｙｌに続く下位ビツトであるＸ。
図に示す第２および第３の実施例のアドレス信号Ｘ３，
Ｘ２，ＸｌとＹ３，Ｙ２，Ｙｌに続く下位ビツトをＸ。
，ＹＯとして設定したものである。この例では（ｎ＋１
）ビツトとした上位ｎビツトに続く下位の１ビツト目の
アドレス信号を用い補間データの内１個を選択出力する
ものである。３０１，３０２，３０３は第３図に示す補
間演算回路の内、平均化手段を含まない演算回路、３１
０はデータセレクタ、入力端子２６１，２６２には前記
のようにアドレス信号Ｘ３，Ｘ２とＹ３，Ｙ３，Ｙ２，
Ｙｌに続く下位ビツトであるＸ。
，ＹＯが入力され、他は第５図に示す同一信号が入力さ
れる。データセレクタ３１０はアドレス信号Ｘ。，ＹＯ
によつてデータＥｌ４，Ｅ２４，Ｅ３４，Ｅ４４の内１
個を選択して出力するものであり、ＸＯ，ＹＯが（０，
０）の時はＥｌ４，（０，１）の時はＥ４４（１，０）
の時はＥ２４，（１，１）の時はＥ３４力咄力される。
尚平均化手段はｎ段目の演算回路出力、この例では演算
回路３０３とデータセレクタ３１０との間すなわちデー
タセレクタ入力側、又はデータセレクタ出力側に配置す
れば良く、ｎ＝３であるので３ビツト分下位へシフトす
れば２１＝２３＝８にて割算し平均化することが出来る
。このようにして指定した区画を囲む４格子点の補間デ
ータの内、指定した１格子点の補間データを出力するこ
とが出来る。他の実施例として、細分割区画を表わす（
指定する）アドレス信号のビツト数に対応した演算手段
の数とを、かならずしも同じとすることはなくビツト数
以内であれば任意の段数とし、対応しない下位のビツト
は使用しなくとも良い。又更に区画を新らたに細分割区
画し表わすアドレス信号のビツトを下位ビツトとし、上
位ビツトとして前記細分割区画を含む面領域をＸ軸およ
びＹ軸に関し、それぞれ分割し得られる前記区画を表わ
すアドレス信号を当てることも有効な手段である。又、
別の実施例として、前記の実施例により得られた補間デ
ータの内、少なくとも１個を配線又はデータセレクタに
て選びその細分割区画内の補間データとして代表しても
良い。
れる。データセレクタ３１０はアドレス信号Ｘ。，ＹＯ
によつてデータＥｌ４，Ｅ２４，Ｅ３４，Ｅ４４の内１
個を選択して出力するものであり、ＸＯ，ＹＯが（０，
０）の時はＥｌ４，（０，１）の時はＥ４４（１，０）
の時はＥ２４，（１，１）の時はＥ３４力咄力される。
尚平均化手段はｎ段目の演算回路出力、この例では演算
回路３０３とデータセレクタ３１０との間すなわちデー
タセレクタ入力側、又はデータセレクタ出力側に配置す
れば良く、ｎ＝３であるので３ビツト分下位へシフトす
れば２１＝２３＝８にて割算し平均化することが出来る
。このようにして指定した区画を囲む４格子点の補間デ
ータの内、指定した１格子点の補間データを出力するこ
とが出来る。他の実施例として、細分割区画を表わす（
指定する）アドレス信号のビツト数に対応した演算手段
の数とを、かならずしも同じとすることはなくビツト数
以内であれば任意の段数とし、対応しない下位のビツト
は使用しなくとも良い。又更に区画を新らたに細分割区
画し表わすアドレス信号のビツトを下位ビツトとし、上
位ビツトとして前記細分割区画を含む面領域をＸ軸およ
びＹ軸に関し、それぞれ分割し得られる前記区画を表わ
すアドレス信号を当てることも有効な手段である。又、
別の実施例として、前記の実施例により得られた補間デ
ータの内、少なくとも１個を配線又はデータセレクタに
て選びその細分割区画内の補間データとして代表しても
良い。
又、更に別の実施例として補間データ出力数を１〜３個
とした場合該当しない補間演算部分の加算器および平均
化手段は削減することが出来る。
とした場合該当しない補間演算部分の加算器および平均
化手段は削減することが出来る。
もつと別の実施例としてはこの発明の補間演算回路をＩ
Ｃ化することも従来技術により容易である。
Ｃ化することも従来技術により容易である。
第１図は面領域をＸ軸、Ｙ軸についてそれぞれ分割し得
た区画図、第２図は第１図のＡ区画を細分割した図、第
３図はこの発明の第１の実施例を示すプロツク図、第４
図は第１図のＡ区画を細分割した第２の実施例を説明す
るための図、第５図はこの発明の第２、第３の実施例を
示すプロツク図、第６図はこの発明の第４の実施例を示
すプロツク図。 図において、１，２，３，４，は加算回路、５・はデー
タセレクタ、２０１，２０２，２０３，２０４は補間演
算回路、３０１，３０２，３０３は演算回路、３１０は
データセレクタである。
た区画図、第２図は第１図のＡ区画を細分割した図、第
３図はこの発明の第１の実施例を示すプロツク図、第４
図は第１図のＡ区画を細分割した第２の実施例を説明す
るための図、第５図はこの発明の第２、第３の実施例を
示すプロツク図、第６図はこの発明の第４の実施例を示
すプロツク図。 図において、１，２，３，４，は加算回路、５・はデー
タセレクタ、２０１，２０２，２０３，２０４は補間演
算回路、３０１，３０２，３０３は演算回路、３１０は
データセレクタである。
Claims (1)
- 【特許請求の範囲】 １ 面領域をＸ軸およびＹ軸に関し、それぞれ分割して
得られる複数の区画の内、任意の区画を囲む４格子点の
概知のデータ又は後記演算手段出力の４個のデータ信号
を一方の入力とし、後記アドレス信号を他の入力とし、
アドレス信号により前記４個のデータ信号の内１個を選
択出力するデータセレクタと、前記４個のデータ信号を
一方の入力とし、前記データセレクタの出力である選択
されたデータ信号を他の入力に共通にして入力し加算す
る前記４個のデータ信号に対応して配置される４個の加
算器とを含む演算手段をｎ段（ｎは正の整数）配置また
は直列に接続配置し、ｎ段目の前記４個の加算器出力の
内、小なくとも１個の出力信号を２＾ｎにて割算し、平
均化する平均化手段とを含み、前記区画をＸ軸およびＹ
軸に関しそれぞれ２＾ｎに細分割して得られる細分割区
画をｎビットにて指定する入力されたアドレス信号のビ
ット順位と前記演算手段の配置順位とが対応するごとく
接続し、前記平均化手段の出力信号を補間データとした
ことを特徴とした補間演算回路。 ２ 面領域をＸ軸およびＹ軸に関し、それぞれ分割して
得られる複数の区画の内、任意の区画を囲む４格子点の
既知のデータ又は後記演算手段出力の４個のデータ信号
を一方の入力とし、後記アドレス信号を他の入力とし、
アドレス信号により前記４個のデータ信号の内１個を選
択出力する第１のデータセレクタと、前記４個のデータ
信号を一方の入力とし、前記第１のデータセレクタの出
力である選択されたデータ信号を他の入力に共通にして
入力し加算する前記４個のデータ信号に対応して配置さ
れる４個の加算器とを含む演算手段をｎ段（ｎは正の整
数）配置または直列に接続配置し、ｎ段目の演算手段出
力の４個のデータを入力とし、後記アドレス信号を他の
入力とし、アドレス信号により前記ｎ段目演算手段出力
の４個のデータの内、１個を選択出力する第２のデータ
セレクタと、前記第２のデータセレクタ出力信号〔また
は入力信号〕を２＾ｎにて割算し、平均化する平均化手
段とを含み、前記区画をＸ軸およびＹ軸に関しそれぞれ
２＾ｎに細分割して得られる細分割区画をｎビットにて
指定する入力されたアドレス信号の（ｎ＋１）ビットの
内、上位ｎビットのビット順位と前記演算手段の配置順
位とが対応するごとく接続し、さらに前記アドレス信号
の（ｎ＋１）ビットの内、上位ｎビットに続く下位の１
ビット目を前記第２のデータセレクタのアドレス信号入
力に接続し、前記平均化手段〔または第２のデータセレ
クタ〕の出力信号を補間データとしたことを特徴とした
補間演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51103297A JPS594061B2 (ja) | 1976-08-30 | 1976-08-30 | 補間演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51103297A JPS594061B2 (ja) | 1976-08-30 | 1976-08-30 | 補間演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5328347A JPS5328347A (en) | 1978-03-16 |
| JPS594061B2 true JPS594061B2 (ja) | 1984-01-27 |
Family
ID=14350321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51103297A Expired JPS594061B2 (ja) | 1976-08-30 | 1976-08-30 | 補間演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594061B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02267689A (ja) * | 1989-04-08 | 1990-11-01 | Omron Corp | 自動取引機の貨幣補充回収装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223187A (en) * | 1975-08-14 | 1977-02-21 | Shin Etsu Chem Co Ltd | Process for polymerizing vinyl monomers |
| JP2568179B2 (ja) * | 1986-06-20 | 1996-12-25 | 富士通株式会社 | 補間拡大演算回路 |
| JP2568178B2 (ja) * | 1986-06-20 | 1996-12-25 | 富士通株式会社 | 補間拡大演算回路 |
-
1976
- 1976-08-30 JP JP51103297A patent/JPS594061B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02267689A (ja) * | 1989-04-08 | 1990-11-01 | Omron Corp | 自動取引機の貨幣補充回収装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5328347A (en) | 1978-03-16 |
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