JP2568178B2 - 補間拡大演算回路 - Google Patents
補間拡大演算回路Info
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- 230000002194 synthesizing effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 30
- 238000000034 method Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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Description
【発明の詳細な説明】 〔概要〕 画像の拡大処理は作製された演算回路によって限定さ
れてしまう。本発明は加わる画像情報の演算処理を制御
回路で指定し、様々な演算処理を可能としたものであ
る。
れてしまう。本発明は加わる画像情報の演算処理を制御
回路で指定し、様々な演算処理を可能としたものであ
る。
本発明は画像処理装置に係り、特に画像情報を補間拡
大する補間拡大演算回路に関する。
大する補間拡大演算回路に関する。
ICさらにはLSIの発展によって、多量の情報例えば画
像情報を記憶し、演算処理することが可能となった。
像情報を記憶し、演算処理することが可能となった。
一般的に画像情報はｍ×ｎなる画素で構成されるが、
例えば高精度表示可能な表示装置で表示する場合には画
像情報を拡大しなくてはならない。例えば一辺が２倍の
表示密度を有する表示装置の場合には、画像情報の１個
のドットを２×２ドット即ち４ドットに割当てて表示し
なくてはならない。単に１個のドットを同一情報として
４個のドットに割当てるようにした場合には、高精度表
示であるにもかかわらず表示画像は４個のドットが１画
素となってしまう。これを防止する為、従来では画像情
報の補間拡大を行っている。
例えば高精度表示可能な表示装置で表示する場合には画
像情報を拡大しなくてはならない。例えば一辺が２倍の
表示密度を有する表示装置の場合には、画像情報の１個
のドットを２×２ドット即ち４ドットに割当てて表示し
なくてはならない。単に１個のドットを同一情報として
４個のドットに割当てるようにした場合には、高精度表
示であるにもかかわらず表示画像は４個のドットが１画
素となってしまう。これを防止する為、従来では画像情
報の補間拡大を行っている。
画像情報は１画像といえども、多大であり、一般的に
は拡大補間を行う場合には専用の演算回路が設けられて
いる。
は拡大補間を行う場合には専用の演算回路が設けられて
いる。
拡大補間の方法は各種報告されているが、前述したよ
うに専用の演算回路によって処理されている為、１種類
の演算しか行うことができない。
うに専用の演算回路によって処理されている為、１種類
の演算しか行うことができない。
本発明は上記従来の欠点に鑑み、少なくとも１個の演
算処理回路で様々な補間拡大方法における拡大画像情報
を得ることを可能とした補間拡大演算回路を提供するこ
とを目的とする。
算処理回路で様々な補間拡大方法における拡大画像情報
を得ることを可能とした補間拡大演算回路を提供するこ
とを目的とする。
第１図は本発明の原理ブロック図である。
１はｍ×ｎの入力画像データDnが順次加わり、Ｍ×Ｎ
の補間拡大画像データOnを順次出力する演算処理回路、
２は前記演算処理回路１に対し演算指定信号を加える制
御回路である。
の補間拡大画像データOnを順次出力する演算処理回路、
２は前記演算処理回路１に対し演算指定信号を加える制
御回路である。
演算処理回路１には、制御回路２から、演算処理を指
定する演算指定信号が加わる。この指定信号によって演
算回路１はｍ×ｎ画素を構成する入力画像データDnに対
する補間拡大処理を行い、Ｍ×Ｎ画像を構成する補間拡
大画像データOnを出力する。
定する演算指定信号が加わる。この指定信号によって演
算回路１はｍ×ｎ画素を構成する入力画像データDnに対
する補間拡大処理を行い、Ｍ×Ｎ画像を構成する補間拡
大画像データOnを出力する。
以下、図面を用いて本発明を詳細に説明する。
第２図は本発明の実施例の詳細な回路構成図であり、
４個の演算回路３〜６と制御回路７より成る。演算回路
３〜６には入力D1〜D4がそれぞれ加わっている。そし
て、演算回路３〜６にはさらに制御回路７からの演算制
御信号が加わる。
４個の演算回路３〜６と制御回路７より成る。演算回路
３〜６には入力D1〜D4がそれぞれ加わっている。そし
て、演算回路３〜６にはさらに制御回路７からの演算制
御信号が加わる。
第２図に示した本発明の実施例においては、３×３の
画像データを６×６の画像データに補間拡大する回路で
ある。第３図（ａ）は３×３画素の画像データを説明す
る図、第３図（ｂ）は６×６画素の画像データを説明す
る図である。
画像データを６×６の画像データに補間拡大する回路で
ある。第３図（ａ）は３×３画素の画像データを説明す
る図、第３図（ｂ）は６×６画素の画像データを説明す
る図である。
本発明の実施例では、第３図（ａ）における３×３画
素の内の２×２画素を用いて第３図（ｂ）における２×
２画素のデータを第２図の演算処理回路３〜６によって
作成している。第４図（ａ）〜第12図（ａ）は演算処理
回路３〜６に加える２×２画素の切り出しデータを説明
する図であり、第４図（ｂ）〜第12図（ｂ）はその切り
出したデータを前述した演算処理回路３〜６によって演
算処理して得られた２×２画素の補間拡大データを対応
する位置に格納する説明図である。前述したように３×
３画素の画像データはそれぞれ上下左右で隣合う即ちC1
1・C12・C21・C22,C12・C13・C21・C23,C13・C23,C21・
C22・C31・C32,C22・C23・C32・C33,C23・C33,C31・C3
2,C32・C33,C33を順次切り出す、即ち画像メモリ（図示
しない）より続出して演算処理回路３〜６に加えてい
る。そして、これらの画像データより４個（２×２）の
補間拡大データを求め出力O1〜O4している。この出力O1
〜O4は６×６画素の画像データS11・S12・S13・S14,S21
・S22・S23・S24,S31・S32,S33・S34,S41・S42・S43・S
44,S51・S52・S53・S54,S61・S62・S63・S64,S71・S72
・S73・S74,S81・S82・S83・S84,S91・S92・S93・S94に
それぞれ対応している。尚、２×２画素のデータのう
ち、右端や下端において存在しない画素の場合には例え
ば空白データを用いて、演算処理回路３〜６は演算す
る。
素の内の２×２画素を用いて第３図（ｂ）における２×
２画素のデータを第２図の演算処理回路３〜６によって
作成している。第４図（ａ）〜第12図（ａ）は演算処理
回路３〜６に加える２×２画素の切り出しデータを説明
する図であり、第４図（ｂ）〜第12図（ｂ）はその切り
出したデータを前述した演算処理回路３〜６によって演
算処理して得られた２×２画素の補間拡大データを対応
する位置に格納する説明図である。前述したように３×
３画素の画像データはそれぞれ上下左右で隣合う即ちC1
1・C12・C21・C22,C12・C13・C21・C23,C13・C23,C21・
C22・C31・C32,C22・C23・C32・C33,C23・C33,C31・C3
2,C32・C33,C33を順次切り出す、即ち画像メモリ（図示
しない）より続出して演算処理回路３〜６に加えてい
る。そして、これらの画像データより４個（２×２）の
補間拡大データを求め出力O1〜O4している。この出力O1
〜O4は６×６画素の画像データS11・S12・S13・S14,S21
・S22・S23・S24,S31・S32,S33・S34,S41・S42・S43・S
44,S51・S52・S53・S54,S61・S62・S63・S64,S71・S72
・S73・S74,S81・S82・S83・S84,S91・S92・S93・S94に
それぞれ対応している。尚、２×２画素のデータのう
ち、右端や下端において存在しない画素の場合には例え
ば空白データを用いて、演算処理回路３〜６は演算す
る。
各演算回路３〜６にはそれぞれ切り出した４個のデー
タが加わっており、この４個のデータから１個（画素）
の画像データを求めている。この４個の画像データから
１個の補間拡大データを得る為の演算は制御回路７から
の演算制御信号によって決定される。
タが加わっており、この４個のデータから１個（画素）
の画像データを求めている。この４個の画像データから
１個の補間拡大データを得る為の演算は制御回路７から
の演算制御信号によって決定される。
第13図は演算処理回路３の詳細な回路構成図である。
入力データD1〜D4は演算回路８〜11に対応して加わって
いる。演算回路８〜11は後述するが、乗算器、加算器、
割算器を有している。
入力データD1〜D4は演算回路８〜11に対応して加わって
いる。演算回路８〜11は後述するが、乗算器、加算器、
割算器を有している。
制御回路７からはランダムアクセスメモリ（RAM）12
に対し、アドレス信号AD1〜AD3とデータ信号DX1〜DX4が
加わっており、演算に必要なデータ例えば加数、乗数、
割数等が格納される。そして、アドレス信号AD1〜AD3で
指示された内容のデータが演算回路８〜11に加わる。こ
の定数を用いて演算回路８〜11は、加算、乗算、割算等
を行う。演算回路８〜11は制御回路７からの選択信号SE
1,SE2が加わっており、演算回路８〜11はこの選択信号S
E1,SE2で指示される演算結果を選択して合成回路13に加
える。合成回路13は固定の演算を行う回路であり、例え
ば４個の演算回路８〜11から加わる演算結果を累算して
補間拡大の１画素のデータとして出力する。演算処理回
路４〜６も同様の回路であり、これらの４個の回路によ
ってそれぞれ各１画素のデータO1〜O4が得られる。
に対し、アドレス信号AD1〜AD3とデータ信号DX1〜DX4が
加わっており、演算に必要なデータ例えば加数、乗数、
割数等が格納される。そして、アドレス信号AD1〜AD3で
指示された内容のデータが演算回路８〜11に加わる。こ
の定数を用いて演算回路８〜11は、加算、乗算、割算等
を行う。演算回路８〜11は制御回路７からの選択信号SE
1,SE2が加わっており、演算回路８〜11はこの選択信号S
E1,SE2で指示される演算結果を選択して合成回路13に加
える。合成回路13は固定の演算を行う回路であり、例え
ば４個の演算回路８〜11から加わる演算結果を累算して
補間拡大の１画素のデータとして出力する。演算処理回
路４〜６も同様の回路であり、これらの４個の回路によ
ってそれぞれ各１画素のデータO1〜O4が得られる。
第14図は演算回路８の詳細な回路構成図である。入力
データ即ち２×２画素のうちの１個のデータD1が乗算器
14、加算器15、割算器16に加わっている。そして、ラン
ダムアクセスメモリ12より出力される１個のデータがレ
ジスタ17,18,19を介してそれぞれ乗算器14,加算器15,割
算器16に加わっている。乗算器14は入力データD1とレジ
スタ17より加わるデータを乗算する回路、加算器15は入
力データD1とレジスタ18より加わるデータを加算する回
路、割算器16は入力データD1をレジスタ19の内容で割算
する回路である。
データ即ち２×２画素のうちの１個のデータD1が乗算器
14、加算器15、割算器16に加わっている。そして、ラン
ダムアクセスメモリ12より出力される１個のデータがレ
ジスタ17,18,19を介してそれぞれ乗算器14,加算器15,割
算器16に加わっている。乗算器14は入力データD1とレジ
スタ17より加わるデータを乗算する回路、加算器15は入
力データD1とレジスタ18より加わるデータを加算する回
路、割算器16は入力データD1をレジスタ19の内容で割算
する回路である。
レジスタ17〜19にはランダムアクセスメモリ12からの
データが共通に加わるように接続されているが、レジス
タ17〜19には図示しないが取込クロック信号が加わって
いるので、ランダムアクセスメモリ12より出力される演
算データを取込む。この取込みによって、前述した乗
算、加算、割算等の演算における定数はそれぞれ異なっ
た値とすることができる。これらの乗算器14,加算器15,
割算器16によって演算された結果はセレクタ20で選択さ
れて前述した合成回路13で合成される。セレクタ20は制
御回路７から出力される選択信号SE1,SE2によって例え
ば順次乗算結果、加算結果、割算結果を選択し、合成回
路13は制御回路７より出力される選択信号SE1,SE2で選
択された演算結果を合成する。第14図では、演算回路８
の詳細な回路であるが、第13図の演算回路9,10,11も同
様であり、これらの回路８〜11によって４個の補間拡大
データが得られる。
データが共通に加わるように接続されているが、レジス
タ17〜19には図示しないが取込クロック信号が加わって
いるので、ランダムアクセスメモリ12より出力される演
算データを取込む。この取込みによって、前述した乗
算、加算、割算等の演算における定数はそれぞれ異なっ
た値とすることができる。これらの乗算器14,加算器15,
割算器16によって演算された結果はセレクタ20で選択さ
れて前述した合成回路13で合成される。セレクタ20は制
御回路７から出力される選択信号SE1,SE2によって例え
ば順次乗算結果、加算結果、割算結果を選択し、合成回
路13は制御回路７より出力される選択信号SE1,SE2で選
択された演算結果を合成する。第14図では、演算回路８
の詳細な回路であるが、第13図の演算回路9,10,11も同
様であり、これらの回路８〜11によって４個の補間拡大
データが得られる。
これらの各演算における定数は予めランダムアクセス
メモリ12に格納されており、アドレス信号AD1〜AD3によ
って選択されてそれぞれのレジスタ17〜19に格納され、
さらに制御回路７の制御によって１個の画像データに対
する演算が選択されて合成回路13で合成される。よっ
て、合成回路13で得られる即ち合成回路13から出力され
る１ドットに対する補間拡大データは切り出した４個の
画像データを考慮した演算結果となる。この演算結果
は、セレクタ20で選択できるとともに、演算における定
数も目的の値とすることができるので、合成回路13より
得られる補間拡大データは、各回路で決定されるのでは
なく、制御回路から出力される各種の信号によって決定
される。即ち制御回路の制御と演算に必要な定数を変え
ることによって各種の補間拡大方法による拡大画像デー
タを得ることができる。
メモリ12に格納されており、アドレス信号AD1〜AD3によ
って選択されてそれぞれのレジスタ17〜19に格納され、
さらに制御回路７の制御によって１個の画像データに対
する演算が選択されて合成回路13で合成される。よっ
て、合成回路13で得られる即ち合成回路13から出力され
る１ドットに対する補間拡大データは切り出した４個の
画像データを考慮した演算結果となる。この演算結果
は、セレクタ20で選択できるとともに、演算における定
数も目的の値とすることができるので、合成回路13より
得られる補間拡大データは、各回路で決定されるのでは
なく、制御回路から出力される各種の信号によって決定
される。即ち制御回路の制御と演算に必要な定数を変え
ることによって各種の補間拡大方法による拡大画像デー
タを得ることができる。
第２図、第13図、第14図における各入力、各出力の画
像データは１本の線で表しているが、これは１ビットデ
ータではなく、複製のビットデータを表している。また
この処理は白黒とは限らず例えば３原色の各色に対し行
うように図示しない回路によって制御される。
像データは１本の線で表しているが、これは１ビットデ
ータではなく、複製のビットデータを表している。また
この処理は白黒とは限らず例えば３原色の各色に対し行
うように図示しない回路によって制御される。
第２図に示した本発明の実施例においては、３×３画
素の画像データを２×２画素で切り出して２×２画素の
拡大データを求めているが、これに限らず例えば４×４
画素切り出しと演算を可能なように構成しておけば、２
×２画素、３×３画素、４×４画素における補間拡大演
算が任意に行え、さらにその演算処理も任意に行える補
間拡大回路が可能となる。
素の画像データを２×２画素で切り出して２×２画素の
拡大データを求めているが、これに限らず例えば４×４
画素切り出しと演算を可能なように構成しておけば、２
×２画素、３×３画素、４×４画素における補間拡大演
算が任意に行え、さらにその演算処理も任意に行える補
間拡大回路が可能となる。
以上述べたように本発明は補間拡大演算を限定するこ
となく、制御回路によってその演算の種類が制御できる
ので、本発明によれば少なくとも１個の演算処理回路で
様々な補間拡大方法における拡大画像情報を出力する補
間拡大演算回路を得ることができる。
となく、制御回路によってその演算の種類が制御できる
ので、本発明によれば少なくとも１個の演算処理回路で
様々な補間拡大方法における拡大画像情報を出力する補
間拡大演算回路を得ることができる。
第１図は本発明の原理ブロック図、 第２図は本発明の実施例の回路構成図、 第３図（ａ）は３×３画素の画像データを説明する図、 第３図（ｂ）は６×６画素の画像データを説明する図、 第４図（ａ）は２×２画素の切り出しを説明する図、 第４図（ｂ）は２×２画素の補間拡大を説明する図、 第５図（ａ）は２×２画素の切り出しを説明する図、 第５図（ｂ）は２×２画素の補間拡大を説明する図、 第６図（ａ）は２×２画素の切り出しを説明する図、 第６図（ｂ）は２×２画素の補間拡大を説明する図、 第７図（ａ）は２×２画素の切り出しを説明する図、 第７図（ｂ）は２×２画素の補間拡大を説明する図、 第８図（ａ）は２×２画素の切り出しを説明する図、 第８図（ｂ）は２×２画素の補間拡大を説明する図、 第９図（ａ）は２×２画素の切り出しを説明する図、 第９図（ｂ）は２×２画素の補間拡大を説明する図、 第10図（ａ）は２×２画素の切り出しを説明する図、 第10図（ｂ）は２×２画素の補間拡大を説明する図、 第11図（ａ）は２×２画素の切り出しを説明する図、 第11図（ｂ）は２×２画素の補間拡大を説明する図、 第12図（ａ）は２×２画素の切り出しを説明する図、 第12図（ｂ）は２×２画素の補間拡大を説明する図、 第13図は演算処理回路の詳細な回路構成図、 第14図は演算回路の詳細な回路構成図である。 １……演算処理回路、 ２……制御回路．
Claims (1)
- 【請求項１】ｍ×ｎ画素より構成される画像情報が入力
され、演算処理してＭ×Ｎ画素の画像情報を出力する補
間拡大演算装置において、 複数の任意に定めたデータを記憶し、選択指定されて当
該任意に定めたデータを出力する記憶手段と、入力画素
データと前記任意に定めたデータとを乗算する乗算器、
前記入力画素データと前記任意に定めたデータとを加算
する加算器、及び前記入力画素データと前記任意に定め
たデータとを割算する割算器をそれぞれ１つずつと、前
記乗算器、前記加算器、及び前記割算器の出力から１つ
を選択して出力する選択手段からなる複数の演算手段
と、 該複数の演算手段から出力されるデータを合成して出力
画素データとする合成回路とを有する複数の演算処理手
段を有し、 さらに前記選択手段に選択の指示をする制御手段とを有
することを特徴とする補間拡大演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142932A JP2568178B2 (ja) | 1986-06-20 | 1986-06-20 | 補間拡大演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142932A JP2568178B2 (ja) | 1986-06-20 | 1986-06-20 | 補間拡大演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63683A JPS63683A (ja) | 1988-01-05 |
| JP2568178B2 true JP2568178B2 (ja) | 1996-12-25 |
Family
ID=15326995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142932A Expired - Fee Related JP2568178B2 (ja) | 1986-06-20 | 1986-06-20 | 補間拡大演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568178B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594061B2 (ja) * | 1976-08-30 | 1984-01-27 | 日本電気株式会社 | 補間演算回路 |
| JPS56119574A (en) * | 1980-02-25 | 1981-09-19 | Ricoh Co Ltd | Method and device for picture element density conversion |
| JPS5827146A (ja) * | 1981-08-10 | 1983-02-17 | Dainippon Printing Co Ltd | ビデオ画像の製版システムにおける走査線内插装置 |
| JPH0681243B2 (ja) * | 1984-08-08 | 1994-10-12 | 日本電信電話株式会社 | 画像処理方法 |
-
1986
- 1986-06-20 JP JP61142932A patent/JP2568178B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63683A (ja) | 1988-01-05 |
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