JP2628300B2

JP2628300B2 - 変換回路の使用方法

Info

Publication number: JP2628300B2
Application number: JP62004658A
Authority: JP
Inventors: 良平熊谷
Original assignee: 株式会社鷹山; シャープ株式会社
Priority date: 1987-01-12
Filing date: 1987-01-12
Publication date: 1997-07-09
Anticipated expiration: 2012-07-09
Also published as: JPS63172378A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は変換回路に係り、特にデジタル映像処理シ
ステムにおけるリアルタイムの映像処理・表示やリアル
タイムの画像解析等に有効な変換回路に関する。

〔発明の背景とその問題点〕

映像処理の概念は広く、入力画像を明瞭なものにした
り、あるいは特徴を抽出して画像を認識するようないわ
ゆる画像処理の技術から、コンピュータグラフィックス
技術、さらには放送機器などにおいて用いられるクロマ
キー、画面合成、画面分割その他の特殊効果の技術など
が含まれる。そして映像処理の処理系にはアナログ処理
系とデジタル処理系およびその複合系があり、処理され
た結果の精巧さ、再現性、定量性および処理の多様さと
いう点でデジタル処理系の重要性が高まりつつある。こ
のデジタル処理系では、映像を画素の集合として取り扱
う必要があり、実用的な画素数、階調に対する映像処理
においては、画素単位の演算、画素の相関関係に関する
演算は膨大なものとなる。

例えば、512×512画素、RGB各８ビットの画素につい
て粒度分布の測定を行うためには、16ビット汎用コンピ
ュータに演算プロセッサを搭載したシステムを用いたと
して、１画面あたり20分程度の演算時間を要した例があ
る。これを処理速度20MIPS程度の超大型コンピュータを
用いて計算したとしても数秒の処理時間が必要である。

そこで従来から画像処理のための専用IC、例えば図形
のアフィン変換や描画のためのCRTC、特定ビット数のあ
る種の画像解析を行うための専用ICなど少数のICが提案
されて、一部の映像処理の高速化が図られている。しか
しこれらの専用ICの機能は映像処理技術のうちの極く狭
い領域のみに適用出来るものであり、これらのICを用い
て映像処理システムを構築した場合、用途が極めて限ら
れてしまうため、一般にコストパフォーマンスの低いも
のとなる。またこれらのICは他のICとの併用が考慮され
ていることはなく、これらICを組み合わせて多機能の映
像処理システムを構築することも実用上不可能である。

さらに、特定の生産ラインのために専用ハードウェア
を構成することもしばしば行なわれる。この場合用途が
限定されることはいうまでもないが、一般にその使用条
件も厳しく制限され、この条件から外れたときにはエラ
ーが頻繁に生じたり、全く測定不能になる。しかも日進
月歩のアルゴリズムの改良に即応することもできない。

〔発明の目的〕

この発明はこのような従来の問題点を解消すべく創案
されたもので、広範な映像処理に適用でき、汎用超大型
コンピュータより高速の処理が可能でなおかつコストパ
フォーマンスの高い映像処理システムを構築するための
変換回路を提供することを目的とする。

〔発明の概要〕

この発明に係る変換回路は、高速メモリの出力をその
入力にフィードバックしてなり、そのフィードバック経
路の中途に軽演算部を設け、必要に応じて、出力の軽演
算結果をフィードバックし、軽演算部の設定の変更によ
り、軽演算部でありながら極めて多様な変換を実現し、
また軽演算部であるため高変換速度も併せ持つ非常に有
益な回路である。

〔発明の実施例〕

次にこの発明に係る変換回路の第１実施例を図面に基
づいて説明する。

第１図において、変換回路１は高速メモリ２の出力の
分岐に軽演算部３を接続し、この軽演算部３の出力を高
速メモリ２の入力側に戻している。高速メモリ２のデー
タ入力にはセレクタ４が接続され、軽演算部３の出力は
このセレクタ４に入力されている。高速メモリ２のアド
レス入力にはデータD1が入力され、セレクタ４の出力は
高速メモリ２のデータ入力に接続されている。セレクタ
４には、軽演算部３の出力と並列にデータD2が入力さ
れ、セレクタ４は、軽演算部出力またはデータD2を択一
的に高速メモリ２に導く。高速メモリ２としては、高速
のスタティックRAMなどが使用可能である。軽演算部３
を経たデータを高速メモリ２の入力側に戻すことによ
り、一つのデータに同一の演算処理を繰り返し施した
り、一連のデータ群に同一処理を施してから高速メモリ
２内に順次格納したりすることも可能となり、またデー
タの積算、データの漸減、データの逐次比較など極めて
多様な処理が可能となる。そして当然、高速メモリ12に
データD1によりアドレスを与えて、そのアドレスに格納
されたデータを読みだす、テーブルとしての使用も可能
である。

高速メモリ２には、CS（チップセレクト）、WE（ライ
トイネーブル）の信号Ｓが入力され、高速メモリ２のリ
ード、ライトの切換などの公知のコントロールを行って
いる。この信号Ｓのコントロールは例えば特定の性格を
もつ画素データのみを高速メモリ２に書き込む場合など
に極めて有効であり、画素値「０」の画素を無視してそ
の他の画素値の画素数を積算するような処理が容易にな
る。

さらに軽演算部３には必要に応じてデータD3が入力さ
れ、軽演算部において高速メモリ２の出力に作用させる
演算の内容、例えば加算を行うときの出力に加えるべき
数値はデータD3により与えられる。

なおセレクタ４の入力数を増せば、当然変換回路の拡
張性は高まる。

第２図は変換回路の第２実施例を示すものであり、第
１実施例の構成に加え、高速メモリ２のアドレス入力に
もセレクタ５が接続され、データD1はこのセレクタ５に
入力されている。セレクタ５にはさらにデータD4が入力
され、データD1、D4の切換が可能になっている。アドレ
ス入力へのデータをこのように選択可能とすれば、変換
回路１の用途は大幅に拡大する。例えば高速メモリ２で
の処理をローカルバスで行い、処理結果をメインバスに
取り込む場合、アドレスコントロールをローカルバスか
らメインバスに切り換える必要があり、アドレス入力の
選択は不可欠である。また高速メモリ２を単なるテーブ
ルとして使用する場合でも、テーブルへのデータ書き込
みと、データ参照とは一般に別個のコントロール系統と
なり、セレクタ５が必要になる。なおセレクタ５の入力
数をさらに増せば、一層その拡張性は高まる。

第３図は変換回路の第３実施例を示すものであり、第
２実施例の構成に加え、軽演算部３のデータ入力にもセ
レクタ６が接続され、データD3はこのセレクタ６に入力
されている。セレクタ６にはさらにデータD5が入力さ
れ、データD1、D5の切り換えが可能になっている。軽演
算部３へのデータをこのように選択可能とすれば、変換
回路の拡張性は高まる。すなわち、単にデータの種類を
選択し得るようになるというだけでなく、第４図の実施
例に示すような変換回路間のデータの転送とフィードバ
ックも可能になる。

第４図において、第３図の変換回路と同様の変換回路
1A、1B、1C、1D（セレクタ５は省略して示してある。）
が複数配列され、各変換回路における高速メモリ２の出
力は全てセレクタ７に入力されている。セレクタ７の出
力は分岐して各変換回路１のセレクタ６に入力され、任
意の１つの変換回路の出力を他の任意の変換回路の軽演
算部へ導くことができ、また、変換回路の出力をそれ自
身の軽演算部にフィードバックし、あるいは他の変換回
路を経由してフィードバックすことが可能である。これ
によって極めて複雑な処理を実現できる。

第５図〜第８図は軽演算部の具体例を示すものであ
り、第１実施例についてのみ構成を図示している。

第５図は軽演算部として加算器８を採用したものであ
り、例えば２値画像やラベル付けされた画像において面
積を計算するとき、画素値をアドレスD1として指定し、
高速メモリ２からそのアドレス内の格納データを出力
し、加算器８でこのデータD3（ここでは「１」に設定し
ておく。）を加えた値をセレクタ４に戻して高速メモリ
２の前記アドレスD1に再び格納する。これにより、画像
中の各画素値の画素数がカウントされ、各ラベル領域の
面積が求められるる第６図は、軽演算部として減算器９を採用した変換回
路を示すものであり、減算器９には高速メモリ２の出力
の他にデータD3が入力され、さらに高速メモリには、CS
（チップセレクト）、WE（ライトイネーブル）の信号Ｓ
が入力されている。減算器９は、内部で補数を求めるな
どの方法で加算器を用いても実現でき、概念として、第
５図と等価なことも多いが、例えば同一濃度の細分化の
あるヒストグラムの平坦化など、元の各データ値で平坦
化後の分布を埋めていく場合、「埋める」ことに使用し
た各データの個数を漸減していく場合など、漸減させる
値が多種ある場合などは、減算器は重要になる。

第７図は、軽演算部として最大値抽出部10を採用した
変換回路を示すものであり、第８図は、最小値抽出部11
を採用した変換回路を示すものである。最大値抽出部10
は高速メモリに格納されているデータと新たに導入され
たデータとを比較してより大きなデータを高速メモリ内
にもどす。逆に最小値抽出部11は、より小さなデータを
高速メモリにもどす。これら変換部は種々の用途が考え
られるが、第11図に示すように、図形のｘ座標値Dx、ｙ
座標値Dyの最大、最小をそれぞれ変換部によって求めて
おけば、その最終結果をMPUなどで処理するだけでフィ
レ径を容易に求め得る。

第９図は図形の重心を求めるための変換回路を示すも
のであり、第５図と同様の３組の変換回路1A、1B、1Cを
並列に接続してなり、それぞれの加算器8A、8B、8Cには
ｘ座標値Dx、ｙ座標値Dy、「１」が入力されている。
「１」が入力された変換回路1Cは、第５図同様求積のた
めの回路であり、変換回路1A、1Bは、画素データが
「１」のときに、そのｘ座標、ｙ座標を積算する回路で
ある。ｘ座標の積算値を面積で除した値は重心のｘ座標
であり、ｙ座標の積算値を面積で除した値は重心のｙ座
標である。この演算は、MPUで行ってもよいし、専用ハ
ードウェアを設けてもよい。ただシステムの汎用性とコ
ンパクト性を考慮すれば、このような複雑な演算はMPU
で行うことが好ましい。

またラベリングされた画像においては、画素データの
画素値によりアドレスを指定し、そのときのDx、Dyをそ
のアドレスの格納データに加えていけば、複数のラベリ
ング領域の重心を同時に算出しうる。

第10図はチェイン座標、チェインコードを求めるため
の変換回路を示すものであり、変換回路1A、1Bを組み合
せてなる。なおこの実施例では軽演算部３およびセレク
タ４を省略して示してある。変換回路1Aのデータ入力に
はｘ座標値Dxが入力され、変換回路1Bのデータ入力には
ｙ座標値Dyが入力されており、各変換回路1A、1Bのアド
レス入力およびCS、WE入力には演算回路12が接続されて
いる。演算回路12には画像メモリ13、14が接続され、画
像メモリ13には各画素の画素値が記録されている。演算
回路12は各ラベリング領域の開始点（例えばラスタスキ
ャンのスキャンラインが最初にその領域に入った点）あ
るいは終了点（例えばラスタスキャンのスキャンライン
がその領域から出る点）を前記画素値から求め、そのｘ
座標値Dxを変換回路1Aの高速メモリ２に、ｙ座標値Dyを
変換回路1Bの高速メモリ２にそれぞれ登録する。このと
き信号Ｓにより、開始点または終了点のみの書き込みを
指定する。そして演算回路12には画像メモリ13内の画素
値に基づいて各画素の近傍情報Ｐ′１、Ｐ′２、Ｐ′
３、Ｐ′４、Ｐ′５、Ｐ′６、Ｐ′７、Ｐ′８を求め、
画像メモリ14に登録し、同時に、画像メモリ13から入力
された画素値すなわちラベリング番号を各高速メモリの
アドレス入力に入力する。ここに近傍情報は、対象画素
の周囲の８画素の濃度（２値）を一定順序（例えば対象
画素の右の画素からスタートし、左回り）９に並べたビ
ット例である。これによって各高速メモリにはラベリン
グ番号のアドレスに開始点座標または終了点座標が登録
され、一方画像メモリ14には各画素の近傍情報が登録さ
れる。これらの情報が抽出されれば、例えばMPUにより
直接開始点にアクセスし、続いてチェイン座標、チェイ
ンコードを迅速に求めることができる。

ここにチェーンコードの生成は、対象画素のチェーン
コードに基づいて決まる一定方向の画素から順次左回り
に近傍情報の図形画素のビットを捜索し、最初の画素値
「１」の方向を与える。例えば対象画素のチェーンコー
ドが「５（左下方向）であったとき、４番目の近傍情報
Ｐ′４から順次捜索を開始し、最初「１」の近傍情報の
方向探す。仮に、最初の「１」がＰ′７であったとすれ
ば、チェーンコードは「６」となる。

第12図は面積、周囲長、円度、複雑度を求めるための
変換回路を示すものであり、第５図と同様の変換回路1
A、1B（セレクタ４は省略して図示している。）に演算
回路12が接続されている。演算回路12は各画素の画素値
に基づいて近傍情報信号を出力する。近傍情報信号は、
この例においては対象となる画素の４近傍において、そ
の画素と異なる画素値の画素が存在するか否かを示す１
ビットの情報である。近傍情報信号は変換回路1Aの加算
器8Aに入力され、その値が高速メモリ２の出力に加算さ
れる。対象となる画素の画素値はそのまま両高速メモリ
２のアドレス入力に入力され、ラベリングされた各領域
についてそれぞれアドレスが割当てられる。各画素値に
よりアドレスが指定されるごとに加算器8Aには近傍情報
信号が入力され、それはそのアドレスの格納データに加
算されて同じアドレスに戻される。これによって各ラベ
リング領域ごとに境界画素数による周囲長が求められ
る。一方変換回路1Bでは、画素値が高速メモリ２に与え
られるごとに加算器8Bにおいて、その画素値の格納デー
タに「１」が加算される。これにより各ラベリング領域
内の画素数が積算され、面積が求められる。この面積、
周囲長をさらにMPUなどで処理すれば円度、複雑度も算
出し得る。なお前記近傍情報信号を変換回路1AのCSに入
力し加算器8Aの入力部には加算器8Bと同じく「１」を入
力しても同様に周囲長を算出し得る。

第13図は、２値化、多値化、擬似カラー化のための変
換回路（軽演算部およびデータ入力のセレクタは省略し
てある。）を示すものであり、高速メモリ２のアドレス
入力には演算回路12が接続されている。演算回路12には
全ての画素の画素値を記録した画像メモリ13が接続さ
れ、高速メモリ２の出力には他の画像メモリ14が接続さ
れている。高速メモリ２にはあらかじめカラーコード
（アドレス）に対応した濃度値またはRGB値（データ）
が格納されており、演算回路12は画像メモリ13内の画素
値からカラーコードを算出する。例えば２値化の処理で
は一定のスレッショルドレベルを境に画素値を「０」ま
たは「１」のカラーコードに変換し、多値化では複数の
スレッショルドレベルにより多階調のカラーコードを発
生する。擬似カラー化を行うためには、高速メモリ２に
は、１カラーコードに対しＲ、Ｇ、Ｂ各色についての値
が発生する。このように高速メモリから出力された濃度
値またはRGB値は画像メモリ14に書き込まれ、表示され
る。

第14図は２値画像においてｘ軸回りのｎ次モーメント
を求めるための変換回路を示すものであり、第５図と同
様の変換回路1A、1Bを用いている。但し変換回路1Aでは
セレクタ４を省略し、変換回路1Bではセレクタ４および
軽演算部を省略して図示している。変換回路1Aの高速メ
モリ２には、CS、WEの信号Ｓとして、演算回路12から画
素値が入力され、画素値が「１」のとき、高速メモリ２
への書き込みが行なわれる。変換回路1Aの高速メモリ２
には、アドレス入力としてｘ座標値Dxが入力され、変換
回路1Bの高速メモリ２にはアドレス入力としてｙ座標値
Dyが入力されている。変換回路1Bの高速メモリ２にはあ
る値に対するｎ乗の値がテーブルとして格納されてお
り、Dyの入力に対し、Dyのｎ乗の値が出力される。その
出力は変換回路1Aの加算器８に入力され、変換回路1Aの
高速メモリ２に格納されている対応ｘ座標値Dxのデータ
に加算される。すなわち変換回路1Aにおいては各Dxの値
ごとにDyⁿの値が積算されて格納される。この積算され
た値を全てのDxについて合計すればｎ次モーメントを求
めることができる。

第15図はオイラー数を求めるための変換回路を示すも
のであり、第５図と同様の変換回路1A、1B、1C、1Dを用
い、それぞれの高速メモリ２のアドレス入力に演算回路
12が接続してある。演算回路12は各画素の画素値をD1と
して高速メモリ２に入力し、かつ、各画素の近傍情報に
基づいて、オイラー数を求めるための指標Ｔ、Ｆ、Ｄ、
Ｅの値を連続ビット列の情報Ｉ（Ｔ、Ｆ、Ｄ、Ｅ）とし
て出力する。この情報Ｉ（Ｔ、Ｆ、Ｄ、Ｅ）はＴ抽出回
路16、Ｆ抽出回路17、Ｄ抽出回路19を介して各変換回路
1A、1B、1C、1Dの加算器８に入力されている。各抽出回
路はＴ、Ｆ、Ｄ、Ｅそれぞれのビット位置を抽出して、
Ｔ、Ｆ、Ｄ、Ｅの値を取り出すものであり、取り出され
た値は各変換回路でラベリング領域ごとに積算されて、
高速メモリ２に格納される。オイラー数はG4（４近
傍）、G8（８近傍）で表示され、各ラベリング領域の面
積をＶとすると G4＝Ｖ−Ｅ＋Ｆ G8＝Ｖ−Ｅ−Ｄ＋Ｔ−Ｆで与えられる。

以上の実施例においては、変換回路の軽演算の内容と
しては、加減算、最大、最小値抽出を例示したが、この
他に、高速演算し得る範囲において、絶対値などの数値
演算や、比較、AND、OR、NAND、NOR、EX−OR、EX−NOR
などの論理演算を自由に選択、採用しうる。

そして、変換部は高速メモリを備えているので、いわ
ゆるカラーコードからのRGB値を参照するようなデータ
参照のための一般的ルックアップテーブルとして、ある
いは、画像のラベリングなどに際しては、ラベリング情
報を高速格納するキャッシュメモリとして適用し得る。
この場合においては、ラベル情報を出力するタイミング
を近傍情報信号から与え、変換回路の高速メモリのアド
レスを指定するためにカウンタ（アドレスカウンタ）を
設け、このアドレスカウンタを前記近傍情報信号で歩進
してアドレスを指定することができる。

また前記セレクタには任意の切り換え手段例えばワイ
ヤードオアなどを含む。

〔発明の効果〕

前述のとおり、この発明に係る変換回路は、高速メモ
リの出力をその入力にフィードバックしてなり、そのフ
ィードバック経路の中途に軽演算部を設け、必要に応じ
て、出力の軽演算結果をフィードバックしているので、
軽演算部の設定の変更により軽演算部でありながら極め
て多様な変換を実現でき、また軽演算部であるため、高
変換速度をも併せ持つという優れた効果を有する。

【図面の簡単な説明】

第１図はこの発明に係る変換回路の第１実施例を示すブ
ロック図、第２図は第２実施例を示すブロック図、第３
図は第３実施例を示すブロック図、第４図は第４実施例
を示すブロック図、第５図〜第８図第１実施例における
軽演算部の態様を示すブロック図、第９図は第５図の態
様を組み合わせてなる変形例を示すブロック図、第10図
はチェイン座標、チェインコードを求めるための変形例
を示すブロック図、第11図はフィレ径を求めるための変
形例を示すブロック図、第12図は面積、周囲長、円度、
複雑度を求めるための変形例を示すブロック図、第13図
は２値化、多値化、擬似カラー化のための変形例を示す
ブロック図、第14図はｎ次モーメントを求めるための変
形例を示すブロック図、第15図はオイラー数を求めるた
めの変形例を示すブロック図である。１、1A、1B、1C、
1D……変換回路、２……高速メモリ、３……軽演算部、
４、５、６、７……セレクタ、８、8A、8B、8C……加算
器、９……減算器、10……最大値抽出部、11……最小値
抽出部、12……演算回路、13、14……画像メモリ、15…
…カウンタ、16……Ｔ抽出回路、17……Ｆ抽出回路、18
……Ｄ抽出回路、19……Ｅ抽出回路。 D1、D2、D3、D4……データ、Dx……ｘ座標値、Dy……ｙ
座標値、Ｓ……信号、Ｉ（Ｔ、Ｆ、Ｄ、Ｅ）……情報。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−129552（ＪＰ，Ａ) 特開昭60−108976（ＪＰ，Ａ) 特開昭61−221982（ＪＰ，Ａ) 特開昭57−182784（ＪＰ，Ａ) 実開昭50−59927（ＪＰ，Ｕ) 特公昭39−7657（ＪＰ，Ｂ１)

Claims

(57)【特許請求の範囲】

【請求項１】高速メモリと、この高速メモリのデータ入
力に接続された切替手段と、第１入力、第２入力および
出力を有する軽演算部であって、第１入力が前記高速メ
モリのデータ出力の分岐に接続され、出力が前記切替手
段に接続された軽演算部と、を備え、軽演算部は加算、
最大値抽出、最小値抽出を選択的に実行し得る構成とさ
れている変換回路を１対使用し；両変換回路の高速メモリにおけるアドレス入力には画素
データを入力し；一方の変換回路のデータ入力には各画素のｘ座標値を入
力し；他方の変換回路のデータ入力には各画素のｙ座標値を入
力し；両変換回路における高速メモリの書き込みの可否をコン
トロールする信号として、画像中の各ラベリング領域の
開始点または終了点を判定する信号を入力し；これによって、各ラベリング領域開始点または終了点を
高速メモリに登録し、チェーンコード生成を開始する座
標に直ちにアクセスし得るようにした変換回路の使用方
法。
【請求項２】高速メモリと、この高速メモリのデータ入
力に接続された切替手段と、第１入力、第２入力および
出力を有する軽演算部であって、第１入力が前記高速メ
モリのデータ出力の分岐に接続され、出力が前記切替手
段に接続された軽部演算と、を備え、軽演算部は加算、
最大値抽出、最小値抽出を選択的に実行し得る構成とさ
れている変換回路を１対使用し；両変換回路の軽演算部を加算器とし；両変換回路の高速メモリにおけるアドレス入力には画素
データを入力し；一方の変換回路の軽演算部には対象画素が境界画素であ
るときに「１」となり、境界画素でないときに「０」と
なる信号を軽演算部の第２入力に接続して、各ラベリン
グ領域の周囲長を算出し；他方の変換回路の軽演算部の第２入力には常に「１」の
信号を接続して、各ラベリング領域の面積を算出し；これによって各ラベリング領域の周囲長と面積を同時に
算出し、これを円度、複雑度のためのデータとして使用
する変換回路の使用方法。
【請求項３】高速メモリと、この高速メモリのデータ入
力に接続された切替手段と、第１入力、第２入力および
出力を有する軽演算部であって、第１入力が前記高速メ
モリのデータ出力の分岐に接続され、出力が前記切替手
段に接続された軽演算部と、を備え、軽演算部は加算、
最大値抽出、最小値抽出を選択的に実行し得る構成とさ
れている変換回路を４個使用し；第１の変換回路においては、軽演算部を最大値抽出部と
するとともに、軽演算部の第２入力にはｘ座標値を入力
し、高速メモリのアドレス入力には画素値を入力し；第２の変換回路においては、軽演算部を最小値抽出部と
するとともに、軽演算部の第２入力にはｘ座標値を入力
し、高速メモリのアドレス入力には画素値を入力し；第３の変換回路においては、軽演算部を最大値抽出とす
るとともに、軽演算部の第２入力にはｙ座標値を入力
し、高速メモリのアドレス入力には画素値を入力し；第４の変換回路においては、軽演算部を最小値抽出部と
するとともに、軽演算部の第２入力にはｙ座標値を入力
し、高速メモリのアドレス入力には画素値を入力し；これによって、各ラベリング領域についてフィレ径を算
出する変換回路の使用方法。