JP2766803B2

JP2766803B2 - 変換回路

Info

Publication number: JP2766803B2
Application number: JP2793588A
Authority: JP
Inventors: 良平熊谷
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC; Yozan Inc
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC; Yozan Inc
Priority date: 1988-02-09
Filing date: 1988-02-09
Publication date: 1998-06-18
Anticipated expiration: 2013-06-18
Also published as: JPH01204183A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は変換回路に係り、特にデジタル映像処理シ
ステムにおけるリアルタイムの映像処理、表示やリアル
タイムの画像解析等に有効な変換回路に関する。

〔発明の背景とその問題点〕

映像処理の概念は広く、入力画像を明瞭なものにした
り、あるいは特徴を抽出して画像を認識するようないわ
ゆる画像処理の技術から、コンピュータグラフィックス
技術、さらには放送機器などにおいて用いられるクロマ
キー、画面合成、画面分割その他の特殊効果の技術など
が含まれる。そして映像処理の処理系にはアナログ処理
系とデジタル処理系およびその複合系があり、処理され
た結果の精巧さ、再現性、定量性および処理の多様さと
いう点でデジタル処理系の重要性が高まりつつある。こ
のデジタル処理系では、映像を画素の集合として取り扱
う必要があり、実用的な画素数、階調に対する映像処理
においては、画素単位の演算、画素の相関関係に関する
演算は膨大なものとなる。

例えば、512×512画素、RGB各Ｂビットの画素につい
て粒度分布の測定を行うためには16ビット汎用コンピュ
ータに演算プロセッサを搭載したシステムを用いたとし
て、１画面あたり20分程度の演算時間を要した例があ
る。これを処理速度20MIPS程度の超大型コンピュータを
用いて計算したとしても数秒の処理時間が必要である。

そこで従来から画像処理のための専用IC、例えば図形
のアフィン変換や描画のためのCRTC、特定ビット数のあ
る種々の画像解析をおこなうための専用ICなど少数のIC
が提案されて、一部の映像処理の高速化が図られてい
る。しかしこれらの専用ICの機能は映像処理技術のうち
の極く狭い領域のみに適用出来るものであり、これらの
ICを用いて映像処理システムを構築した場合、用途が極
めて限られてしまうため、一般にコストパフォーマンス
の低いものとなる。またこれらのICは他のICとの併用が
考慮されていることはなく、これらICを組み合わせて多
機能の映像処理システムを構築することも実用上不可能
である。

さらに、特定の生産ラインのために専用ハードウェア
を構成することもしばしば行なわれる。この場合用途が
限定されることはいうまでもないが、一般にその使用条
件も厳しく制限され、この条件から外れたときにはエラ
ーが頻繁に生じたり、全く測定不能になる。しかも日進
月歩のアルゴリズムの改良に即応することもできない。

この発明の出願人は既にこのような問題点に対処する
ための画像処理システムに関する一連の出願を行ってお
り、その映像処理システムにおける変換回路についてパ
イプライン化のための具体的構成をこの出願において提
案するものである。

特願昭62-004658号においては第１図に示す変換回路
その他が提案されており、この変換回路は、高速メモリ
１の出力Doutの分岐に軽演算部２を接続し、この軽演算
部２の出力をセレクタ３を介して高速メモリ１のデータ
入力Dinに接続してなるものである。

この変換回路では一つのデータに同一の演算処理を繰
返し施したり、一連のデータ群に同一処理を施してから
高速メモリ２内に順次格納したりすることも可能とな
り、またデータの積算、データの漸減、データの逐次比
較など極めて多様な処理が可能となる。そして当然、高
速メモリ１にデータD1によりアドレスを与えて、そのア
ドレスに格納されたデータを読みだす、テーブルとして
の使用も可能である。高速メモリ１には、CS（チップセ
レクト）、WE（ライトイネーブル）の信号Ｓが入力さ
れ、高速メモリ１のリード、ライトの切換などの公知の
コントロールを行っている。この信号Ｓのコントロール
は例えば特定の性格をもつ画素データのみを高速メモリ
２に書き込む場合などに極めて有効であり、画素値
「０」の画素を無視してその他の画素値の画素数を積算
するような処理が容易になる。

さらに軽演算部２には必要に応じてデータD3が入力さ
れ、軽演算部において高速メモリ２の出力に作用させる
演算の内容、例えば加算を行うときの出力に加えるべき
数値はこのデータD3により与えられる。

なおセレクタ３の入力数を増せば、当然変換回路の拡
張性は高まる。

この変換回路を高速パイプライン化し、高速メモリに
おけるアドレスのデータに繰返し軽演算部２による軽演
算を施す場合、１回のリードサイクル中に１回の軽演算
を終了させ、次のライトサイクルで軽演算結果を高速メ
モリに書き込む必要がある。しかしパイプラインサイク
ルを高速メモリのリード／ライトサイクルの最高速レベ
ルまで高めたときには軽演算部での演算時間が確保され
ない場合もある。

〔発明の目的〕

この発明はこのような背景に基づいて創案されたもの
で、高速メモリのリード／ライトサイクルの最高速レベ
ルにおいて、１回のリード／ライトサイクル毎に同一ア
ドレスのデータに１回の軽演算を施し得る変換回路を提
供することを目的とする。

〔発明の概要〕

この発明に係る変換回路は、高速メモリと、この高速
メモリのデータ入力に接続された切換手段と、前記高速
メモリの出力の分岐に接続された軽演算部とを備え、こ
の軽演算部の出力が前記切換手段に入力されている変換
回路において、高速メモリの出力の分岐と軽演算部との
間にセレクタを接続し、軽演算部の出力の分岐をこのセ
レクタの入力側に帰還したもので、高速繰返し演算をこ
の帰還路、セレクタ、軽演算部のループにおいて行うも
のである。

〔発明の実施例〕

次にこの発明に係る変換回路の１実施例を図面に基づ
いて説明する。

第２図において、変換回路はスタティックRAM等の高
速メモリ１と、そのデータ出力の分岐に接続された軽演
算部２と、高速メモリ１のデータ入力に接続されたセレ
クタ３とを備え、軽演算部２の出力はセレクタ３の入力
側に接続されている。

高速メモリ１の出力と軽演算部２との間にはマルチプ
レクサ４、ラッチ５が順次接続され、高速メモリ１から
出力されたデータはマルチプレクサ４、ラッチ５を経て
軽演算部２に入力される。軽演算部２の出力とセレクタ
３の間にはラッチ６が接続され、軽演算部２の出力はラ
ッチ６を経てセレクタ３に入力される。軽演算部２の出
力は帰還路Ｆを介してマルチプレクサ４に戻され、マル
チプレクサ４はデータＤ₁または軽演算部２の出力Ｄ₃を
択一的に出力する。軽演算部２の入力側にはさらにラッ
チ７が接続され、軽演算部２においてメモリのデータ等
に作用させるデータＤ₄はこのラッチ７を経て軽演算部
２に入力される。

高速メモリ１のアドレス入力にはマルチプレクサ８が
接続され、マルチプレクサ８にはアドレス信号Ａ₀が直
接、およびラッチ９を介して入力されている。直接入力
されるアドレス信号Ａ₀とラッチを経たアドレス信号Ａ₁
は比較器10において比較され、比較信号COMP₁が出力さ
れる。

第３図は変換回路のパイプライン動作におけるタイム
チャートを示すものである。高速メモリ１のリード／ラ
イトイネーブル（第３図R/W）は交互にリード、ライト
モードとなるように周期的に入力され、変換回路全体が
このR/W信号を基本に動作する。前記アドレス信号Ａ₀は
R/W信号の１サイクル（リード１回、ライト１回）ごと
に１つのアドレスを指定するように繰返し入力され、ラ
ッチ９はアドレス信号Ａ₀をその１サイクル分遅延させ
た信号Ａ₁を出力している。マルチプレクサ８はR/W信号
の半周期毎（１回のリードまたはライトサイクル）にＡ
₀,A₁を交互に出力し、高速メモリ１のアドレス入力に入
力する。高速メモリ１のデータ出力Doutからはリードサ
イクル時のアドレスＡ₂に対応したデータＤ₁が出力され
る。

アドレスＡ₀として１サイクル毎に順次異なるアドレ
スが指定された場合（第３図ではAD₁〜AD₇のアドレスが
順次指定されている。）、データＤ₁はマルチプレクサ
４、ラッチ５を経て軽演算部２で所定の演算が行われ演
算結果Ｄ₃はラッチ６、セレクタ３を経て同一のアドレ
スに書き込まれる。第３図から明らかなとおり、AD₁の
リードアドレスが指定された次のリード／ライトサイク
ルにおけるライトサイクルにいおてAD₁のライトサイク
ルが指定されており、読み出したデータが演算後に適正
なタイミングで同一アドレスに書き込まれる。

アドレスＡ₀として繰返し同一アドレスが指定された
場合、第３図のタイミングで演算を行うとすると、２回
目のリードアドレスが指定されたときには演算後のデー
タは未だメモリに書き込まれておらず、繰返し演算は２
サイクルに１回しか行なわれない。そこで同一アドレス
データの繰返し演算についは、帰路Ｆを使用して軽演算
後のデータを直ちにラッチ５に戻す。第４図はこのよう
な演算のためのタイムチャートを示すものであり、同一
アドレスAD₁が２回続き、１回他のアドレスAD₂が指定さ
れた後に再びアドレスAD₁が指定され、その後繰返しAD₂
が指定されている。アドレスＡ₀,A₁は比較器10において
比較され、比較結果COMP1は例えば両者が一致したとき
にローレベルとなる。COMP1はマルチプレクサ４にコン
トロール信号として入力され、COMP1がローレベルのと
き帰還路Ｆ側のデータがマルチプレクサ４から出力され
る。出力されたデータは直ちにラッチ５を経て軽演算部
２に入力され、次のサイクルで演算結果が出力される。
最初のアドレスAD₁のデータは２回の繰返し演算の後ア
ドレスAD₁に書き込まれ、次のAD₂のデータは１回演算が
施された後にアドレスAD₂に書き込まれる。次にアドレ
スAD₁が指定されたときには、そのアドレスには２回演
算後のデータが格納されており、そのデータには新たに
読み出されて１回の演算が施される。次にAD₂が繰返し
指定されたときには、再び帰還路Ｆが使用され、読み出
されたデータ（１回演算後のデータ）は繰返し演算され
る。

このように軽演算部２の出力を帰還路Ｆにより軽演算
部２の入力側に戻すことにより、R/Wの１サイクルで同
一データに繰返し演算を施し得る。

第４図はこの発明の第２実施例を示すものであり、高
速メモリとして、デュアルポートメモリやマルチポート
メモリのような、リードサイクルとライトサイクルが共
存し得るメモリが使用されている。この変換回路におい
て第１実施例と同一もしくは相等部分には同一符号を付
して示す。

変換回路の第１実施例との相違の１つは、メモリ出力
に接続されたマルチプレクサが３入力とされ、軽演算２
の後段のラッチの６の出力も帰還路Ｆ′を介してマルチ
プレクサ４に戻されている点である。このためマルチプ
レクサ４はメモリデータ出力Ｄ₁、軽演算部２の出力お
よびラッチ６の出力の３データを択一的に選択し得るよ
うになっている。

メモリ１のリードアドレス入力RAinには、データＡ₀
が直接入力され、ライトアドレス入力WAinには、ラッチ
11、12を介して、Ａ₀が入力され、すなわちＡ₀を２サイ
クル遅延させたアドレス信号Ａ₂が入力されているるラ
ッチ11で１サイクル遅延された信号をＡ₁とすると、
Ａ₀,A₁は比較器13で、Ａ₀Ａ₂は比較器14で比較されてい
る。比較器13、14の出力COMP1,COMP2はマルチプレクサ
４にコントロール信号として入力され、マルチプレクサ
４はこれらコントロール信号に基づいて３者のデータの
いずれかを出力する。COMP1,COMP2は両アドレスの一致
によりローレベルとなる信号とすると、これら信号とマ
ルチプレクサ４が選択するデータとの関係は表１のとお
りである。

第６図は同実施例のタイムチャートを示すものであ
り、同一アドレスAD₁を３回、他のアドレスAD₂を１回、
最初のアドレスAD₁をさらに１回、続いて異なるアドレ
スAD₃,AD₄を指定している。

最初のAD₁のデータＤ（AD₁）がラッチ５に取り込まれ
た後再びアドレスAD₁が指定されることによりCOMP1はロ
ーレベルとなり、帰還路Ｆから軽演算部２の出力が戻さ
れることになる。これによってＤ（AD₁）に３回演算を
施したデータＤ³（AD₁）がラッチ６から出力され、その
次に他のアドレスAD₂、同一アドレスAD₁が順次続くた
め、COMP1はハイレベルにCOMP2はローレベルになる。こ
れによって帰還路Ｆ′からのデータが選択され、データ
Ｄ₁（Ｄ（AD₂））がラッチ５に取り込まれるとともに、
３回の演算が施されたAD₁のデータＤ³（AD₁）は、Ｄ（A
D₂）の軽演算部２での演算が終了すると同時にラッチ５
に取り込まれる。次のタイミングでAD₂のデータに１回
演算を施したデータＤ′（AD₂）はメモリアドレスAD₂に
書き込まれ、Ｄ₃（AD₁）は再度軽演算部２に入力されて
演算される。

このように第２の帰還路Ｆ′を設けたことにより、ア
ドレスの前後で同一のアドレスが指定されるという極め
てクリテイカルなタイミングにおいても、演算結果に対
して更に演算を施し得る。またリードサイクル、ライト
サイクルが共存し得るメモリであるため変換回路の基本
サイクルを第１図実施例の1/2とすることができ、パイ
プライン処理であるため、この極めて高速のクロックに
同期して演算を実行し得る。

以上のパイプライン構成は変換回路の任意の変形例、
応用例に適用できることはいうまでもない。以下に第３
実施例〜第５実施例および変形例として変換回路の変形
例、応用例を説明する。

第７図は変換回路の第３実施例を示すものであり、第
１図の構成に加え、高速メモリ１のアドレス入力にもセ
レクタ15が接続され、データＤ₁はこのセレクタ15に入
力されている。セレクタ15にはさらにデータＤ₄が入力
され、データＤ₁,D₄の切換が可能になっている。アドレ
ス入力へのデータをこのように選択可能とすれば、変換
回路の用途は大幅に拡大する。例えば高速メモリ１での
処理をローカルバスで行ない、処理結果をメインバスに
取り込む場合、アドレスコントロールをローカルバスか
らメインバスに切換る必要があり、アドレス入力の選択
は不可欠である。また高速メモリ１を単なるテーブルと
して使用する場合でも、テーブルへのデータ書き込み
と、データ参照とは一般に別個のコントロール系統とな
り、セレクタ15が必要になる。なおセレクタ15の入力数
をさらに増やせば、一層その拡張性は高まる。

第８図は変換回路の第４実施例を示すものであり、第
３実施例の構成に加え、軽演算部２のデータ入力にもセ
レクタ16が接続され、データＤ₃はこのセレクタ16に入
力されている。セレクタ16にはさらにデータＤ₅が入力
され、データＤ₁,D₅の切換が可能になっている。軽演算
部２へのデータをこのように選択可能とすれば、変換回
路の拡張性は高まる。すなわち、単にデータの種類を選
択し得るようになるというだけでなく、第９図の実施例
に示すような変換回路間のデータの転送とティードバッ
クも可能になる。

第９図において、第８図の変換回路と同様の変換回路
1A,1B,1C,1D（セレクタ15は省略して示してある。）が
複数配列され、各変換回路における高速メモリ１の出力
は全てセレクタ17に入力されている。セレクタ17の出力
は分岐して各変換回路１のセレクタ16に入力され、任意
の１つの変換回路の出力を他の任意の変換回路の軽演算
部へ導くことができ、また、変換回路の出力をそれ自身
の軽演算部にフィードバックし、あるいは他の変換回路
を経由してフィードバックすることが可能である。これ
によって極めて複雑な変換処理を実現できる。

第10図〜第13図は軽演算部の具体例を示すものであ
り、第１図の構成についてのみ具体的構成を図示してい
る。

第10図は軽演算部として加算部18を採用したものであ
り、例えば２値画像やラベル付けされた画像において面
積を計算するとき、画素値をアドレスＤ₁として指定
し、高速メモリ１からそのアドレス内の格納データを出
力し、加算器18でこのデータにＤ₃（ここでは「１」に
設定しておく。）を加えた値をセレクタ３に戻して高速
メモリ１の前記アドレスＤ₁に再び格納する。これによ
り、画像中の各画素値の画素数がカウントされ、各ラベ
ル領域の面積が求められる。

第11図は、軽演算部として減算器19には高速メモリ２
の出力の他にデータＤ₃が入力され、さらに高速メモリ
１にはCS（チップセレクト）,WE（ライトイネーブル）
の信号Ｓが入力されている。減算器19は、内部で補数を
求めるなどの方法で加算器を用いても実現でき、概念と
して、第10図と等価なことも多いが、例えば同一濃度の
細分化のあるヒストグラムの平坦化など、元の各データ
値で平坦化後の分布を埋めていく場合、「埋める」こと
に使用した各データの個数を漸減していく場合など、漸
減させる値が多種ある場合などは、減算器は重要にな
る。

第12図は、軽演算部として最大値抽出部20を採用した
変換回路を示すものであり、第13図は、最小値抽出部21
を採用した変換回路を示すものである。最大値抽出部20
は高速メモリに格納されているデータと新たに導入され
たデータとを比較してより大きなデータを高速メモリ内
に戻す。逆に最小値抽出部21は、より小さなデータを高
速メモリにもどす。これら変換部は種々の用途が考えら
れるが、第21図に示すように、図形のＸ座標値Dx,Y座標
値Dyの最大、最小をそれぞれ変換部によって求めておけ
ば、その最終結果をMPUなどで処理するだけでフィレ径
を容易に求め得る。

第14図は図形の重心を求めるための変換回路を示すも
のであり、第10図と同様の３組の変換回路1A,1B,1Cを並
列に接続してなり、それぞれの加算器18A,18B,18Cには
Ｘ座標値Dx,Y座標値Dy、「１」が入力されている。
「１」が入力された変換回路1Cは、第10度図同よう求積
のための回路であり、変換回路1A,1Bは、画素データが
「１」のときに、そのＸ座標、Ｙ座標を積算する回路で
ある。Ｘ座標の積算値を面積で除した値は重心のＸ座標
であり、Ｙ座標の積算値を面積で除した値は重心のＹ座
標である。この演算は、MPUで行ってもよいし、専用ハ
ードウェアを設けてもよい。ただシステムの汎用性とコ
ンパクト性を考慮すれば、このような複雑な演算はMPU
で行うことが好ましい。

またラベリングされた画像においては、画素データの
画素値によりアドレスを指定し、そのときのDx,Dyをそ
のアドレスの格納データに加えていけば、複数のラベリ
ング領域の重心を同時に算出しうる。

第15図はチェイン座標、チェインコードを求めるため
の変換回路を示すものであり、変換回路1A,1Bを組み合
わせてなる。なおこの実施例では軽演算部２およびセレ
クタ３を省略して示してある。変換回路1Aのデータ入力
にはｘ座標値Dxが入力され、変換回路1Bのデータ入力に
はｙ座標値Dyが入力されており、各変換回路1A,1Bのア
ドレス入力およびCS,WE入力には演算回路20が接続され
ている。演算回路20には画像メモリ21、22が接続され、
画像メモリ21には各画素の画素値が登録されている。演
算回路20は各ラベリング領域の開始点（例えばラスタス
キャンのスキャンラインが最初にその領域に入った点）
あるいは終了点（例えばラスタスキャンのスキャンライ
ンがその領域から出る点）を前記画素値から求め、その
ｘ座標値Dxを変換回路1Aの高速メモリ１に、ｙ座標値Dy
を変換回路1Bの高速メモリ１にそれぞれ登録する。この
とき信号Ｓにより、開始点または終了点のみの書き込み
を指定する。そして演算回路20には画像メモリ21内の画
素値に基づいて各画素の近傍情報Ｐ′1,P′2,P′3,P′
4,P′5,P′6,P′7,P′８を求め、画像メモリ22に登録
し、同時に、画像メモリ21から入力された画素値すなわ
ちラベリング番号を各高速メモリのアドレス入力に入力
する。これによって各高速メモリにはラベリング番号の
アドレスに開始点座標または終了点座標が登録され、一
方画像メモリ22には各画素の近傍情報が登録される。こ
れらの情報が抽出されれば、例えばMPUにより直接開始
点にアクセスし、続いてのチェイン座標、チェインコー
ドを迅速に求めることができる。

第17図は面積、周囲長、円度、複雑度を求めるための
変換回路を示すものであり、第10図と同様の変換回路1
A,1B（セレクタ３は省略して図示している。）に演算回
路20が接続されている。演算回路20は各画素の画素値に
基づいて近傍情報信号を出力する。近傍情報信号は、こ
の例においては対象となる画素の４近傍において、その
画素と異なる画素値の画素が存在するか否かを示す１ビ
ットの情報である。近傍情報信号は変換回路1Aの加算器
18Aに入力され、その値が高速メモリ１の出力に加算さ
れる。対象となる画素の画素値はそのまま両高速メモリ
１のアドレス入力に入力され、ラベリングされた各領域
についてそれぞれアドレスが割当てられる。各画素値に
よりアドレスが指定されることに加算器18Aには近傍情
報信号が入力され、それはそのアドレスの格納データに
加算されて同じアドレスに戻される。これによって各ラ
ベリング領域ごとに境界画素数による周囲長が求められ
る。一方変換回路1Bでは、画素値が高速メモリ１に与え
られるごとに加算器18Bにおいて、その画素値の格納デ
ータに「１」が加算される。これにより各ラベリング領
域内の画素数が積算され、面積が求められる。この面
積、周囲長をさらにMPUなどで処理すれば円度、複雑度
も算出し得る。なお前記近傍情報信号を変換回路1AのCS
に入力し加算器18Aの入力部には加算器18Bと同じく
「１」を入力しても同様に周囲長を算出し得る。

第18図は、２値化、多値化、擬似カラー化のための変
換回路（軽演算部およびデータ入力のセレクタは省略し
て図示してある。）を示すものであり、高速メモリ１の
アドレス入力には演算回路20が接続されている。演算回
路20は全ての画素の画素値を記録した画像メモリ21が接
続され、高速メモリ１の出力には他の画像メモリ22が接
続されている。高速メモリ１にはあらかじめカラーコー
ド（アドレス）に対応した濃度値またはRGB値（デー
タ）が格納されており、演算回路20は画像メモリ21内の
画素値からカラーコードを算出する。例えば２値化の処
理では一定のスレッショルドレベルを境に画素値を
「０」または「１」のカラーコードに変換し、多値化で
は複数のスレッショルドレベルにより多階調のカラーコ
ードを発生する。擬似カラー化を行うためには、高速メ
モリ１には、１カラーコードに対しR,G,B各色について
の値が発生する。このように高速メモリから出力された
濃度値またはRGB値は画像メモリ22に書き込まれ、表示
されるる第19図は２値画像においてｘ軸回りのｎ次モーメント
を求めるための変換回路を示すものであり、第10図と同
様の変換回路1A,1Bを用いている。ただし変換回路1Aで
はセレクタ３を省略し、変換回路1Bではセレクタ３およ
び軽演算部を省略して図示している。変換回路1Aの高速
メモリ１には、CS,WEの信号Ｓとして、演算回路20から
画素値が入力され、画素値が「１」のとき、高速メモリ
１への書き込みが行なわれる。変換回路1Aの高速メモリ
１には、アドレス入力として座標値Dxが入力され、変換
回路1Bの高速メモリ１にはアドレス入力としてｙ座標値
Dyが入力されている。変換回路1Bの高速メモリにはある
値に対するｎ乗の値がテーブルとして格納されており、
Dyの入力に対し、Dyのｎ乗の値が出力される。その出力
は変換回路1Aの加算器18に入力され、変換回路1Aの高速
メモリ１に格納されている対応ｘ座標値Dxのデータに加
算される。すなわち変換回路1Aにおいては各Dxの値ごと
にDyⁿの値が積算されて格納される。この積算された値
を全てのDxについて合計すればｎ次モーメントを求める
ことができる。

第20図はオイラー数を求めるための変換回路を示すも
のであり、第10図と同様の変換回路1A,1B,1C,1Dを用
い、それぞれの高速メモリ１のアドレス入力に演算回路
20が接続してある。演算回路20は各画素の画素値をＤ₁
として高速メモリ１に入力し、かつ、各画素の近傍情報
に基づいて、オイラー数を求めるための情報T,F,D,Eの
値を連続ビット列の情報Ｉ（T,F,D,E）として出力す
る。この情報Ｉ（T,F,D,E）はＴ抽出回路23,F抽出回路2
4,D抽出回路25,E抽出回路26を介して各変換回路1A,1AB,
1C,1Dの加算器18に入力されている。各抽出回路はT,F,
D,Eそれぞれのビット位置を抽出して、T,F,D,Eの値を取
り出すものであり、取り出された値は各変換回路でラベ
リング領域ごとに積算されて、高速メモリ１に格納され
る。オイラー数はG4（４近傍）,G8（８近傍）で表示さ
れ、各ラベリング領域の面積をＶとすると G4＝Ｖ−Ｅ＋Ｆ G8＝Ｖ−Ｅ−Ｄ＋Ｔ−Ｆで与えられる。

以上の実施例においては、変換回路の軽演算の内容と
しては、加減算、最大、最小値抽出を例示したが、この
他に、高速演算し得る範囲において、絶対値などの数値
演算や、比較、AND、OR、NAND、NOR、EX-OR、EX-NORな
どの論理演算を自由に選択、採用しうる。

そして、変換部は高速メモリを備えているので、いわ
ゆるカラーコードからRGB値を参照するようなデータ参
照のための一般的ルックアップテーブルとして、あるい
は、画像のラベリングなどに際しては、ラベリング情報
を高速格納するキャッシュメモリとして適用し得る。こ
の場合にいおてはラベル情報を出力するタイミングを近
傍情報信号から与え、変換回路の高速メモリのアドレス
を指定するためにカウンタ（アドレスカウンタ）を設
け、このアドレスカウンタを前記近傍情報信号で歩進し
てアドレスを指定することができる。

また前記セレクタには任意の切換手段例えばワイヤー
ドオアなどを含む。

〔発明の効果〕

前述のとおり、この発明に係る変換回路は、高速メモ
リと、この高速メモリのデータ入力に接続された切換手
段と、前記高速メモリの出力の分岐に接続された軽演算
部とを備え、この軽演算部の出力が前記切換手段に入力
されている変換回路において、高速メモリの出力の分岐
と軽演算部との間にセレクタを接続し、軽演算部の出力
の分岐をこのセレクタの入力側に帰還したもので、高速
繰返し演算をこの帰還路、セレクタ、軽演算部のループ
において行うので、高速メモリのリード／ライトサイク
ルの最高速レベルにおいて、１回のリード／ライトサイ
クル毎に同一アドレスのデータに１回の軽演算を施し得
るという優れた効果を有する。

【図面の簡単な説明】

第１図はこの発明の出願人が既に提案している変換回路
を示すブロック図、第２図はこの発明に係る変換回路の
第１実施例を示すブロック図、第３図は同実施例のタイ
ムチャート、第４図は同実施例の他のタイムチャート、
第５図は第２実施例を示すアブロック図、第６図は同実
施例のタイムチャート、第７図以下は第１図の構成の変
形例、応用例を第３実施例〜第５実施例およびその変形
例として示すものであり、第７図は第３実施例を示すブ
ロック図、第８図は第４実施例を示すブロック図、第９
図は第５実施例を示すブロック図、第10図〜第13図は第
１図の構成における軽演算部の態様を示すブロック図、
第14図は第10図の態様を組み合わせてなる変形例を示す
ブロック図、第15図〜第20図は他の変形例を示すブロッ
ク図である。 1A〜1D……変換回路、Ｆ……帰還路、１……高速メモ
リ、２……軽演算部、３……セレクタ、４……マルチプ
レクサ、5,6,7……ラッチ、８……マルチプレクサ、９
……ラッチ、10……比較器、11,12……ラッチ、13,14…
…比較器、15,16,17……セレクタ、18,18A,18B,18C……
加算器、19……減算器、20……演算回路、21,22……画
像メモリ、23……Ｔ抽出回路、24……Ｆ抽出回路、25…
…Ｄ抽出回路、26……Ｅ抽出回路。

Claims

(57)【特許請求の範囲】

【請求項１】高速メモリと、この高速メモリのデータ入
力に接続された第１切換手段と、前記高速メモリの出力の分岐に接続された軽演算部とを
備え、この軽演算部の出力が前記第１切換手段に入力さ
れている変換回路において、前記高速メモリの出力の分岐と軽演算部との間に第２切
換手段が接続され、前記軽演算部の出力の分岐がこの第２切換手段の入力側
に帰還されていることを特徴とする変換回路。
【請求項２】高速メモリと、この高速メモリのデータ入
力に接続された第１切換手段と、前記高速メモリの出力の分岐に接続された軽演算部とを
備え、この軽演算部の出力が前記第１切換手段に入力さ
れている変換回路において、前記高速メモリの出力の分岐と軽演算部との間には第２
切換手段、第１ラッチが順次接続され、前記軽演算部と前記第１切換手段の間には第２ラッチが
接続され、この第２ラッチと軽演算部との間には前記第２切換手段
の入力側に戻る帰還路が接続され、前記高速メモリのアドレス入力には第３切換手段が接続
され、この第３切換手段には、アドレス信号が直接および第３
ラッチを介して入力され、これら２つのアドレス信号を比較するコンパレータが第
３切換手段の入力側に接続され、このコンパレータの出
力が前記第２切換手段にコントロール信号として入力さ
れていることを特徴とする変換回路。
【請求項３】リードサイクルとライトサイクルが共存し
得る高速メモリと、この高速メモリのデータ入力に接続
された第１切換手段と、前記高速メモリの出力の分岐に
接続された軽演算部とを備え、この軽演算部の出力が前
記第１切換手段に入力されている変換回路において、前記高速メモリの出力の分岐と軽演算部との間には第２
切換手段、第１ラッチが順次接続され、前記軽演算部と前記第１切換手段の間は第２ラッチが接
続され、この第２ラッチと軽演算部との間には前記第２切換手段
の入力側に戻る第１帰還路が接続され、前記第２ラッチと第１切換手段との間には前記第２切換
手段の入力側に戻る第２帰還路が接続され、前記高速メモリのライトアドレス入力には第３ラッチ、
第４ラッチが直列に接続されてアドレス信号が第３ラッ
チ、第４ラッチで順次遅延するように構成され、前記第３ラッチと高速メモリのリードアドレス入力には
共通のアドレス信号が入力され、第３ラッチの入力側と出力側との間には両者のアドレス
信号を比較する第１比較器が接続され、第４ラッチの出
力側と第３ラッチの入力側との間には両者のアドレス信
号を比較する第２比較器が接続され、これら第１、第２
比較器の出力は第２切換手段にコントロール信号として
入力されていることを特徴とする変換回路。