JPH03161877A - 変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルデータ処理システムに用いられる変換
回路に係り、特にデジタル映像処理システムにおけるリ
アルタイムの映像処理・表示やリアルタイムの画像解析
等に有効な変換回路に関する。

〔従来技術及び発明が解決しようとする課題〕従来、例
えば、入力画像から抽出された特徴によりその画像を認
識する映像処理システム等において、処理結果の精巧さ
、再現性、定量性及び処理の多様さの理由により、デジ
タル処理系がしばしば用いられる。このデジタル処理系
では、映像を画素の集合として取り扱う必要があり、画
素に関する演算は膨大なものとなる。例えば５１２Ｘ５
１２画素、１画素当たりＲＧＢ各８ビットの画像データ
について粒度分布の測定を行うためには、処理速度２　
０ＭＩ　ＰＳ程度の超大型コンピュータを用いて計算し
たとしても数秒の処理時間が必要であり、リアルタイム
に処理を行うには充分な速さではない。そこで、画像処
理のための専用ＩＣにより映像処理の高速化が図られた
ものもあるが、この専用ＩＣの用途は極めて狭く、広範
囲の映像処理には適用できない。従って、これらの専用
ＩＣを用いて映像処理システムを構築した場合、用途が
限定されるため、一般にコストパフォーマンスの低いも
のとなる。

本発明は上記事実を考慮して威されたもので、広範なデ
ジタルデータ処理システムに適用でき、特に汎用超大型
コンピュータより高速の処理が可能で、かつコストパフ
ォーマンスの高い映像処理システムを構築するための変
換回路を提供することを目的している。

〔課題を解決するための手段〕

上記目的を達或するために本発明に係る変換回路は、第
１のメモリと、複数の演算結果データが予めテーブルで
記憶され前記第１のメモリから出力されたデータに基づ
いて定まる１つの演算結果データを前記第１のメモリへ
出力する第２のメモリと、を有している。

〔作用〕

本発明では、第２のメモリには複数の演算結果データが
予めテ゛−ブルで記憶されている。第１のメモリからデ
ータが出力されると、データに基づいて定まる１つの演
算結果データを第１のメモリへ出力する。

このため、テーブルを参照することにより演算結果を得
ることができるので、極めて高速にデータの変換処理を
行うことができる。また、２個のメモリを使用すること
によって演算を行うことができるので構造が簡単で済む
。

〔実施例〕

以下、図面を参照して本発明の第１実施例を詳細に説明
する。

第１５図において、映像処理システムは画素データが入
力される人力部６０を有し、この人力部６０に入力され
た画素データは、順次演算部６２、変換部６４で処理さ
れる。演算部６２では、数値演算あるいは状態演算等の
演算処理が行われ、変換部６４においては、最終的な処
理映像や特徴量を求める後処理が行われる。

第１６図に示すように画素データＰＩ，，は一般に１ス
キャンラインに沿って順次配列されている。

画像処理においては一般に、第１７図に示すように例え
ば３×３の画素データＰ（１−　ｌ）　ｒ　（Ｊ−　１
）　、Ｐ（１−１）・Ｊ％Ｐ（Ｌ−１）ｌ（Ｊ、●，宜
）％ＰＩｎ（Ｊ−１）ＳＰＩ，ｊ・Ｐ　ｉ−　（Ｊ＋１
）　・Ｐ　（１＋１）＋　（ｊ−１）　ｓ　Ｐ（１＋１
）・ｊＳＰ（１やｌ）　＋　（Ｊ＋　Ｉ）　　に対して
種々の処理が施される。なお、この処理領域の大きさを
２×２に設定してもよく、あるいはより大きな領域に設
定してもよい。

また、前記処理領域を正方形以外の形状の領域、例えば
中央画素と中央画素の上下左右に隣接する４画素の領域
としてもよい。通常はこのような３×３その他の領域を
保持するための近傍処理が必要であるが、本実施例では
この近傍処理部を省略している。

まず、演算部６２について説明する。画素データは演算
部６２に入力され、ここで映像処理に必要なパラメータ
が算出される。例えば処理領域内の各画素の平均濃度は
このようなパラメータの１つであり、この演算部６２に
おいて求めることができる。

演算部６２は第１８図に示すように、状態演算部９２及
び数値演算部９４を備えている。状態演算部９２では、
連結数、その画素が処理の対象であるか否かの指標、オ
イラー数を求めるためのパラメータＴＳＦＳＤ，Ｅ，処
理画素とその近傍の状態を表すコンパレート信号、及び
その他が算出される。一方、数値演算部９４では、濃度
平均、１次微分、２次微分、フィルタ処理、及びその他
の処理が行われる。これらの演算部９２、９４の処理は
パイプライン処理により高速化されている。

第１９図は状態演算部９２及び数値演算部９４の構或を
示している。

画素データが入力される入力部６０及びメモリ８０、・
・・、８２の出力はマルチブレクサ（ＭＵＸ）７８の入
力に接続されている。マルチプレクサ７８の出力は数値
演算部９４に接続されており、数値演算部９４には人力
部６０及びメモリ８０、・・・、８２から出力される画
素データのいづれかがマルチプレクサ７８により選択さ
れて入力される。

数値演算部９４は、直列に接続された３個のフリップフ
ロツプ６６、６８、７０と乗算部７２と、セレクタ７４
と統合部７６とを備える。第ｌのフリップフロップ７０
には第１７図に示すように１スキャンラインに沿った画
素データＰＩＪが１クロツク信号毎に１スキャンライン
に沿って順に人力され、これを１クロック分遅延させて
第２のフリップフロップ６８及び乗算部７２に出力する
。第２のフリツプフロツプ６８は第１のフリップフロッ
プ７０から入力された画素データを、さらに１クロツク
分遅延させて第３のフリツプフロツプ６６及び乗算部７
２に出力する。第３のフリツブフロツプ６６は第２のフ
リツプフロツプ６８から入力された画素データを、さら
に１クロック分遅延させて乗算部７２に出力する。従っ
て、乗算部７２には１スキャンラインに沿った３個の連
続した画素データが同時に入力されることになる。

乗算部７２は、各画素データにそれぞれ適当な数値を乗
じ、その演算結果をセレクタ７４の各入力端子及び状態
演算部９２の各々へ出力する。セレクタ７４では各入力
端子に入力された乗算結果を任意の出力端子に導き、あ
るいは任意の複数の出力端子に分配する。統合部７６は
、セレクタ７４から導かれた演算結果のデータを、加減
算その他の演算を施しつつ統合する。この統合部７６内
の演算は階層的に行われ、各階層において同時に異なる
演算が行われて次段に渡されるパイプライン処理となっ
ており、これにより、数値演算部９４全体として演算速
度を向上させている。一方、状態演算部９２では、入力
された各画素データに対して論理演算、パターンマッチ
ング等の処理を行う。数値演算部９４の統合部７６の出
力及び状態演算部９２の出力は各々マルチプレクサ９０
に人力されている。マルチプレクサ９０の出力はマルチ
プレクサ８４の入力に接続され、マルチプレクサ８４の
複数の出力は各々バツファ８６、・・、８８を介して各
メモリ８０、・・・、８２に接続されている。メモリ８
０、・・・、８２のいずれかには数値演算部９４または
状態演算部９２の処理結果データがバツファ９０、８４
を介して格納される。また、メモリ８０、・・・、８２
に格納された処理データは必要に応じてマルチプレクサ
７８４介して数値演算部９４及び状態演算部９２へ送ら
れ再度処理することもできる。メモリ８０、・・・、８
２に格納された処理データは変換部６４に入力されて、
最終的な映像処理が行われ、あるいは特徴量が求められ
る 第１図には変換部６４の一部を構或する変換回路１０の
基本構或が示されている。変換回路１０は第１の高速メ
モリｌ２を備えている。本実施例では第１の高速メモリ
１２としてスタティックＲＡＭを使用している。第１の
高速メモリ１２のライトイネーブル端子には図示しない
制御装置が接続されている。制御装置は第ｌの高速メモ
リ１２の読出し、書き込みを制御するライトイネーブル
信号Ｓを、映像処理システムの基準タイミングとされて
いるクロツクと同期させて出力する。第１の高速メモリ
１２ではライトイネーブル信号Ｓがハイレベルの場合、
アドレス人力端子Ａに入力されたアドレスに格納してい
るデータがデータ出力端子Ｄｉから出力される（データ
の読出し）。また、第１の高速メモリ１２ではライトイ
ネーブル信号Ｓがローレベルの場合、データ入力端子Ｄ
Ｏに入力されたデータがアドレス入力端子八に入力され
たアドレスへ格納される（データの書き込み〉。第１の
高速メモリ１２のデータ出力端子Ｄ１は演算結果テーブ
ルを格納した第２の高速メモリ１４の第１のアドレス人
力端子Ａ１に接続されている。

Ｑ 本実施例では第２の高速メモリ１４としてＲＯＭを使用
している。第２の高速メモリ１４は２個のアドレス入力
端子すなわち第ｌのアドレス入力端子ＡＩと第２のアド
レス入力端子Ａ２とを有する２次元メモリとされている
。第２図に示すように、演算結果テーブルは、２個のア
ドレス入力端子Ａｌ、Ａ２から各々入力されたデータを
アドレスとし、各々入力されたデータの加算結果を対応
させて格納している。また、第２の高速メモリ１４のラ
イトイネーブル端子は制御回路に接続されており（図示
省略〉、常にローレベルの信号が入力されて読出し状態
となっている。このため、第２の高速メモリ１４では、
第ｌのアドレス入力ＡＩ及び第２のアドレス人力Ａ２か
ら各々データが入力された場合に、２個のデータの加算
結果がデータ出力端子Ｄ２から出力されることになる。

第２の高速メモリ１４のデータ出力端子Ｄ２はセレクク
１６の２個の入力端子の一方に接続されている。また、
セレクタ１６の２個の人力端子の他方にはデータＤ４が
人力される。セレクタ１６１０ は図示しない制御装置によってその動作が制御されてお
り、セレクタ１６の２個の入力端子から各々入力された
データのどちらか一方をセレクタ１６の出力端子に導く
ようになっている。セレクタ１６の出力端子は第１の高
速メモリ１２のデータ入力端子ＤＯに接続されている。

次に本第ｌ実施例の作用を説明する。

入力データＤ４に加算データＤ３を繰り返し加算する場
合を例にとって説明する。まず第１の高速メモリｌ２に
入力するライトイネーブル信号Ｓをローレベルとし、ア
ドレス入力端子Ａからアドレスを入力し、セレクタ１６
を介してデータ入力端子ＤＯからデータＤ４を人力して
データＤ４の書き込みを行う。次にライトイネーブル信
号Ｓをハイレベルとし、アドレス人力端子Ａからデータ
書き込み時と同一のアドレスを入力して、第１の高速メ
モリ１２に格納されたデータＤ４をデータ出力端子ＤＩ
から出力する。データＤ４は第２の高速メモリ１４の第
１のアドレス入力端子Ａ１に入力される。またデータＤ
４の第２の高速メモリｌ ｌ １４への人力と同時に、データＤ３を第２の高速メモリ
１４の第２のアドレス入力端子Ａ２に人力する。第２の
高速メモリ１４では演算結果テーブルが参照され、デー
タＤ４とデータＤ３との加算結果がデータ出力端子Ｄ２
から出力される。出力されたデータはセレクタｌ６を介
して第１の高速メモ’Ｊｌ２のデータ入力端子ＤＯに入
力され、読出し時と同一のアドレスに書き込まれる。以
上の処理を繰り返すことによってデータＤ４にデータＤ
３を繰り返し加算した結果が求められる。

ここで、データＤ４を「３」、データＤ３を「４」とし
た場合、１回目の処理では演算結果テーブルの第２図矢
印Ａに示すデータが参照され、データ出力端子Ｄ２から
は加算結果である「７」が出力され第１の高速メモリ１
２に格納される。

２回目の出力では演算結果テーブルの第２図矢印Ｂに示
すデータが参照され、データ出力端子Ｄ２からは加算結
果である「１４」が出力され、第ｌの高速メモリ１２に
格納される。

変換回路ＩＯにおいて演算結果テーブルの内容１ ２ を第２図に示す加算結果とした場合、画像処理としては
例えば２値画像やラベル付けされた画像における面積を
計算することができる。すなわち、メモリ等にラベル付
けされた処理対象画像を格納しておき、各画素の画像値
をアドレスとして第１の高速メモリ１２に入力し、第１
の高速メモリｌ２では入力されたアドレスに格納されて
いるデータが出力される（第１の高速メモリｌ２の各ア
ドレスに格納されているデータの初期値は０とする）。

第２の高速メモリ１４では演算結果テーブルが参照され
、このデータにＤ３　（ここでは「１」に設定する）を
加算したデータが出力され、セレクタ１６を介して第ｌ
の高速メモリ１２の同一アドレスに再び格納される。こ
の処理を処理対象画像のスキャンが１回終了するまで繰
り返すことにより、画像中の各画素値の画素数が積算さ
れ、各ラベル領域の面積が求められる。

また、変換回路１０は第２の高速メモリ１４に記憶され
る演算結果テーブルの内容を変更することにより、極め
て多様な処理を行うことができる。

１３ 第３図には、最大値抽出処理を行う場合に演算結果テー
ブルに格納する最大値抽出結果を示している。この場合
にも、第２の高速メモリ１４の第１のアドレス入力端子
Ａ１及び第２のアドレス入力端子Ａ２の各々にデータが
入力されると、入力した２個のデータのうちで値の大き
い方がデータ出力端子Ｄ２から出力され最大値抽出処理
を行うことができる。同様に、演算結果テーブルに第４
図に示すような最小値抽出結果を格納することにより２
個のデータのうち値の小さい方を抽出する最小値抽出処
理を行うこともできる。

演算結果テーブルに最大値抽出結果及び最小値抽出結果
を格納した場合、例えば図形のフイレ径を容易に求める
ことができる。演算結果テーブルに最大値抽出結果を格
納し、第２のアドレス人力端子Ａ２には処理対象図形を
構或する各画素のＸ座標値を順に入力する。処理対象図
形を構戒する全画素のＸ座標値の処理が終了したときに
第１の高速メモリ１２に格納されているＸ座標値が処理
対象図形のＸ座標最大値となる。また、演算結果１４ テーブルに最小値抽出結果を格納して同様の処理を行え
ばＸ座標最小値が抽出される。ここで、Ｘ座標最大値と
Ｘ座標最小値との差が処理対象図形のＸ軸に垂直なフイ
レ径となる。同様に、Ｙ軸に垂直なフイレ径も容易に算
出可能である。

このように、第２の高速メモリ１４に予め演算結果を格
納した演算結果テーブルを記憶させたので、第１のアド
レス入力端子Ａ１及び第２のアドレス入力端子Ａ２の各
々にデータを入力することによりテーブルが参照され演
算結果を得ることができ、極めて高速にデータの変換処
理を行うことができる。

次に、変換回路１０の第２実施例を第５図に示す。第１
の高速メモリ１２のデータ出力端子Ｄ１はセレクタ１８
の２個の入力端子の一方に接続されている。セレクタ１
８の２個の入力端子の他方にはデータＤ３が人力される
。セレクタ１８は１個の入力端子に対して３個の出力端
子を備えている。また、セレクタｌ８は制御装置に接続
されており（図示省略）、制御装置からの制御信号によ
１５ って２個の人力端子の各々と、各入力端子に対応ずる３
個の出力端子のいずれかとを選択的に接続するようにな
っている。セレクタ１８の出力端子には３個の第２の高
速メモリ１４の各アドレス入力端子に接続されている。

第２の高速メモリ１４には各々加算結果、最大値抽出結
果及び最小値抽出結果を格納した演算結果テーブルが記
憶されており、各々のデータ出力端子Ｄ２はセレクタ１
６の入力端子に接続されている。

本第２実施例の変換回路１０では、行う処理の内容に応
じてセレクタ１８によって３種類の演算結果テーブルの
うちいずれか１種類を選択可能であるため、前述の面積
の算出、フイレ径の算出等の広範な処理を１個の変換回
路１０で実現できる。

次に、変換回路１０の第３実施例を第６図に示す。本第
３実施例の変換回路１０ではパイプライン処理が可能と
なっている。

第１の高速メモリ１２のアドレス入力端子Ａにはマルチ
プレクサ２４の出力端子が接続されている。マルチプレ
クサ２４は２個の入力端子と制御１ ６ 端子を有している。マルチプレクサ２４の制御端子には
図示しない制御装置が接続されており、クロック信号Ｃ
Ｋが入力される。マルチプレクサ２４の２個の入力端子
の一方にはアドレス信号ＳＡＯが直接入力され、他方に
はラツチ２２を介したアドレス信号ＳＡＩが入力される
。第１の高速メモリ１２のデータ出力端子ＤＩにはラツ
チ２６を介して第２の高速メモリｌ４の第１のアドレス
入力端子Ａ２が接続されている。第２の高速メモリｌ４
の第２のアドレス入力端子Ａ２にはラツチ２８を介して
データＤ３が入力される。第２の高速メモリ１４のデー
タ出力端子Ｄ２にはラツチ３０を介してセレクタ１６の
２個の入力端子の一方が接続されている。

第７図は本第３実施例の変換回路ｌＯのパイプライン処
理におけるタイムチャートを示している。

第１の高速メモリ１２のリード／ライトイネーブル（第
６図制御信号Ｓ）は交互にリードモード、ライトモード
となるようにクロツク信号ＣＫと同期して周期的に入力
され、変換回路１０自体がこ１７ の制御信号Ｓを基本として動作する。アドレス信号ＳＡ
Ｏは制御信号Ｓのｌサイクル（リードｌ回、ライトｌ回
）毎に１つのアドレスを指定するように繰り返し人力さ
れ、ラツチ２２はアドレス信号ＡＯを１サイクル分遅延
させたアドレス信号ＳＡ１を出力している。マルチプレ
クサ２４はアドレス信号ＳＡ２として制御信号Ｓの半周
期毎（１回のリードまたはライトサイクル〉にＳＡＯ、
ＳＡ１を交互に出力端子から出力し、第１の高速メモリ
１２のアドレス人力端子Ａに入力する。第１の高速メモ
リ１２のデータ出力端子Ｄｉからはリードサイクル時に
アドレス信号ＳＡ２によって指定されたアドレスのデー
タがデータ出力端子Ｄ１からデータ信号ＳＤＩとして出
力される。

アドレス信号ＳＡＯにおいて１サイクル毎に順次異なる
アドレスが指定された場合（第７図ではＡＤＩ乃至ＡＤ
７が順次指定されている）、第１の高速メモリ１２から
出力されたデータ信号Ｄ１はラツチ２６で一旦保持され
た後、データ信号ＳＤ２として第２の高速メモリ１４の
第１のアドレ１８ ス入力端子ＡＩに入力される。データ信号ＳＤ２の入力
タイミングと同期して、第２の高速メモリ１４の第２の
アドレス入力端子Ａ２にはラツチ２８を経たデータ信号
ＳＤ３が入力される。第２の高速メモ＋７　１　４では
人力された２つのデータに基づいて演算結果テーブルが
参照され、データ出力端子Ｄ２からデータ信号ＳＤ４が
出力される。データＤ４はラツチ３０及びセレクタ１６
を経て第１の高速メモリ１２の同一アドレスに書き込ま
れる。第７図から明らかなように、アドレス信号ＳＡ２
においてリードアドレスにＡＤＩが指定されたリード／
ライトサイクルの次のライトサイクルにおいてＡＤｌの
ライトサイクルが指定されアドレスＡＤＩに格納されて
いたデータの演算結果がアドレスＡＤＩに格納されてお
り、読出したデータが演算後に適正なタイミングで同一
アドレスに書き込まれる。また、この場合のデータの読
出し、演算結果参照、演算結果書き込みの一連の処理が
リード／ライトサイクルの１サイクル（クロツク信号Ｃ
Ｋの１クロツク）で処理されるため、処理１ ９ 速度は極めて高速である。

次に、変換回路１０の第４実施例を第８図に示す。第３
実施例の変換回路１０ではアドレス信号ＳＡＯにおいて
繰り返し同一アドレスが指定された場合、第７図のタイ
ミングで変換処理を行うとすると、２回目のリードアド
レスが指定されたときには演算結果は未だ第１の高速メ
モリ１２に書き込まれておらず、繰り返し演算は２サイ
クルに１回しか行われない。本第４実施例の変換回路１
０では帰路Ｆを設けて繰り返し演算を１サイクルで行う
ことができる。

ラツチ２２とマルチプレクサ２４の間には比較器３２の
２個の人力端子の一方が接続されており、アドレス信号
ＳＡＩが入力される。比較器３２の２個の入力端子の他
方にはアドレス信号ＳＡＯが入力される。比較器はアド
レス信号ＳＡＱとアドレス信号ＳＡＩとを比較し、比較
信号ＣＯＭＰＩを出力端子から出力する。比較信号ＣＯ
ＭＰ　１はアドレス信号ＳＡＯが指定するアドレスと、
アドレス信号ＳＡＩが指定するアドレスと、が一致し２
０ た場合にローレベルとされ、それ以外の場合に／’％イ
レベルとされている。

また、第１の高速メモリ１２のデータ出力端子ＤＩには
マルチプレクサ３４の第１の人力端子が接続されている
。マルチブレクサ３４は２個の入力端子を有し、第２の
入力端子は帰路Ｆを介して第２の高速メモリ１４のデー
タ出力端子Ｄ２とラツチ３０の入力端子との間に接続さ
れている。このため、マルチプレクサ３４は、第１の入
力端子からは第１の高速メモリ１２から出力されるデー
タ信号ＳＤ１が入力され、第２の入力端子からは第２の
高速メモリ１４から出力されるデータ信号ＳＤ４が帰路
Ｆを介して入力される。マルチプレクサ３４の出力端子
はラツチ２６の人力端子に接続されている。また、マル
チプレクサ３４には比較器３２の比較信号ＣＯＭＰ　１
が入力され、比較信号ｃｏＭＰ１がハイレベル（アドレ
ス信号ＳＡＯ、ＳＡ１が不一致）の場合にはデータ信号
ＳＤ１を出力端子に導き、比較信号ＣＯＭＰ　１がロー
レベル（アドレス信号ＳＡＯ、ＳＡＩが一致）の２１ 場合にはデータ信号ＳＤ４を出力端子に導く。

第９図に示すように、本第４実施例の変換回路ＩＯにお
いてアドレス信号ＳＡＯとアドレス信号ＳＡＩとで同一
アドレスＡＤＩが指定された場合、マルチブレクサ３４
に入力される比較信号ＣＯＭＰ１がローレベルとなり、
第２の高速メモリ１４から出力されたデータ信号ＳＤ４
は帰路Ｆ１マルチプレクサ３４及びランチ２６を介して
第２の高速メモリ１４に入力され、次のサイクルで演算
結果としてデータ信号ＳＤ４が出力される。この結果、
第１の高速メモリ１２のアドレスＡＤＩに格納されてい
たデータは、２回の演算が施されてリード／ライトサイ
クルの２サイクル後にアドレスＡＤＩに書き込まれる。

次のアドレスＡＤ２のデータは■回演算が施された後に
アドレスＡＤ２に書き込まれる。次にアドレスＡＤＩが
指定されたときには、２回の演算が施された後のデータ
が格納されており、そのデータは新たに読み出されて１
回の演算が施される。次にＡＤ２が繰り返し指定された
ときには、再び帰路Ｆが使用され、読み２２ 出されたデーク（１回演算後のデータ〉は繰り返し演算
される。

以上の第１実施例乃至第４実施例では、第２の高速メモ
リとして２次元メモリを用いた例を示したが、第２の高
速メモリとして１次元メモリを用いた変換回路１０の第
５実施例を第１０図に示す。

第１の高速メモリ１２のデータ出力端子Ｄ１はアドレス
演算部３８の２個の人力端子の一方に接続され、第１の
高速メモリ１２から出力されるデータが入力される。ア
ドレス演算部３８の２個の人力端子の他方には、第１の
高速メモリから出力されたデータに加算されるデータＤ
３が入力される。

アドレス演算部３８の出力端子は第２の高速メモリ４０
のアドレス人力端子Ａ１に接続されている。

アドレス演算部３８は第１の高速メモリ１２から出力さ
れたデータを左へ４ビットシフトし、データＤ３を加え
たデータを第２の高速メモリ４０へ出力する。第２の高
速メモリ４０のデータ出力端子Ｄ２はセレクタｌ６の２
個の人力端子の一方に接続されている。第２の高速メモ
リ４０は加算結２３ 果を格納した演算結果テーブルを記憶している。

第１１図には演算結果テーブルの例を示している。

第２の高速メモリ４０では、アドレス入力端子Ａ１から
アドレスが入力されるとテーブルが参照され、アドレス
に格納されているデータがセレクタ１６を介して第１の
高速メモリ１２へ出力される。

なお、アドレス演算部３８で行う処理は必ずしも上記処
理に限定されるものではなく、例えば、第１の高速メモ
リ１２から出力されたデータを左へ８ビットシフトした
後にデータＤ３を加えてもよく、また、データＤ３を左
へ４ビットシフトした後で第ｌの高速メモリ１２から出
力されたデータを加えてもよい。この場合、第ｌ１図に
おけるアドレスとデータとの対応はアドレス演算部３８
の処理の内容に応じて変化する。

次に、第１２図に変換回路１０の第６実施例を示す。本
第６実施例の変換回路１０では２個のデータ出力端子、
すなわち第１のデータ出力端子Ｄ１及び第２のデータ出
力端子Ｄ２を有する第１の高速メモリ４４を使用してい
る。第１の高速メモ２４ リ４４の第２のデータ出力端子Ｄ２は第２の高速メモリ
１４のアドレス入力端子Ａ１に接続されている。本発明
はこのような第１の高速メモリ４４についても適用可能
である。

また、第１３図に示す変換回路１０の第７実施例ではセ
レクタが省略されており、データＤ６はバツファ４６を
介して第１の高速メモリ４４のデータ人力端子ＤＯに入
力される。また、第２の高速メモリ１４から出力された
演算結果はバツファ４８を介して第１の高速メモリ４４
のデータ入力端子Ｄ１に入力される。これらのバツファ
４６、４８は所定のタイミングでデータＤ６あるいは演
算結果データを第ｌの高速メモリ４４へ出力するように
制御される。その他の構戒は第１実施例の変換回路１０
と同様である。

第１４図には変換回路１０の第８実施例が示されている
。本第８実施例の変換回路１０では軽演算部５０を備え
ている。軽演算部５０は第２の高速メモリ５２と、第３
の高速メモリ５４と、セレクタ５６とから構或されてお
り、その接続は第１２５ 実施例に示す変換回路ＩＯの接続と同様になっている。

本第８実施例における第３の高速メモリ５４においても
任意の内容の演算結果テーブルを記憶することが可能で
あり、第１の高速メモリ１２から出力されたデータに対
して軽演算部５０内で繰り返し演算を施し演算結果を第
１の高速メモリ１２へ出力する等の多様な処理が可能と
なる。なお、本第８実施例の第３の高速メモリ５４を軽
演算等の処理を実行可能な演算部等に置き換えてもよい
。

このように、本実施例では第２の高速メモリ１４に、予
め演算結果を格納した演算結果テーブルを記憶しておき
、第１の高速メモ’１１２から出力されるデータに基づ
いて定まる１つの演算結果を第１の高速メモリ１２へ出
力するようにしたので、第２の高速メモリにデータを入
力することにより演算結果を得ることができ、極めて高
速にデータの変換処理を行うことができる。

なお、本実施例では第１の高速メモリ１２としてスタテ
ィックＲＡＭを使用したが、本発明はこ２６ れに限定されるものではなく、ダイナミックＲＡＭ１レ
ジスタ等の記憶装置が使用可能である。

また、本実施例では演算結果テーブルを記憶する高速メ
モリとしてＲＯＭを使用していたが、ＲＡＭ等の記憶装
置を用い変換回路１０の処理開始時等の場合に演算結果
テーブルをロードするようにしてもよい。

さらに、本実施例では演算結果テーブルに格納する内容
として加算結果、最大値抽出結果、最小値抽出結果を例
として説明したが、減算、乗算、除算等の四則演算、Ａ
ＮＤ，ＯＲ，ＮＯＴ，ＮＡＮＤＳＮＯＲＳＥＸ−ＯＲ，
ＥＸ−ＮＯＲ等の論理演算等の演算結果を格納するよう
にしてもよい。

また、変換回路ｌＯは高速メモリを備えているので、所
謂カラーコードからＲＧＢ値を参照するようなデータ参
照のためのルックアップテーブルとして、あるいは、画
像のラベリングなどに際しては、ラベリング情報を高速
格納するキャッシュメモリとして適用し得る。

〔発明の効果〕

２７ 以上、説明したように本発明では、予め演算結果を格納
したテーブルを用いて演算を行うことにより簡単な構造
で極めて高速にデータの変換処理を行うことができ、ま
たテーブルの内容を変更することによって広範なデータ
処理に適用でき、特に汎用超大型コンピュータより高速
の処理が可能で、かつコストパフォーマンスの高い映像
処理システムを構築するための変換回路を得ることがで
きるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明に係る変換回路の基本構或を示す回路図
、第２図乃至第４図は第１実施例の変換回路において演
算結果テーブルに格納する内容の例を示す図表、第５図
は変換回路の第２実施例を示す回路図、第６図は変換回
路の第３実施例を示す回路図、第７図は第３実施例の変
換回路の動作を説明するタイミングチャート、第８図は
変換回路の第４実施例を示す回路図、第９図は第４実施
例の変換回路の動作を説明するタイミングチャート、第
１０図は変換回路の第５実施例を示す回路２８ 図、第１ｌ図は第５実施例の変換回路において演算結果
テーブルに格納する内容の例を示す図表、第１２図は変
換回路の第６実施例を示す回路図、第１３図は変換回路
の第７実施例を示す回路図、第１４図は変換回路の第８
実施例を示す回路図、第１５図は本発明の変換回路が適
用可能な映像処理システムの基本構或を示すブロック図
、第１６図は画素データの配列を説明する説明図、第１
７図は処理領域の例を説明する概念図、第１８図は演算
部の作用を説明する説明図、第１９図は演算部の構戊を
示す回路図である。 １０・・・変換回路、 １２・・・第１の高速メモリ、 １４・・・第２の高速メモリ、 ４０・・・第２の高速メモリ、 ４４・・・第１の高速メモリ、 ６０・・・入力部、 ６２・・・演算部、 ６４・・・変換部。 ２９ 第 ３ 図 × Ｏ １ ２ ３ ４ ５ Ｏ ○ １ ２ ３ ４ ５ １ １ １ ２ ３ ４ ５ ２ ２ ２ ２ ３ ４ ５ ３ ３ ３ ３ ３ ４ ５ ４ ４ ４ ４ ４ ４ ５ ５ ５ ５ ５ ５ ５ ５ ψ （イ） ♂ ａ結数 自身か処理対象か否かの指標 オイラー数算出のためのＴ，　Ｆ，　Ｄ，　Ｅコンパレ
ート信号 その他 濃度平均 一次歎分 二次微分 フィルタ その他 ６２

Claims (1)

【特許請求の範囲】
1. （１）第１のメモリと、複数の演算結果データが予めテ
   ーブルで記憶され前記第１のメモリから出力されたデー
   タに基づいて定まる１つの演算結果データを前記第１の
   メモリへ出力する第２のメモリと、を有する変換回路。