JPH01119872A - 変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景とその問題点〕 映像処理の概念は広く、入力画像を明瞭なものにしたり
、あるいは特徴を抽出して画像を認識するようないわゆ
る画像処理の技術から、コンピュータグラフィックス技
術、ざらには放送機器などにおいて用いられるクロマキ
ー、画面合成、画面分割その他の特殊効果の技術などが
含まれる。

そして映像処理の処理系にはアナログ処理系とデジタル
処理系およびその複合系があり、処理された結果の精巧
と、再現性、定量性および処理の多様きという点でデジ
タル処理系の重要性が高まりつつある。このデジタル処
理系では、映像を画素の集合として取り扱う必要があり
、実用的な画素数、階調に対する映像処理においては、
画素単位の演算、画素の相関関係に関する演算は膨大な
ものとなる。

例えば、５１．２　Ｘ　５１２画素、ＲＧＢ各８ビット
の画素について粒度分布の測定を行うためには、１６ピ
ツト汎用コンピユータに演算プロセッサを搭載したシス
テムを用いたとして、１画面あたり２０分程度の演算時
間を要した例がある。これを処理速度２０Ｍ丁ＰＳ程度
の超大型コンピュータを用いて計算したとしても数秒の
処理時間が必要である。

そこで従来から画像処理のための専用ＩＣ１例えば図形
のアフィン変換や描画のためのＣＲＴＣ１特定ピット数
のある種の画像解析をおこなうための専用ＩＣなど少数
のＩＣか提案されて、−部の映像処理の高速化か図られ
でいる。しかしこれらの専用ＩＣの機能は映像処理技術
のうちの極く狭い領域のみに適用出来るものであり、こ
れらのＩＣを用いて映像処理システムを構築した場合、
用途が極めて限られてしまうため、一般にコストパフォ
ーマンスの低いものとなる。またこれらのＩＣは他のＩ
Ｃとの併用が考慮されていることはなく、これらＩＣを
組合せて多機能の映像処理システムを構築することも実
用上不可能である。

ざらに、特定の生産ラインのために専用ハードウェアを
構成することもしばしば行なわれる。この場合用途が限
定きれることはいうまでもないが、一般にその使用条件
も厳しく制限され、この条件から外れたときにはエラー
が頻繁に生じたり、全く座り定不能になる。しかも日進
月歩のアルゴリズムの改良に即応することもできない。

〔発明の目的〕

この発明はこのような従来の問題点を解消すべく創案さ
れたものて、広範な映像処理に適用でき、汎用大型コン
ピュータより高速の処理が可能でなおかつコストパフォ
ーマンスの高い映像処理システムを構築するための変換
回路を提供することを目的とする。

〔発明の概要〕

この発明に係る変換回路は、少なくとも２個の高速メモ
リを使用し、一方の出力を他方の入力に接続し、この極
めて単純な構成により多様な変換を高速で行うものであ
る。

〔発明の実施例〕

次にこの発明に係る変換回路の一実施例を図面に基づい
て説明する。

第１図において、変換回路は第１の高速メモリ１の出力
に第２の高速メモリ２の入力を接続してなり、第１の高
速メモリ１はいわゆるテーブルとして使用されている。

第１の高速メモリ１のアドレス入力にはデータＤ１が入
力され、高速メモリ１はこのデータＤ１のアドレスに格
納されたデータを出力する。高速メモリ１には例えば、
カラーコード、べき乗の演算結果、三角関数の演算結果
、対数の演算結果等積々のデータを格納し得る。第２の
高速メモリ２はこれらの変換データの積算などを行う。

第２の高速メモリ２の出力の分岐には軽演算部３が接続
され、高速メモリ１の出力データＤ２が高速メモリ２の
アドレス入力に入力されたときには、高速メモリ２はデ
ータＤ２のそれまでの積算値Ｄ３を出力する。この積算
値Ｄ３は軽演算部３て「１」が加算され、再び高速メモ
リ２のアドレスＤ２に格納される。これによって各Ｄ２
の積算値が逐次更新できる。従って高速メモリ２には ΣＤ１２ が記録される。

第２図は第２実施例を示すものであり、データＤ１を画
像中の一定コンポリューションのパターン番号とし、高
速メモリ〕にこのパターン番号に対応して画像特徴量を
格納している。特徴量としてオイラー数の要素ＴＦＤＥ
の個数を一連のピット列データの形で格納しておくと、
データＤＩの入力によりＴＦＤＥの各個数を示すデータ
Ｄ２が出力される。ここで高速メモリ１．２の間にＴＦ
ＤＥの個数を分離する軽演算部４を接続する。軽演算部
４は一旦Ｄ２を保持した後、順次Ｔ、Ｆ。

Ｄ、Ｅの個数を軽演算部３に入力し、同時にＴ。

Ｆ、Ｄ、Ｅに対応したアドレスを高速メモリ２に入力す
る。高速メモリ２にはそれまでのＴ、Ｆ。

Ｄ、Ｅの個数の積算値が格納されており、Ｔ。

Ｆ、Ｄ、Ｅに対応したアドレスを入ノｊすると、それぞ
れの積算値が高速メモリ２から出力きれ、軽演算部３に
おいて新たなＴ、Ｆ、Ｄ、Ｅの個数と加算される。加算
された結果は再び高速メモリ２の入力側に戻きれ、Ｔ、
Ｆ、Ｄ、Ｅそれぞれのアドレスに入力される。この操作
を繰返せばＴ。

Ｆ、Ｄ、Ｅの積算値か得られる。

第３図は第３実施例を示すものであり、高速メモリ１の
出力に軽演算部４を接続し、軽演算部４の出力を高速メ
モリ２の入力に接続している。また高速メモリ２の出力
の分岐に軽演算部３を接続し、軽演算部３の出力を高速
メモリｌの入力に接続している。高速メモリ１．２は、
信号Ｓにより、交互に読出しモード、書き込みモードに
設定され、一方が読出しモードのときは他方は書き込み
モードになる。メモリ１，２には同一のアドレスＡが与
えられ、一方から読み出されたデータは軽演算部３また
は４を経た後に直ちに他のメモリの対応アドレスに書き
込まれる。例えば画像における特１敞量やラベリング値
の積算を行う場合、各軽演算部３．４ではメモ１月、２
の出力をインクリメント（「１」加算する。）する。今
高速メモリ１にそれまでの積算値が格納されていたとす
ると、あるデータ（アドレスＡに対応）が新たに得られ
たときには、高速メモリ１を読出しモードとし、高速メ
モリ２を書き込みモードとし、両メモ１月、２のアドレ
スＡを指定する。すると高速メモリ１のアドレスＡに格
納きれていた積算値は軽演算部４でインクリメントきれ
、高速メモリ２のアドレスＡに書き込まれる。次に他の
データ（例えばＡ’）か得られたとき、今度は高速メモ
リ２を読出しモードとし、高速メモリ１を書き込みモー
ドとして、高速メモリ２内のデータを軽演算部３でイン
クリメントした後高速メモリ１に書き込む。従って最後
に書き込みか行われたメモリを読み取れば、メモリ１．
２のアドレス空間に対応した量の多種のデータについて
積算値を得ることができ、しかも読出しと書き込みが同
時に行われるため処理は高速である。なお軽演算部の内
容としてＭｉｎ、Ｍａｙの演算その他を採用でき、例え
ば、軽演算部に新たなＸ座標値、Ｘ座標値などを入力し
、これとそれ以前の最大のＸ座標値、Ｘ座標値と比較す
れば、ｘｙＸ座標値最大値や最小値を抽出し得る。

第４図は第４実施例を示すものであり、２つの高速メモ
リ５．６の出力に軽演算部７を接続し、その出力を高速
メモリ２に入力している。高速メモリ１の出力の分岐に
は軽演算部３が接続され、第１図後段と同様の構成にな
っている。軽演算部？　＋；ｔ　Ｅ　Ｘ　−ＯＲの演算
を行い、高速メモリ５．６は入力信号に対してカラーコ
ードなどの画素情報を出力する。これら画素情報が一致
したとき軽演算部７は「○」を出力して高速メモリ２に
入力し、高速メモリ２はその出力を軽演算部３でインク
リメントし再び格納する。これによって一致部分の画素
数がカウントきれることになる。

〔発明の効果〕

前述のとおり、この発明に係る変換回路は、少なくとも
２個の高速メモリを使用し、一方の出力を他方の入力に
接続し、この極めて単純な構成により多様な変換を高速
で行うので、広範な映像処理に適用でき、汎用超大型コ
ンピュータより高速の処理が可能でなおかつコストパフ
ォーマンスの高い映像処理システムを構成し得るという
優れた効果を有する。

【図面の簡単な説明】

第１図はこの発明に係る変換回路の第１実施例を示すブ
ロック図、第２図は同第２実施例を示すブロック図、第
３図は同第３実施例を示すブロック図、第４図は同第４
実施例を示すブロック図であるる １．２，５．６・・・・・・高速メモリ、３，４．７・
・・・・軽演算部。

Claims (1)

【特許請求の範囲】
1. （１）第１の高速メモリと、この第１の高速メモリの出
   力が入力に接続された第２の高速メモリを備えている変
   換回路。