JP2630801B2

JP2630801B2 - １次元線形画像変換器

Info

Publication number: JP2630801B2
Application number: JP63082871A
Authority: JP
Inventors: ロベルト・ヴァウドゥスマ; デイビッド・チェウン・ヒェン・チョン; ブライアン・ティモシー・マックスウィニー; ステファンス・マリア・クリスチーヌス・ボルゲス; エジデイウス・アントーニウス・ペトラス・ハブラーケン
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1987-04-10
Filing date: 1988-04-04
Publication date: 1997-07-16
Anticipated expiration: 2012-07-16
Also published as: KR880013401A; JPS6427378A; KR970004534B1; EP0286184A1; US4881192A; EP0286184B1; NL8700845A; DE3866149D1

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、変換画像符号化に係り、更に詳しくはそ
の様な符合化を行う１次元線形画像変換器に関する。広
い見地から見ると、この様な変換画像符号化は、２次元
線形変換により、NxN個の複数ビット入力データ語の配
列をNxN個の複数ビット出力データ語に変換する方法で
ある。更に詳しくいうと、テレビジョン画像のピクセル
配列が、いわゆる係数の配列に変換され、またはその逆
がなされる。前者の場合は、線形順方向変換なる呼称が
一般に用いられ、後者の場合は、線形逆変換なる呼称が
一般に用いられる。

変換画像符号化は、デジタルの形でのかつ所定の品質
を持ったテレビジョン画像の転送において、ビット転送
速度の顕著な低減を実現することが出来る手段であると
見られるが故に、現在脚光を浴びている主題である。

この変換画像符号化は、空間を転送媒体とするテレビ
ジョン転送システム、転送ケーブルが一般に転送媒体と
なるビデオ会議システム、あるいは磁気テープ等が転送
媒体となるビデオレコーダで使用することが出来る。

［従来の技術］周知のように、２次元線形順方向変換を行う場合、テ
レビジョン画像は、NXN個のピクセルの副画像に分割さ
れ、各副画像は、各々が同様にNXN個のピクセルからな
りかつ自身の重み係数ｙ_i,kを持つ互いに直交関係の基
本画像Ｂ_i,kの和であるとみなされる（ここで、i,k＝1,
2,...N−１である）。これらの重み係数は、一般に線形
変換の係数と呼ばれる。

上記の場合、副画像のピクセル間の相関により、情報
は限られた数の副画像に集中する。そして、情報に関係
のある重み係数だけが重要であり、その他の重み係数は
無視することができる。

これらの重み係数を決定するために、一つの副画像は
NXN個のピクセルｘ_i,jの行列Ｘと見なされる。更に、選
択された基本画像Ｂ_i,kの集合に関わるNXNの直交変換行
列Ａが定義される。すなわち、が、成り立つ。上記式に於て、A_iは各列（カラム）が変
換行列Ａのｉ番目の列に等しい様なNXNの行列を表し、
▲Ａ^T _k▼は各行（ロー）が変換行列Ａのｋ番目の行に等
しい様なNxNの行列を表している。

したがって、もし、重み係数ｙ_i,kがNxNの係数配列Ｙ
の各要素を形成するとすれば、前記係数は下記の行列の
乗算から求められる。

Ｙ＝A^TXA ……（２）上記において、A^Tは転置された行列Ａを表す。

上記に関しては、例えば、フィリップステクニカル
レビュー、Vol.38,No.4/5,1978/1979の119ないし130
頁のH.Bacchi,A.Moreauによる“カラーテレビジョン画
像の実時間直交変換”に詳細に述べられている。

［発明が解決しようとする課題］上記関係（２）に基づいて係数を計算するためには、
変換行列Ａとその転置行列の両方が必要である。しかし
ながら、上記関係（２）は Y^T＝（XA）^TA ……（３）と、等価である。この行列の乗算を行うには、変換行列
Ａのみが必要である。すなわち、積行列Ｐ＝XAを先ず計
算し、次いでＰを転置し、最後にY^T＝P^TAを計算すれば
よい。

この様にして得られた係数の行列Ｙから元のピクセル
の行列Ｘを再生するために、この行列Ｙには、２次元逆
変換が施される。この逆変換は下記のように定義され
る。

Ｘ＝AYA^T ……（４）この関係は、下記関係と等価である。

Ｘ＝Ａ（AY^T）^Ｔ ……（５）この場合、配列Y^Tから、先ず積行列Ｐ′＝AY^Tが計算
される。次いで、Ｐ′が転置され、最後に、積Ｘ＝AP′
^Ｔが決定される。

上述した各積行列Ｐ＝XA,Y^T＝P^TA,P′＝AY^TおよびＸ
＝AP′^Ｔは、一連のベクトル行列乗算によって得ること
ができる。例えば、積行列Ｐを求める場合、行列Ｘの行
に行列Ａの各列を乗算して、行列Ｐの対応する行が求め
られる。一般に、この様なベクトル行列乗算を１次元変
換と称し、その様な変換を行う装置を１次元変換器と称
する。すなわち、積配列Ｐは、行列Ｘの１次元順方向変
換により得られ、また積配列Y^Tは、行列P^Tの１次元順方
向変換により得られる。また、積配列Ｐ′は、行列Y^Tの
１次元逆変換により得られ、また積配列Ｘは、行列Ｐ′
^Ｔの１次元逆変換により得られる。

本発明の目的は、プログラムが可能であって、したが
ってフレキシブルに使用することが出来、また１次元順
方向変換と１次元逆変換との両変換を行うのに適してお
り、かつVLSI化するのに特に適している１次元変換器を
提供することにある。

［課題を解決するための手段及び作用］本発明による１次元変換器は、入力されたＮ個の入力
語の系列に、NxN個の所定の変換要素からなる変換行列
を乗算して、Ｎ個の積を表す積語の系列を作成する一
方、前記入力語を入力するための入力バス接続端子と、前記の積語が得られる出力バス接続端子と、前記入力バス接続端子に接続された主入力接続バス
と、前記出力バス接続端子に接続された主出力接続バス
と、一組のデータ接続バスと、各々が、入力バス接続端子と出力バス接続端子とを有
し、該入力バス接続端子に順次供給される２個のデータ
語をその都度加算または減算すると共にその結果を表す
語を上記出力バス接続端子に供給し、かつ該出力バス接
続端子を前記データ接続バスの特定のバスに接続してな
る複数の結合回路と、各々が、データ語と乗算係数とを各々入力するための
２個の入力バス接続端子と、前記データ接続バス内の残
りのバスに接続された出力バス接続端子とを有し、入力
された上記各データ語に上記乗算係数の内の適宜のもの
を乗算して上記出力バス接続端子にその結果を補助積語
として発生させる少なくとも１個の乗算回路と、前記変換要素に関わる前記乗算係数を個々に記憶する
番地指定可能な記憶位置を有し、かつ前記乗算回路の２
個の入力バス接続端子の内の一方に接続された乗算係数
出力バスを有する乗算係数メモリと、各々が、対応する制御データにより制御されると共
に、前記結合回路と前記乗算回路との内の一に対応付け
られ、かつ、この対応付けられた回路の入力バス接続端
子を、いかなる時点においても、前記接続バスの内の１
以下のバスであって当該対応付けられた回路の出力バス
接続端子に接続されていないバスに選択適に接続する複
数のスイッチング手段と、他の制御データにより制御されて、前記主出力接続バ
スを、いかなる時点においても、前記データ接続バスの
内の１以下に選択的に接続する他のスイッチング手段
と、前記スイッチング手段と前記他のスイッチング手段と
に接続された制御バスを有すると共に、少なくとも前記
制御データと前記他の制御データとを記憶し、かつこれ
ら制御データを前記制御バスに選択的に供給する制御メ
モリと、を具備することを特徴としている。

この様な、異なる入力バス接続端子と出力バス接続端
子との間の特殊な接続態様のため、データ伝送を、主入
力バスと全てのデータ接続バスとを介して同時にかつこ
れらの伝送が相互に影響し合う事なく行わせることがで
きる。

この場合、行われるべき１次元変換（順方向または逆
方向）が、乗算係数のみならず、異なるスイッチング手
段により接続がなされるべき順序を決定する。これらの
接続は、制御メモリ内の制御データによって指示され
る。上記制御メモリとしては、プログラマブルなメモリ
を使用することが出来、これによって装置をプログラマ
ブルとすることが出来る。

なお、現実の実施例においては、乗算係数メモリは制
御メモリの一部となる。

［実施例］ビデオレコーダの概略構成第１図は、本発明が適用されたビデオレコーダを概念
的に示す。このビデオレコーダは、符号化局１および復
号化局２を具備している。符号化局１は、例えばビデオ
カメラのような画像信号源３から供給される画像信号ｓ
（ｔ）を入力端子10を介して受信する。この符号化局１
の出力端子11は、書き込みヘッド４に接続され、この書
き込みヘッドによって、処理されたアナログ画像信号ｓ
（ｔ）が磁気テープ５に記録される。元の画像信号を再
生するために、読み出しヘッド６が復号化局２の入力端
子20に接続され、磁気テープ５上の情報を電気信号に変
換する。この復号化局２は、モニタ７へ供給されるアナ
ログ画像信号ｓ′（ｔ）を、その出力端子21から出力す
る。

符号化局１においては、アナログ画像信号ｓ（ｔ）
が、サンプリング回路12内で、適切に選択された約10MH
zの標本化周波数で標本化され、これによって一連の画
像信号標本値、すなわちピクセルが得られる。これらの
ピクセルの各々は、アナログ・デジタル変換器（A/D変
換器）13で例えば８ビットのPCMコード語ｓ（ｎ）に変
換される。更に、これらピクセルは、２次元線形順方向
変換を行うための変換装置14（１）に供給される。この
変換装置14（１）の構成は以下に述べるが、この変換装
置が、各テレビジョン画像を各々がNXN個のピクセルｘ
_i,kからなる副画像に分割し、各副画像をNXN個の重み係
数ｙ_i,kの配列に変換することに注意すべきである。な
お、ここで、i,k＝1,2,3,...N−１である。これら重み
係数は、次いで、いわゆるシーン（scene）適応エンコ
ーダ等の符号化回路15に供給される。この様な符号化回
路の多くの例が文献に記載されている。

そして、該符号化回路15は、NXNの重み係数の各配列
を、NxNの量子化された係数の補助配列にに変換する。
この場合、量子化された係数の補助配列は、そのあまり
重要でない係数に０なる値が割り当てられている点で、
元の配置とは異なっている。次いで、０でない係数は、
それらの重要度に応じてより多いビットあるいはより少
ないビットでもって符号化される。このように、この符
号化回路15の出力端子からは、各副画像に対して、ある
配列に関連付けられてかつ直列に発生する可変語長の一
連の転送語ｃ（ｊ）が出力される。これら転送語のビッ
トはデジタルチャンネル変調回路16を介して前記書き込
みヘッド４に供給され、磁気テープ５上に記録される。

復号化局２においては、読み出しヘッド６から供給さ
れる信号が、復調回路26内で、符号化局の変調回路16に
入力された前記転送語ｃ（ｊ）に対応する転送語ｃ′
（ｊ）に変換される。これら転送語ｃ′（ｊ）は復号化
回路25に供給され、この復号化回路は各一連の転送語
を、値０の転送語を加えることにより、NxN個の係数
ｙ′_i,kの配列に変換する。この係数配列は、前記符号
化回路において作成された補助配列に相当する。この様
にして得られた配列Ｙ′は、次いで、線形逆変換を行う
変換装置14（２）に供給されるが、この変換装置の構成
は前記変換装置14（１）の構成と同様である。この変換
装置14（２）は配列Ｙ′をNxNのピクセルＸ′_i,kの配列
に変換する。また、この変換装置は、異なる配列Ｘ′の
ピクセルを次から次へと位置させることにより、一連の
画像信号標本値ｓ′（ｎ）を出力する。これら画像信号
標本値ｓ′（ｎ）は、次いで、デジタルアナログ（D/
A）変換器23とローパスフィルタ27との直列回路に供給
され、その結果アナログ画像信号ｓ′（ｔ）が得られ
る。このアナログ画像信号は、前記画像信号源３により
供給された画像信号ｓ（ｔ）に対応し、モニタ７上に表
示される。

尚、本実施例においては、画像信号源３が各全画像の
終わりで画像リセットパルスFRSを出力し、このパルス
が種々の目的に使用される。

変換装置第2A図は、前記変換装置14（１）および14（２）（以
後、これら両装置を示す場合は14（．）なる符号を用い
る。他の構成要素についても同様である）の概略構成を
示している。変換装置14（．）は、ピクセルｓ（ｎ）が
現れる端子14.01と、係数ｙ_i,kが現れる端子14.02とを
有している。上記説明と符合させるため、これら係数
は、係数配列Y^Tの係数であると仮定する。また、この変
換装置には、２個の１次元変換器14.04（１）と14.04
（２）とが設けられ、これら変換器には変換行列Ａが各
々関連付けられている。変換器14.04（１）は、並列接
続された２個の画像メモリ14.03（１）および14.03
（２）を介して前記端子14.01に接続されている。ま
た、両変換器14.04（．）は、並列接続された２個のア
レイメモリ14.05（１）および14.05（２）によって相互
に接続され、また変換器14.04（２）は係数レジスタ14.
06によって前記端子14.02に接続されている。

画像メモリ14.03（．）は各々番地指定可能な記憶位
置を有し、書き込み／読み出し指令WR1およびWR2により
以下のように制御される。すなわち、一方のメモリに情
報が書き込まれると同時に、他方の画像メモリからは記
憶されている情報が読み出される。そして、対応する画
像メモリに供給されるアドレス情報AD1およびAD2が、情
報をどの記憶位置に書き込むか、またはどの情報を読み
出すかを決定する。

なお、アレイメモリ14.05（．）も書き込み／読み出
し指令WR3およびWR4と、アドレス情報AD3およびAD4とに
より、上記と同様に制御される。

メモリ14.03（．）とメモリ14.05（．）は、同様な方
法で制御されるが、すなわち一方のメモリに情報を書き
込むと同時に他方から情報を読み出すが、これらのメモ
リはそれらの容量が相違する。更に詳細に述べると、画
像メモリ14.03（．）は、テレビジョン画像の可視行と
少なくとも同数の行の記憶位置を有し、各行がテレビジ
ョンの一行の可視ピクセルと同数の記憶位置を有する。
この様なメモリが、第３図に概念的に示されている。第
３図において、符合LNは該メモリの行番号を示し、符合
PNはその行における記憶位置番号（列番号とも称する）
を示す。一方、アレイメモリ14.05（．）は、少なくと
も変換行列Ａの大きさと同じ大きさの容量を有してい
る。

この変換装置内で２次元順方向変換がなされるべきか
または２次元逆変換がなされるべきかに応じて、当該装
置内のデータの流れが、通常の矢印かまたは２重矢印で
示されている。

当業者にとってはもはや明かではあると思うが、以下
に当該変換装置の動作を説明する。なお、この説明は、
前記（３）式で規定された２次元順方向変換を行う場合
と仮定する。

端子14.01に供給されるテレビジョン画像のピクセル
ｓ（ｎ）の内の可視ピクセルは、画像メモリ14.0
3（．）の一方のメモリに行から行へと書き込まれる。
この場合、先ず奇数行のピクセルが書き込まれ、次いで
偶数行のピクセルが書き込まれる。そして、このメモリ
には最終的に第３図に点で示すようなピクセルが記憶さ
れる。

上記画像メモリの内容を読み出す場合、当該メモリ
は、いわば各々がNxN個の記憶位置を持つ複数の副メモ
リに分割される。言い替えると、各画像は、各々がNxN
個のピクセルからなる複数の副画像に分割される。Ｎが
８の場合のその様な分割が、第３図に概念的に示されて
いる。上記のような副メモリの内容は、ピクセルの配列
であると見なされ、以下Ｘで示される。そのような配列
のピクセルは順次かつ行から行へと読み出され、第１の
１次元変換器14.04（１）に供給される。

変換器14.04（１）においては、このピクセルの配列
にNxNの固定変換行列Ａが乗算される。そして該変換器
は、NxNの積配列Ｐ＝XAの各積要素を表す語（積語）を
順次かつ行から行へと出力する。これらの積語は、アレ
イメモリ14.05（．）に記憶される。次いで、これらの
積語は順次かつ列から列へと読み出され、第２の変換器
14.04（２）に供給される。この変換器14.04（２）は、
このように、積配列Ｐの転置配列P^Tを入力し、それに変
換行列Ａを乗算し、その各積語すなわちNxNの係数行列Y
^Tの係数として求められた各語を順次かつ行から行へと
出力する。これらの係数は、係数レジスタ14.06に一時
的に記憶される。

次に、第2B図の制御回路14.08は、第2A図に示す変換
装置14（．）を制御するために設けられている。この制
御回路は、クロックパルス発生器８が出力する繰り返し
周波数fsのクロックパルスを入力する。この場合、これ
らクロックパルスはサンプリングパルスとして前記サン
プリング回路12（第１図）にも供給される。この制御回
路内では、これらクロックパルスがピクセルカウンタ1
4.10へ供給される。このピクセルカウンタの計数位置
は、ゼロから、画像全体を構成するピクセルの数に等し
い数の範囲で変化する。新たな画像の処理が始まる毎
に、このピクセルカウンタ14.10は、画像信号源３（第
１図）から供給される画像リセットパルスFRSによって
リセットされる。ピクセルカウンタ14.10の計数位置
は、アドレス情報として、ROMからなる２個のメモリ14.
11（１）と14.11（２）に供給される。更に詳述する
と、メモリ14.11（１）は画像メモリ14.03（．）に対し
てピクセルを読み出す順のアドレス情報、すなわち読み
出しアドレス情報を、供給する。一方、メモリ14.11
（２）は、画像メモリ14.03（．）に対してピクセルを
書き込む順のアドレス情報、すなわち書き込みアドレス
情報を、供給する。これらのメモリ14.11（．）により
出力されたアドレス情報は、アンドゲート回路14.1
2（．）とオアゲート回路14.13（．）とを介して前記画
像メモリ14.03（．）に供給される。

新たな画像の度に、画像メモリ14.03（．）に供給さ
れる読み出し及び書き込みアドレス情報が入れ替わるよ
うに、前記画像リセットパルスFRSはＴ形フリップフロ
ップ14.14にも供給される。このフリップフロップのＱ
出力端子は書き込み／読み出し指令WR1を出力し、出
力端子は書き込み／読み出し指令WR2を出力する。これ
らの書き込み／読み出し指令はアンドゲート回路14.12
（．）にも供給される。

アレイメモリ14.05（．）用の読み出しおよび書き込
みアドレス情報を発生させるために、前記ピクセルカウ
ンタ14.10の計数位置は他の２個のメモリ14.15（１）及
び14.15（２）にも供給される。これらメモリは共にROM
からなり、メモリ14.15（１）はアレイメモリ14.0
5（．）用のNxN個の読み出しアドレス情報を記憶し、メ
モリ14.15（２）はアレイメモリ用のNxN個の書き込みア
ドレス情報を記憶している。これらメモリ14.15（．）
から出力されたアドレス情報は、アンドゲート回路14.1
6（．）とオアゲート回路14.17（．）とを介してアレイ
メモリ14.05（．）に供給される。

新たな配列（副画像）の処理の度に上記読み出しアド
レスおよび書き込みアドレスが入れ替わるように、メモ
リ14.15（１）から出力された読み出しアドレス情報は
比較回路14.18にも供給される。この比較回路は、所定
の読み出しアドレス情報が供給される毎にＴ形フリップ
フロップ14.19に制御パルスを印加する。このＴ形フリ
ップフロップ14.19のＱ出力端子は書き込み／読み出し
指令WR3を出力し、出力端子は書き込み／読み出し指
令WR4を出力する。これらの指令は、アンドゲート回路1
4.16（．）にも供給される。

第2A図の装置が前記（５）式で規定されるような２次
元逆変換を行う場合は、端子14.02に印加されるNxNの係
数配列Y^Tの係数が、係数レジスタ14.06を介して順次か
つ行から行へと変換器14.04（２）に供給される。該変
換器においては、この係数配列にNxNの変換行列Ａが乗
算される。このように、この変換器14.04（２）は、NxN
の積配列Ｐ′＝AY^Tの各積語を順次かつ行から行へと出
力する。これらの積語はアレイメモリ14.05（．）に記
憶される。次いで、これらの積語は順次かつ列から列へ
と読み出されて、変換器14.04（１）に供給される。こ
の様に、この変換器14.04（１）は、積配列Ｐ′の転置
配列Ｐ′^Ｔを入力し、この配列に変換行列Ａを乗算し、
これによってNxNピクセルの副画像のピクセルとして求
められた積語を順次かつ行から行へと出力する。この副
画像は、再び、画像メモリ14.03（．）内の適切な副メ
モリに記憶される。該画像メモリの全ての副メモリに副
画像が記憶された後、この画像メモリ内のピクセルが順
次かつ行から行へと読み出され、一連のピクセルｓ
（ｎ）が得られる。

１次元変換器上記の説明を概括化するため、以下においては、変換
器14.04（．）に供給されるピクセル、積語あるいは係
数のような各要素を入力語と呼び、また、変換器14.04
（．）が出力するピクセル、積語あるいは係数のような
各要素を積語と呼ぶ。

更に、変換器14.04（．）に関連付けられる変換行列
ＡはNxNの行列であって、該変換器においては、各一連
のＮ個の入力語が一連のＮ個の積語に変換されたものと
する。このような一連の入力語を以下d₀、d₁、d₂、…d
_N-1で示し、得られた一連の積語をp₀、p₁、p₂、…p_N-1
で示す。

第４図には、前記１次元変換器14.04（．）の一実施
例が示されている。この変換器は、入力バス接続端子1
4.20および出力バス接続端子14.21を有している。上記
入力バス接続端子には、入力語d_kが伝送される主入力接
続バス14.22が接続されている。この場合、個々の語の
各ビットは並列に用意されるもとし、したがって上記バ
スはそれを介して伝送される語が持つビットと少なくと
も同数の並列線を有するものとする。この変換器は、ま
た、第１、第２、第３のデータ接続バス14.23、14.24、
14.25および第１、第２、第３の列方向バス14.26、14.2
7、14.28ならびに主出力接続バス14.29を有している。
上記主出力接続バスは、前記出力バス接続端子14.21に
接続されている。第１の列方向バス14.26は、スイッチS
W1、SW2およびSW3からなる第１の組合せによって、いか
なる時点においても、接続バス14.22、14.23、14.24か
らなる第１の組合せの内の１以下に選択的に接続され
る。また、第２の列方向バス14.27は、スイッチSW4、SW
5およびSW6からなる第２の組合せによって、いかなる時
点においても、接続バス14.22、14.23、14.25からなる
第２の組合せの内の１以下に選択的に接続される。ま
た、第３の列方向バス14.28は、スイッチSW7、SW8およ
びSW9からなる第３の組合せによって、いかなる時点に
おいても、接続バス14.22、14.24、14.25からなる第３
の組合せの内の１以下に選択的に接続される。更に、主
出力接続バス14.29は、スイッチSW10、SW11およびSW12
からなる第４の組合せによって、いかなる時点において
も、接続バス14.23、14.24、14.25の内の１以下に選択
的に接続される。前記第１の組合せの３個のスイッチSW
1、SW2およびSW3は、第１の制御信号S1、S2およびS3に
よって各々制御される。また、前記第２の組合せの３個
のスイッチSW4、SW5およびSW6は、第２の制御信号S4、S
5およびS6によって各々制御される。また、前記第３の
組合せの３個のスイッチSW7、SW8およびSW9は、第３の
制御信号S7、S8およびS9によって各々制御される。更
に、前記第４の組合せの３個のスイッチSW10、SW11およ
びSW12は、制御信号S10、S11およびS12によって各々制
御される。この場合、対応するスイッチを制御する制御
信号の論理状態が、そのスイッチがその時点で接続を行
うか否かを決める。

この１次元変換器は、更に、第１の結合回路14.30と
第２の結合回路14.31と乗算回路14.32とを有している。

第１の結合回路14.30は、第１の列方向バス14.26に接
続された入力バス接続端子14.33と、第３の接続バス14.
25に接続された出力バス接続端子14.34とを有してい
る。また、第２の結合回路14.31は、第３の列方向バス1
4.28に接続された入力バス接続端子14.35と、第１の接
続バス14.23に接続された出力バス接続端子14.36とを有
している。また、乗算回路14.32は、２個の入力バス接
続端子14.37（１）および14.37（２）を有している。こ
の場合、最初の入力バス接続端子は、第２の列方向バス
14.27に接続されている。また、この乗算回路には、第
２の接続バス14.24に接続された出力バス接続端子14.38
が設けられている。

前記結合回路14.30および14.31は、２個のレジスタバ
ンクR1、R2および他の２個のレジスタバンクR3、R4を各
々有している。上記各レジスタバンクは、例えば、各々
12個の12ビットレジスタ、更に詳しくは、いわゆるマル
チポートレジスタバンクを有している。これらレジスタ
バンクの実施例は、広く知られており、その興味ある実
施例が、米国特許第4,491,937号明細書あるいは米国特
許第4,554,645号明細書等に開示されている。この様な
レジスタバンクの特徴は、そのあるレジスタに書き込み
中に他のレジスタの内容を読み出すことが出来ることで
ある。また、供給されるアドレス情報が、どのレジスタ
に書き込みを行うかあるいはどのレジスタの内容を読み
出すかを決定する。図においては、各レジスタバンクR
1、R2、R3およびR4用のアドレス情報が、AD5、AD6、AD7
およびAD8なる符合で各々示されている。各レジスタバ
ンクR1、R2およびR3、R4は、対応する結合回路の入力バ
ス接続端子14.33および14.35に接続された入力端子を有
している。また、各レジスタバンクR1、R2およびR3、R4
は、対応する結合回路の出力バス接続端子14.34および1
4.36に接続された出力端子を有している。さらに、上記
レジスタバンクR1、R2およびR3、R4は、加算／減算ユニ
ットA/S（１）およびA/S（２）の入力端子に接続された
他の出力端子14.39、14.40および14.41、14.42を有して
いる。これら加算／減算ユニットA/S（１）およびA/S
（２）は、他の入力端子を介して加算／減算指令＋／−
（１）および＋／−（２）を各々受信すると共に、和を
表す語（和語）または差を表す語（差語）を出力し、こ
れら語はレジスタバンクR1またはR2のあるレジスタある
いはレジスタバンクR3またはR4のあるレジスタに記憶さ
れる。

前記乗算回路14.32は、例えば各々がアドレス情報AD9
及びAD10で番地指定可能な４個以下の12ビットレジスタ
からなる入力レジスタバンクM1および出力レジスタバン
クM2を有している。レジスタバンクM1の入力端子は、当
該乗算回路の入力バス接続端子14.37（１）に接続さ
れ、出力端子は乗算器14.43の第１の入力端子に接続さ
れている。この乗算器は、当該乗算回路の入力バス接続
端子14.37（２）に供給される周期的な一連の乗算係数
を入力し、積を表す各語（積語）をその出力端子から出
力する。この積語は、出力レジスタバンクM2のあるレジ
スタに記憶され、このレジスタバンクの出力端子は当該
乗算回路の出力バス接続端子14.38に接続されている。
前記乗算器14.43により入力される乗算係数は、メモリ
ユニット14.44から出力され、乗算係数出力バス14.44
（１）を介して当該乗算回路の入力バス接続端子14.37
（２）に供給される。このメモリユニット14.44は、ア
ドレス情報AD11により番地指定可能な記憶位置を有す
る。

各種アドレス情報、各スイッチSW用の制御信号および
加算／減算指令＋／−（．）を発生するために、この１
次元変換器14.04（．）には、例えばROMのような番地指
定可能な記憶位置を持つメモリ14.45が設けられてい
る。このメモリの各記憶位置には、ある時点で制御され
るべき当該変換器の全ての回路の状態、すなわち各スイ
ッチSWの状態および各種アドレス情報等、を決定するよ
うな複数のビットが記憶されている。このためには、実
際のところ、各時点当り約70ビットで充分であり、16個
のこのような70ビットの記憶位置が離散コサイン順方向
変換（DCT）および離散コサイン逆変数（IDCT）の両方
を行うために必要である。そして、これらのビットは、
約70本の並列線からなるバス14.46によって当該変換器
の各種構成要素に供給される。このメモリ14.45は、計
数回路14.47（DCTの場合は、モジュロ16カウンタ）の計
数位置によって番地指定される。この計数回路は、周波
数逓倍器14.48からの計数パルスを入力する。この周波
数逓倍器は供給されるクロックパルスの周波数を係数２
で乗算する。上記クロックパルスは、前記標本化周波数
fsで発生し、例えば第2B図に示したクロックパルス発生
器８から供給される。

第４図に示した１次元変換器の動作を説明するに当た
り、変換行列Ａは離散コサイン変換行列であるとし、１
次元変換（順方向変換および逆変換）は、以下に述べる
ようなアルゴリズムにしたがってなされるものとする。

DCTアルゴリズム NxNの離散コサイン変換行列Ａの各行列要素ａ_i,kは、
以下のように規定される。

ａ_i,k＝De_k cos｛π（2i＋１）k/（2N）｝ ……（６）また、上記式において、Ｄは位取り因数であり、この
行列が順方向変換を行う為に使用される場合は2/Nとな
り、逆変換を行う為に使用される場合は１となる。

DCT行列の各要素は、Ｎ＝８の場合、第５図に示すよ
うになる。これらから明らかなように、このDCT行列は
コサイン関数の周期特性によって非常に特殊な構造を有
している。さらに詳細に述べると、この行列において
は、互いに絶対値が異なる数が、Ｎ−１個すなわち７個
しか認められない。以下、これらの数を変換要素と呼
び、▲Ｃ^m _2N▼で表す（但し、ｍ＝1,2,...N−１）。離
散コサイン変換行列の各要素ａ_i,kの絶対値は、これら
変換要素を、と定義すれば、上記のような変換要素と同一として扱う
ことが出来る。例えば、が成り立つが、これはＮ＝８の場合D cos［４π/16］に
対応し、▲Ｃ⁴ ₁₆▼に等しい。順方向変換の場合であっ
て、Ｎ＝８の場合の、入力語d_kと積語p_kとこれら変換要
素▲Ｃ^m _2N▼との間の関係が第６図に式として示されて
いる。また、これらの式は第７図に示すような形に書き
換えることが出来る。これらの式から明らかなように、
入力語d_kに変換要素▲Ｃ¹ ₁₆▼ないし▲Ｃ⁷ ₁₆▼の一次結
合が乗算される。変換要素のこれら一次結合は、前記メ
モリユニット14.44（ROM）から供給される乗算係数であ
る。

第７図のＮ＝８に関して数学的に表された順方向変換
が、第８図に線図の形で示されている。この線図は、点
によって示されかつそこで該点に供給されるデータ語が
相互に加算または減算されるような結合点を有してい
る。後者の場合は、当該結合点で終わる枝路の横に−１
なる値が示してある。更に、各々からデータ語が別々の
枝路を介して異なる結合点へ供給されるような複数のノ
ードがある。

この線図からは、積語p_kを計算する場合、同一の乗算
係数を掛けなければならないような複数のデータ語を、
先ず最初に加算または減算することができることが判
る。この場合、次いで該当する乗算を行うだけでよい。
この図からは、８個の入力語の各配列に関しては、16回
の乗算とこれら乗算に先行または後続する16回の加算／
減算のみを行えばよいことも判る。この場合、該線図の
どの枝路においても２回以上の乗算がなされることがな
く、この特性が中間結果の語長の決定にとって重要であ
るということに注目すべきである。第８図においては、
これらの中間結果は、ｕ、ｖおよびｗで示されている。
この線図から明らかなように、これら中間結果は複数の
連続した反復工程により得られることが判る。最初の反
復工程においては、加算および減算演算を行うことによ
って、１次の和の語ｕ_1,rおよび１次の差の語ｖ_1,rが求
められる。また、２番目の反復工程においては、１次和
語ｕ_1,rが２次の和の語ｕ_2,rおよび２次の差の語ｖ_2,r
に変換される。ｑ番目の反復工程において得られるｑ次
の和語およびｑ次の差語と、その前段の反復工程におい
て得られるｑ−１次の和語との関係に関しては、一般的
に次が成り立つ。

［但し、 r ＝0,1,2,...2^-qN−１ q ＝1,2,...Q Ｕ_0,r ＝d_r ｕ_0,N−ｒ＝d_N-r］また、Ｑは−１＋log₂N以下で最大の整数を表すとす
る。

なお、和語ｕ_0,rおよびｕ_0,N−ｒは、以下、０次語と
呼ぶ。

ｑ番目の反復工程で得られた差語には、更に複数の反
復工程が施され、そこでは差語ｖ_q,rから複数の補助和
語が求められる。第８図の線図においては、差語ｖ_q,r
から始まるｊ番目の反復工程で得られる補助和語が、概
括的に、ｗ_q,j,mで示され、ここでｍはｊ番目の反復工
程における補助和語の順序数である。上述の説明と合わ
せるために、ｗ_q,j,mを、以下ｊ次の補助和語と呼ぶ。
そして、ｊ次補助和語とｊ−１次補助和語との関係に関
しては、次式が成り立つ。

和語ｕ_2,0およびｕ_2,1（一般形では、ｕ_Q,0およびｕ
_Q,1）、全ての差語ｖ_q,rおよび全ての補助和語ｗ_q,j,m
は、適切に選択された乗算係数によって乗算され、この
ようにして得られた部分積が選択的に結合される。この
ことは、各積語P_kを生成するために、その都度、ある複
数部分積が相互に加算あるいは減算されることを意味す
る。

なお、逆変換が、第９図の線図に示すような変換であ
ることは、容易に確かめることが出来るであろう。第８
図の線図を第９図のものと比較すれば、第８図の線図を
転置することにより前者が後者から得られることが判る
（IEEE Transactions on Audio and Electroacoustics,
Vol.AU−20,No.5,December 1972,322ないし337頁のL.R.
Rabiner C.S.によるTerminologyin Digital Signal Pro
cessing参照）。このことは、第８図に於て信号の方向
を逆にし、結合点をノードに置き換え、かつノードを結
合点に置き換えることを意味する。

１次元変換器の動作上記に規定した順方向アルゴリズムを実施する１次元
変換器の動作が、第10（Ｉ）図および第10（II）のタイ
ミング図に概念的に示されている。なお、これらの図の
内容は説明するまでもないが、その欄Ｔには前記モジュ
ロ16カウンタ14.47の計数位置が示されている。また、R
1、R2、R3、R4、M1およびM2で示される各欄にはそれら
のレジスタバンクの内容が示されている。更に詳細に
は、欄r₀、r₁…および欄m₀、m₁…には対応するレジスタ
バンクの該当するレジスタの内容が示されている。A/S
（１）およびA/S（２）で示される欄には、加算／減算
ユニットA/S（１）およびA/S（２）において、カウンタ
14.47の対応する計数位置Ｔで、どの値が互いに加算さ
れるかまたは減算されるかを示している。また、M2で示
される欄には、乗算器14.43から出力されレジスタm₀、m
₁、m₂またはm₄に記憶される部分積が第８図と同じ符号
で示されている。そして、OUTで示される欄には、前記
出力端子14.21に発生する積語p_kが示されている。

以下に、この図の正しい読み方を説明する。先ず、計
数位置Ｔ＝1,3,5,7では、入力語d₀、d₁、d₂、d₃がレジ
スタバンクR1のレジスタr₀、r₁、r₂、r₃に各々記憶され
る。

計数位置Ｔ＝９では、入力語d₄がレジスタバンクR2の
レジスタr₀に記憶される。加算／減算ユニットA/S
（１）においては、入力語d₄が入力語d₃から減算され、
その結果ｖ_1,3が得られる。

計数位置Ｔ＝10では、中間結果ｖ_1,3がレジスタバン
クR1のレジスタr₄に記憶され、加算／減算ユニットA/S
（１）においては、入力語d₄が入力語d₃に加算され、そ
の結果ｕ_1,3が得られる。

計数位置Ｔ＝11では、中間結果ｕ_1,3がレジスタバン
クR2のレジスタr₁に記憶され、また中間結果ｖ_1,3がレ
ジスタバンクM1のレジスタm₀に記憶されると共に▲−Ｃ
⁵ ₁₆▼−▲Ｃ³ ₁₆▼により乗算され、その結果、部分積z
₁₁が得られる。そして、入力語d₄がレジスタバンクR2の
レジスタr₀で入力語d₅と置き換えられ、加算／減算ユニ
ットA/S（１）では入力語d₅が入力語d₂から減算され、
その結果ｖ_1,2が得られる。

計数位置Ｔ＝12では、中間結果ｖ_1,2がレジスタバン
クR1のレジスタr₅に記憶され、部分積z₁₁がレジスタバ
ンクM2のレジスタm₀に記憶され、入力語d₂とd₅が加算さ
れて中間結果ｕ_1,2が得られる。また、レジスタバンクM
1のレジスタm₀内の中間結果ｖ_1,3に▲−Ｃ¹ ₁₆▼−▲Ｃ⁷
₁₆▼が乗算され、この結果、部分積z₁₂が得られる。

計数位置Ｔ＝13では、中間結果ｕ_1,2がレジスタバン
クR2のレジスタr₂に記憶され、部分積z₁₁がレジスタバ
ンクR3のレジスタr₀に記憶され、部分積z₁₂がレジスタ
バンクM2のレジスタm₀に記憶される。また、中間結果ｖ
_1,2がレジスタバンクM1のレジスタm₀に記憶されると共
に▲Ｃ⁷ ₁₆▼＋▲Ｃ¹ ₁₆▼によって乗算され、この結果、
部分積z₅が得られる。更に、入力語d₆がレジスタバンク
R2のレジスタr₀に記憶され、入力語d₆が入力語d₁から減
算され、その結果ｖ_1,1が得られる。なお、カウンタ14.
47のそれ以外の計数位置においても、それらに対応した
動作が行われる。

第10（Ｉ）図および第10（II）図は、上記変換器を介
してなされる正確なデータの流れを示しているので、前
記メモリ14.45の内容はそれより完全に規定される。

また、第９図に示した離散コサイン逆変換（IDCT）ア
ルゴリズムを実施するための１次元変換器の動作が、第
11（Ｉ）図および第11（II）図のタイミング図に概念的
に示されている。これらの図においては、各欄が第10
（Ｉ）図および第10（II）図の各欄と同様の意味を持っ
ている。なお、これらの図に示されるデータの流れが、
前記メモリ14.45の内容を一様に規定することは、前記
の場合と同じである。

【図面の簡単な説明】

第１図は、本発明の一実施例を用いて変換画像符合化が
なされるビデオレコーダを概念的に示すブロック図、第2A図は、２個の１次元変換器が設けられ、２次元変換
を行う変換装置のブロック図、第2B図は、第2A図の変換装置のための制御回路のブロッ
ク図、第３図は、ピクセルによって構成されるテレビジョン画
像の可視部分の一例およびその分割された副画像を示す
説明図、第４図は、１次元変換器の一実施例を示すブロック図、第５図は、8x8のDCT行列を示す説明図、第６図は、８個の入力語と第５図に示した8x8のDCT行列
との積を式の形で示す説明図、第７図は、第６図に示した各式を変形した式を示す説明
図、第８図は、第７図に示したDCTアルゴリズムの線図、第９図は、逆DCTアルゴリズムの線図、第10（Ｉ）図および第10（II）図は、第８図に示したDC
Tアルゴリズムを実施するようにプログラムされた第４
図の変換器の動作を説明するためのタイミング図、第11（Ｉ）図および第11（II）図は、第９図に示した逆
DCTアルゴリズムを実施するようにプログラムされた第
４図の変換器の動作を説明するためのタイミング図であ
る。１……符号化局、２……復号化局、３……画像信号源、
７……モニタ、12……サンプリング回路、14（．）……
変換装置、15……符号化回路、16……変調回路、25……
復号化回路、26……復調回路、14.03（．）……画像メ
モリ、14.04（．）……１次元変換器、14.05（．）……
アレイメモリ、14.06……係数レジスタ、14.08……制御
回路、14.20……入力バス接続端子、14.21……出力バス
接続端子、14.22……主入力接続バス、14.23、14.24、1
4.25……データ接続バス、14.29……主出力接続バス、1
4.30……結合回路、14.31……結合回路、14.32……乗算
回路、14.44……メモリユニット、14.45……メモリ、ｄ
……入力語、SW……スイッチ、ｐ……積語、ｕ……和
語、ｖ……差語、ｗ……補助和語、ｚ……部分積。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブライアン・ティモシー・マックスウィニーオランダ国アインドーフェンフルーネヴァウツウェッハ１ (72)発明者ステファンス・マリア・クリスチーヌス・ボルゲスオランダ国アインドーフェンフルーネヴァウツウェッハ１ (72)発明者エジデイウス・アントーニウス・ペトラス・ハブラーケンオランダ国アインドーフェンフルーネヴァウツウェッハ１

Claims

(57)【特許請求の範囲】

【請求項１】入力されたＮ個の入力語の系列に、NxN個
の所定の変換要素からなる変換行列を乗算して、Ｎ個の
積を表す語の系列を作成する１次元変換器において、前記入力語を入力するための第１入力バス接続端子（1
4.20）と、前記の積を表す語が得られる第１出力バス接続端子（1
4.21）と、前記第１入力バス接続端子（14.20）に接続された主入
力接続バス（14.22）と、前記第１出力バス接続端子（14.21）に接続された主出
力接続バス（14.29）と、一組のデータ接続バス（14.23,14.24,14.25）と、各々が、第２入力バス接続端子（14.33または14.35）と
第２出力バス接続端子（14.34または14.36）とを有し、
該第２入力バス接続端子に順次供給される２個のデータ
語をその都度加算または減算すると共にその結果を表す
語を上記第２出力バス接続端子に供給し、かつ該第２出
力バス接続端子を前記データ接続バスの特定のバス（1
4.25または14.23）に接続してなる複数の結合回路（14.
30および14.31）と、各々が、データ語と乗算係数とを各々入力するための第
３及び第４入力バス接続端子（14.37（１）および14.37
（２））と、前記データ接続バスの内の前記第２出力バ
ス接続端子に接続されたバス以外のバス（14.24）に接
続された第３出力バス接続端子（14.38）とを有し、入
力された上記各データ語に上記乗算係数の内の所定のも
のを乗算して上記第３出力バス接続端子にその結果を補
助積語として発生させる少なくとも１個の乗算回路（1
4.32）と、前記変換要素に関わる前記乗算係数を個々に記憶する番
地指定可能な記憶位置を有し、かつ前記乗算回路の第４
入力バス接続端子（14.37（２））に接続された乗算係
数出力バス（14.44（１））を有する乗算係数メモリ（1
4.44）と、各々が、対応する第１制御データ（Ｓ）により制御され
ると共に、前記結合回路と前記乗算回路との内の一に対
応付けられ、かつ、この対応付けられた回路の入力バス
接続端子を、いかなる時点においても、前記主入力接続
バス及び前記データ接続バスの内の１以下のバスであっ
て当該対応付けられた回路の出力バス接続端子に接続さ
れていないバスに選択的に接続する複数の第１スイッチ
ング手段（SW）と、第２制御データ（S10,S11,S12）により制御されて、前
記主出力接続バス（14.29）を、いかなる時点において
も、前記データ接続バス（14.23,14.24,14.25）の内の
１以下に選択的に接続する第２スイッチング手段（SW1
0,SW11,SW12）と、前記第１スイッチング手段と前記第２スイッチング手段
とに接続された制御バス（14.46）を有すると共に、少
なくとも前記第１制御データと前記第２制御データとを
記憶し、かつこれら制御データを前記制御バスに選択的
に供給する制御メモリ（14.45）と、を具備することを特徴とする１次元変換器。
【請求項２】請求項１に記載の１次元変換器において、前記結合回路（14.30および14.31）の各々が第１、第２
のレジスタバンク（R1,R2またはR3,R4）を有し、これら
レジスタバンクの各々はアドレス情報によりランダムに
番地指定ができる複数のレジスタを有すると共に第１及
び第２の入力端子と第１及び第２の出力端子とを有し、
前記第１及び第２のレジスタバンクの第１の入力端子は
対応する結合回路の入力バス接続端子に接続され、前記
第１及び第２のレジスタバンクの第１の出力端子は対応
する結合回路の出力バス接続端子に接続され、前記結合回路の各々は加算／減算回路（A/S）を有し、
これら加算／減算回路の各々は対応するレジスタバンク
（R1,R2またはR3,R4）の第２の出力端子に現れるデータ
語を相互に加算または減算するためにこれら第２の出力
端子に接続された２個の入力端子を有すると共に対応す
るレジスタバンク（R1,R2またはR3,R4）の第２の入力端
子に上記加算または減算の結果を表す語を供給するため
にこれら第２の入力端子に接続された出力端子を有し、
かつ前記加算／減算回路の各々は前記加算または減算の
内のどちらの演算を行うべきかを示す制御指令（＋／
−）を入力することを特徴とする１次元変換器。
【請求項３】請求項１または請求項２に記載の１次元変
換器において、前記乗算回路（14.32）が第１、第２の
レジスタ群（M1およびM2）を有し、これらレジスタ群の
各々はアドレス情報によりランダムに番地指定ができる
複数のレジスタを有し、前記第１のレジスタ群（M1）は
出力端子と当該乗算回路の前記第３入力バス接続端子
（14.37（１））に接続された入力端子とを有する一
方、前記第２のレジスタ群（M2）は入力端子と前記第３
出力バス接続端子（14.38）に接続された出力端子とを
有し、前記乗算回路が更に乗算器（14.43）を有し、こ
の乗算器が前記第１のレジスタ群（M1）の出力端子に接
続された第１の入力端子と、前記乗算回路の前記第４入
力バス接続端子（14.37（２））に接続され前記乗算係
数を入力するための第２の入力端子と、前記補助積語が
発生される出力端子とを有し、この出力端子が前記第２
のレジスタ群（M2）の入力端子に接続されていることを
特徴とする１次元変換器。
【請求項４】前記変換行列が離散コサイン行列であるこ
とを特徴とする請求項１ないし３のいずれか１項に記載
の１次元変換器。
【請求項５】請求項１ないし４のいずれか１項に記載の
１次元変換器を具備し、順次発生する複数ビット入力語
に１次元線形変換を施す装置において、該装置が、前記
の順次発生する複数ビット入力語に応答してこれら入力
語を各々がＮ個の入力語からなるＮ行の第１のデータ配
列に配列する第１の手段（14.03または14.06）を更に有
し、前記配列内の各入力語が順次かつ行から行へと前記
変換器（14.04（１）または14.04（２））に入力語とし
て供給されることを特徴とする装置。
【請求項６】各々が請求項１に記載の１次元変換器から
なる第１および第２の１次元変換器を具備し、テレビジ
ョン画像のピクセルを表すような順次発生する複数ビッ
ト入力語に１次元線形変換を施す装置において、該装置
が、前記の順次発生する複数ビット入力語に応答してこれら
入力語を各々がＮ個の入力語からなるＮ行の第１のデー
タ配列に配列し、該配列内の各入力語が順次かつ行から
行へと前記第１の１次元変換器（14.04（１）または14.
04（２））に入力語として供給されるようにする第１の
手段（14.03または14.06）と、前記第１の１次元変換器から供給され各々がＮ個の積語
からなるＮ系列の積語を入力して第１の積配列に配列す
ると共に、これら積語を前記第１の配列の転置配列とな
る第２の配列に従って順次かつ行から行へと前記第２の
１次元変換器（14.04（２）または14.04（１））に入力
語として供給する第２の手段（14.05）と、を更に具備することを特徴とする装置。
【請求項７】前記１次元変換器における変換行列が離散
コサイン行列であることを特徴とする請求項６に記載の
装置。