JPH0646405A - 画像変換器およびそれを具える送信機と受信機を持つテレビジョンシステム - Google Patents

Abstract

(57)【要約】 【目的】 入力ワードの２次元ブロックを出力ワードの
２次元ブロックに変換する画像変換器の変換時間を低減
することを目的とする。 【構成】 ブロックの行あるいは列により構成された一
連の入力ワードを上記のブロックの一連の積要素に変換
し、かつ積要素の転置系列を出力ワードの系列に変換す
る１次元変換器と、積要素の系列を転置する転置メモリ
を具える画像変換器において、該画像変換器が、ブロッ
クの一連の入力ワードと前のブロックの積要素の転置系
列とを交互に選択し、かつ上記の系列を１次元変換器に
印加するマルチプレクサを具えることを特徴とし、これ
により低いパワー消費、小型化および高い処理速度を達
成する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、入力ワードの２次元ブロックを
出力ワードの２次元ブロックに変換する画像変換器（pi
cture transformer ）に関連する。本発明はまた、その
ような画像変換器が使用されるテレビジョンシステムの
テレビジョン伝送システムに関連し、かつそのようなテ
レビジョン伝送システムの送信機および受信機に関連す
る。

【０００２】

【背景技術】ビット速度を低減するために、ディジタル
テレビジョン信号に２次元画像変換を行うことが一般に
知られている。テレビジョン画像はＮ＊Ｎ（しばしば８
＊８）画素のサブ画像に分離され、それは引き続いてＮ
＊Ｎ係数のブロックに変換される。最も重要な係数のみ
が伝送されるべきであるということでこのビット低減は
達成される。受信機において、受信された係数はＮ＊Ｎ
画素のサブ画像にブロックで再変換される。一般に、離
散フーリエ変換（ＤＣＴ：Discrete Cosine Transform
）とその逆形式（ｉＤＣＴ）が使用される。

【０００３】２次元画像変換は連続的に実行される２つ
の個別１次元変換に分離できる。変換（ＤＣＴ）の場合
に、画素の各行は第１変換で、積要素（product elemen
ts）の行として引用されるものに変換される。行毎に得
られた積要素は引き続いて列で第２変換を受け、かつ係
数に変換される。逆変換（ｉＤＣＴ）の場合に、係数の
各列は第１変換に対応する態様で積要素の列に変換さ
れ、その後で積要素の各行は第２変換で画素の行に変換
される。一般に、行の変換は「水平変換（horizontal t
ransform）と引用され、列の変換は「垂直変換（vertic
al transform）と引用されている。積要素が行で発生さ
れる（ＤＣＴ）ところの、列に積要素を印加する操作、
およびその逆形式（ｉＤＣＴ）は転置（transposition
）と引用されている。変換（ＤＣＴ）のみが今後考察
されよう。しかし、これらの考察もまた逆変換（ｉＤＣ
Ｔ）についても適用される。さらにブロックサイズは８
＊８であると仮定されよう。

【０００４】冒頭のパラグラフに記載されたタイプの画
像変換器は欧州特許出願第ＥＰ−Ａ0 424 119号より既
知である。この既知の画像変換器は１次元変換器を具
え、それはまずブロックの画素のすべての行を変換し、
それから得られた積要素の系列を転置メモリ（transpos
ition memory）に蓄積する（水平変換）。引き続いて、
上記のブロックの積要素のすべての転置系列は係数を計
算する同じ１次元変換器に印加される（垂直変換）。垂
直変換は水平変換が完全に実行されるまで、すなわちす
べての行について実行されるまで開始できない。

【０００５】８＊８画素のブロックの完全２次元画像変
換に対して、画素が発生されるサンプル周波数の64クロ
ック期間の時間は実時間適用に利用可能である。既知の
画像変換において、画素の８行の水平変換は必然的にこ
れらのクロツク期間の半分、すなわち32期間で起こる。
従って、画素は２倍の速度で画像変換器に印加されるべ
きである。通常約20ＭHZのクロツク速度である標準ＴＶ
信号では、高いクロック速度によりチップ表面とパワー
消費が著しく影響されるから、このことは好ましくな
い。これは大きな欠点であり、特にディジタルカメラレ
コーダのような可搬型では著しい。さらに、２倍クロツ
ク速度はディジタルＨＤＴＶ（これは既に非常に高いク
ロツク速度によって行われている）をかなり妨げる。

【０００６】

【発明の開示】本発明の目的は上述の欠点に適応する画
像変換器を与えることである。このために、該画像変換
器は、ブロックの一連の入力ワードと前のブロックの積
要素の転置系列とを交互に選択し、かつ上記の系列を１
次元変換器に印加するマルチプレクサを具えることを特
徴とする。同じブロックの代わりに前のブロックのデー
タに基づいて第２変換を実行することにより、ブロック
の第１変換が完了する前に上記の第２変換が実行でき
る。従って、垂直変換の開始前に２倍速度でブロックの
すべての画素を印加する必要はない。

【０００７】画像変換器の特に好ましい実施例は、選択
された系列を並列形式で１次元変換器に印加する手段を
具えることを特徴としている。ブロックの画素の行が並
列形式で利用できるや否や、この行は水平に変換され、
かつ積要素の列は垂直に変換される。これらの変換が実
行される間に、画素の次の行の印加を続けることができ
る。どこにも高い速度が生起しないように、このことは
正規のサンプル周波数で実行される。

【０００８】各積要素、各係数（ＤＣＴ）および各画素
（ｉＣＤＴ）は１次元変換器に印加された系列からの８
要素の線形結合により構成される。文献から種々の計算
機構が知られており、そこでは乗算の数（理論的には積
要素当たり８、すなわち行当たり64）は例えば行当たり
16のような受け入れ可能な数に低減される。「ＤＣＴバ
タフライ（ＤＣＴ butterfly）」と引用されたそのよう
な計算機構は、（ｉ）画素が加減算操作によりグループ
で配設され、(ii)グループが乗算操作を受け、かつ (ii
i)乗算結果が加減算により結合されることを示してい
る。そのような計算機構の魅力的な実例は、例えば欧州
特許明細書第ＥＰ 0 286 183号に記載されている。

【０００９】好ましい実施例において、印加された選択
系列に対して、１次元変換器が、この系列の要素の複数
の所定の線形結合を同時に計算するタイプのものであ
る。そのような同時計算は実際に使用され、かつ画素が
連続的にグループ化され、蓄積され、かつ乗算器に印加
される連続計算より数倍も高速である。この乗算器は常
に異なる乗算ファクタ（「バタフライ係数」）を受信す
る。この連続計算はハードウエアで実現された乗算器の
数が限定されるという利点を有するように見える。しか
し、そのような変換器は加減算の暫定結果を蓄積する多
数のレジスタを有している。上記のレジスタは大きなチ
ップ表面ではあるが大きなパワー消費を要求する。とい
うのは、チップのパワー消費はレジスタの数により主と
して決定されるからである。さらに、高速乗算器もまた
多くのパワーを消費する。

【００１０】線形結合を計算する乗算器は、線形結合を
計算する乗算器が所定の固定ファクタだけ印加数（appl
ied number）を乗算する結合回路によって構成されるこ
とが好ましい。各固定乗算ファクタに対して、対応乗算
器はそれが最小チップ表面を占有するようなやり方で最
適化できる。上記の固定乗算器による積要素の同時計算
が高速であり、小さいチップ表面を生じ、かつパワー消
費が少ないことが見いだされている。

【００１１】画像変換器の別の実施例は、受信ブロック
の動きを示す動き信号を受信し、同時に、系列の所定の
２つの部分が上記の動き信号の所定の値に応じて１次元
変換器に連続的に印加されることを特徴とする。

【００１２】実施例を参照して本発明の態様を詳細に説
明する。

【００１３】

【実施例】図１は本発明による画像変換器が使用されて
いるテレビジョンシステムを図式的に示している。この
テレビジョンシステムは、符号化回路Ａと、伝送チャネ
ルＣにより連結されている復号回路Ｂとを具えている。
伝送チャネルＣはワイヤレス接続でも結線接続でもよ
い。しかし、代案としてそれは磁気的もしくは光学的記
憶媒体であってもよい。符号化回路Ａはテレビジョン送
信機の部分を形成し、復号回路Ｂはテレビジョン受信機
の部分を形成してもよい。特に、テレビジョンシステム
はビデオレコーダあるいはカメラレコーダの形をしても
よい。その場合、符号化回路Ａと復号回路Ｂは双方とも
１装置内に組み込まれている。

【００１４】符号化回路Ａは画像信号ソース１からテレ
ビジョン画像信号ｘ(t) を受信する。Ａ／Ｄ変換器２に
おいて、アナログ画像信号ｘ(t) はサンプル周波数ｆs
でサンプルされ、かつ８ビット画素ｘ(n) に変換され
る。これらの画素は画像メモリ３に印加される。画素は
例えば８＊８画素ｘ(i，k)のブロックの形をしたこの画
像メモリから読み取られ、かつ第１画像変換器４と動き
検出器５に印加される。動き検出器５はそれ自身既知で
あり、かつ欧州特許出願第ＥＰ−Ａ 0 2882 135号に記
載されたようなやり方で実現される。もし動きが８＊８
画素のブロック内で検出されるなら動き信号ＭＤが発生
される。画像変換器４は離散余弦変換（ＤＣＴ）を実行
するよう適応されるものと今後仮定されよう。画素の与
えられた各ブロックに対して、変換器は８＊８係数ｙ
(u，V)のブロックを発生する。この画像変換器の一実施
例が詳細に説明されよう。この点に関し、画像変換器が
動き適応的に（motion-adaptive way)に動作するものと
注意すべきである。この目的で、画像変換器は動き信号
ＭＤを受信する。画像変換器４の係数ｙ(u，v)のブロッ
クは動き信号ＭＤを受信するスキャナー６に引き続いて
印加される。スキャナー６は各ブロックに対して可変長
コーダー７に直列シーケンスの係数ｙ(n) を供給する。
スキャナー６と可変長コーダー７はそれ自身既知であ
る。可変長コーダー７は８＊８係数ｙ(u，v)の対応ブロ
ックよりかなり小さい数のビットを具える可変長のコー
ド系列に係数ｙ(n) の各系列を符号化する。コード系列
と動き信号ＭＤはマルチプレクサ８によりパルス系列ｚ
(j) の形の時分割多重形式で伝送される。

【００１５】逆操作が復号回路Ｂで遂行される。デマル
チプレクサ10において、コード系列と動き信号ＭＤ′は
受信パルス系列ｚ′(n) から復元される。コード系列は
係数ｙ′(n) の直列シーケンスを再構成するために可変
長デコーダ11に印加される。ブロック形成回路（block-
formation circuit ）12は直列シーケンスならびに動き
信号ＭＤ′を受信し、かつそれから８＊８係数ｙ′(i，
k)のブロックを形成する。この係数は第２画像変換器13
に印加される。この変換器は係数の各ブロックが８＊８
画素ｘ′(i，k)に再変換されるように逆離散余弦変換
（ｉＤＣＴ）を実行する。このようにして得られた画素
のブロックは画像メモリ14に蓄積される。画像メモリ中
の画素は表示スクリーン16に表示するためにＤ／Ａ変換
器15によりアナログ画像信号ｘ′(t) に変換される全画
像を共同して構成する。

【００１６】図２は符号化回路Ａの一部を形成する画像
変換器４の一実施例を示している。これから説明するよ
うに、復号回路Ｂ中の画像変換器13は同様な構造を有し
ている。画像変換器４の動作は与えられた８＊８画素ブ
ロックで動きが存在しない（ＭＤ＝０）場合について説
明されよう。

【００１７】ブロックの画素ｘ(i，k)は行毎に与えら
れ、かつ直並列変換器20に印加される。直並列変換器20
は制御回路26から信号ｔ1 を受信する。制御信号は行ｉ
の８画素ｘ(i，０) ..... Ｘ(i，７) が同時に利用可能
なように選ばれる。画素の行はマルチプレクサ21の第１
入力に並列形で印加される。後で述べるように、このマ
ルチプレクサの第２入力は転置メモリ24から８積要素の
列を並列形で受信する。選択信号ｔ2 に応じて、セレク
タは画素の行あるいは積要素の列のいずれかをシャッフ
ル回路網22に印加する。関連ケース（動きのない）で、
この回路網の入力と出力は直接相互接続されているもの
と仮定されている。マルチプレクサ21により選択された
要素の系列、すなわち画素の行あるいは積要素の列は１
次元変換器24に印加される。

【００１８】図３は離散余弦変換（ＤＣＴ）の実行に適
応される場合の１次元変換器の一実施例を示している。
それは所定の態様で印加系列の８要素Ｉ０ .... Ｉ７を
結合する複数の加算器・減算器30(i) を具えている。こ
のように形成された要素Ｉの結合は所定の固定ファクタ
だけ印加数を乗算する乗算器31(i) に印加される。図面
で、このファクタは各乗算器に対して示されている。得
られた積値は８出力要素Ｏ０ .... ０７を形成するため
に別の加算器・減算器32(i) でグループ化される。各出
力要素はすべての入力値の線形結合である値を有してい
る。１次元変換器の拡張機能記述に対して、前述の欧州
特許明細書第ＥＰ 0 286 183号が参照される。入力と出
力は番号順に示されていないことに注意すべきである。

【００１９】図２に戻って、１次元変換器23の出力要素
Ｏ（０）....Ｏ（７）は転置メモリ24と並直列変換器25
に印加される。並直列変換器25はサンプル周波数ｆs で
同時に与えられた出力要素を直列形式に変換するよう制
御信号ｔ5 を受信する。転置メモリ24は出力要素を蓄積
するようそれぞれ第１メモリ241 と第２メモリ242 を具
え、かつ書き込みアドレスＷＡ１とＷＡ２を受信する。
さらに、転置メモリはマルチプレクサ21の第２入力に前
に蓄積された出力要素を印加するよう、読み取りアドレ
スＲＡ１とＲＡ２をそれぞれ受信する。種々の制御信
号、書き込みアドレスおよび読み取りアドレスは制御回
路26にり発生される。この目的で、この回路はサンプル
周波数ｆs 、動き信号ＭＤおよびフレームリセットパル
スＦＲＳを受信する。フレームリセットパルスは画像信
号ソース１（図１を見よ）から受信される。

【００２０】図４は画像変換器４で生起する種々の信号
を時間線図の形で示している。画素の与えられたブロツ
クの行ｉの連続画素ｘ(i，k)がＡの下に示されている。
さらに特定すると、この図面はＡの下に、ブロツクＮの
画素ｘ（７，０) ..... ｘ（７，７）の最後の行（期間
Ｔ１の間で）と、引き続くブロツクＮ＋１の画素ｘ
（７，０) ..... ｘ（０，７）の最初の行（期間Ｔ２の
間で）連続的に示している。直並列変換器20の出力信号
はＢの下に示されている。連続して、ブロックＮの行７
の画素（Ｔ２の間で）およびブロックＮ＋１の行０の画
素（Ｔ３の間で）はマルチプレクサ21の第１入力で並列
形で利用可能であることがｒ（７）と（０）により示そ
うと仮定されている。このマルチプレクサに印加される
制御信号ｔ2はＥの下に示されている。

【００２１】以下のことは期間Ｔ２で生起する。期間Ｔ
２の最初の半分の間にマルチプレクサは画素ｒ（７）の
行を選択し、この行を変換器23に印加する。この図面は
行ｒ（７）の（水平）変換がこの期間に実行されること
をＦの下で示している。同時に、このメモリの行をアド
レスする書き込みアドレスＷＡ１は第１メモリ241 に印
加される。図面は書き込みアドレスが値Ｒ７を有するこ
とをＧの下で示し、それは水平変換の結果が第１メモリ
241 の行７に蓄積されることを意味している。期間Ｔ２
の第２の半分の間に、読み取りアドレスＲＡ２は第２メ
モリ242 に印加され、それは上記の第２メモリが一連の
前に蓄積された要素を供給することを意味している。図
面は読み取りアドレスが値Ｃ７を有することをＤの下で
示し、それはメモリの列７がアドレスされることを意味
している。この列はマルチプレクサ21を介して変換器23
の入力で利用可能である。期間Ｔ２の第２の半分の間に
列は変換される。この期間の終わりで、変換された列は
並直列変換器25でクロックされる。図面のＩの下で示さ
れたように、引き続く期間Ｔ３で、結果は係数ｙ（０，
７) ..... ｙ（７，７）の形で直列に利用可能である。
完全化のために、これらはなお前のブロツクＮ−１に関
連する係数であることに注意すべきである。

【００２２】説明された実例で、ブロツクＮの画素のす
べての行は変換されず、かつそれらの結果は第１メモリ
241 に蓄積される。以下のことが期間Ｔ３で生起する。
期間Ｔ３の第１の半分の間に、マルチプレクサは再び直
並列変換器の行をまず選択し、この行を変換器23に印加
する。これはブロツクＮ＋１の行ｒ（０）である。変換
の結果は今や第２メモリ242 に蓄積される。この目的
で、このメモリは書き込みアドレスＷＡ２によりアドレ
スされる。図面は書き込みアドレスが値Ｒ０を有してい
ることをＨの下で示し、それは水平変換の結果が第２メ
モリ242 のライン０に蓄積されることを意味している。
期間Ｔ３の第２の半分の間に、読み取りアドレスRA1 は
第１メモリ241 に印加され、従って前に蓄積された一連
の要素が再び読み取られる。図面は読み取りアドレスＲ
Ａ１が値Ｃ０を有することをＣの下で示し、それはこの
メモリの列０がアドレスされることを意味している。こ
の列はマルチプレクサ21を介して変換器23の入力で利用
可能である。期間Ｔ３の第２の半分の間に列は変換され
る。それにより得られた係数は引き続く期間Ｔ４の間に
並直列変換器25を介して伝達される。図面のＩの下で示
されたように、これらはブロツクＮに関連する係数ｙ
（０，０) ..... ｙ（７，０）である。

【００２３】画像変換器の動作は動きが８＊８画素の与
えられたブロツク（ＭＤ＝１）で検出された場合につい
て説明されよう。しかし、この動作を記述する前に、図
２に示されたシャッフル回路網22が詳細に説明されよ
う。図５は機能的にこのシャッフル回路網の構造を示し
ている。それは制御信号ｔ4 により制御されたスイッチ
221(ｉ) の第１の系列を具えている。これらのスイッチ
の示された位置で、すべての入力Ｄ０−Ｄ７は対応出力
Ｑ０−Ｑ７に直接相互接続されている。示されていない
位置では、出力Ｑ０−Ｑ７はデカップルされるかあるい
はそれらは固定値０を受信する。しかし、出力Ｑ０−Ｑ
３は要素の与えられた系列の偶入力Ｄ０,Ｄ２, Ｄ４,
Ｄ６に接続されるか、あるいは奇入力Ｄ１, Ｄ３, Ｄ
５, Ｄ７に接続されるかのいずれかである。偶入力ある
いは奇入力の選択は複数の別のスイッチ222(ｉ) を動作
する制御信号ｔ3 に応じて実行される。制御信号ｔ3 と
ｔ4 は制御回路26（図２を見よ）により発生される。制
御信号は、（ｉ）与えられた行が直接通過する、（ii）
もしＭＤ＝０なら与えられた列が直接通過する、および
(iii)もしＭＤ＝１なら与えられた列の偶あるいは奇要
素は連続的に通過するようなものである。図５のシャッ
フル回路網の入力と出力は変換器23の入力と出力と同じ
順序で付番されている。

【００２４】図６は、もし動きがブロックＮで検出され
るなら画像変換器で生起する種々の信号を再び時間線図
の形で示している。この図面は、シャッフル回路網が、
印加された系列のすべての要素（ＡＬ）、偶要素（Ｅ
Ｖ）もしくは奇要素（ＯＤ）であるかどうかをＥの下で
示している。ブロックＮの水平変換の間に（期間Ｔの最
初の半分）、および前のブロックＮ−１の垂直変換の間
に（期間Ｔ２を含んでそれまでの期間の第２の半分）、
前述の例とは何の差異も存在しない。しかし、ブロック
Ｎの垂直変換の間に（期間Ｔ３からの期間の第２の半
分）、シャッフル回路網は与えられた列の偶要素と奇要
素を変換器に連続的に印加される。さらに特定すると、
図面はブロックＮの第１列ｃ（０）の偶部分ｃ_e （０)
と奇部分ｃ_o（０) が期間Ｔ３の第２の半分の間に連続
的に変換されることをＦの下で示している。

【００２５】図７は逆離散余弦変換（ｉＤＣＴ）を実行
する画像変換器13（図１を見よ）の一実施例を示してい
る。図面から明らかなように、この逆画像変換器の機能
構造は既に述べられた画像変換器の構造に対応してい
る。それ故、種々の要素は同じ参照記号を有している。
逆画像変換器は１次元変換器23が逆変換用に実現されて
いることが主な差異である。この変換器の一実施例は示
されていないが、しかし例えば前述の欧州特許明細書第
ＥＰ 0 286 183号に見いだすことができる。これから説
明するように、制御回路26は種々の制御信号、書き込み
アドレスおよび読み取りアドレスを異なるシーケンスで
さらに供給する。

【００２６】逆変換において、列の（垂直）変換とそれ
に引き続く行の（水平）変換が実現される。図８は画像
変換器13で生起する種々の信号を再び時間線図の形で示
している。図面は画像変換器がブロックＮの係数ｙ′
（０，７) ..... ｙ′（７，７）の最後の列と、ブロッ
クＮ＋１の係数ｙ′（０，０) ..... ｙ′（０，７）の
最初の列を連続的に受信することをＡの下で示してい
る。図面は期間Ｔ２とＴ３でこれらの列がそれぞれ並列
形で利用可能であることをＢの下で示している。マルチ
プレクサは（直並列変換器20の）列と（転置メモリ24
の）行を交互に選択する。

【００２７】図８に示された例では、ブロックＮに動き
の存在することが仮定されている。図面はシャッフル回
路網22が偶要素（ＥＶ）を、引き続いてブロックＮの各
受信列の奇要素（ＯＤ）を変換器23に印加することをＥ
の下で示している。その変換結果は第１メモリ241 に列
の形で蓄積される。さらに特定すると、ブロックＮの最
後の列ｃ（７）は期間Ｔ２の第１の半分の間に変換され
る。Ｇの下で示されているように、値Ｃ７の書き込みア
ドレスＷＡ１はこの変換の間に第１メモリに印加され、
それは結果がこのメモリの列７に蓄積されることを意味
している。期間Ｔ２の第２の半分の間に、値Ｒ７の読み
取りアドレスＲＡ２はＧの下で示されているように第２
メモリ242 に印加される。このことは前のブロックＮ−
１の最後の行ｒ（７）読み取られ、かつ変換されること
を意味している。期間Ｔ２の終わりで、変換された行は
並直列変換器25でクロツクされる。図面のＩの下で示さ
れるように、その結果は画素ｘ′（０，７) ..... ｘ′
（７，７）の形で直列に利用可能である。完全化のため
に、これらはなお前のブロックＮ−１に関連する画素で
あることに注意すべきである。

【００２８】対応する態様で、次に与えられたブロック
Ｎ＋１の列と第１メモリに蓄積されたブロックＮの行は
引き続いて期間Ｔ３で処理される。ブロックＮ＋１には
何の動きも存在せず、従って与えられた列は完全に変換
されることが図８で仮定されている。

【図面の簡単な説明】

【図１】図１は本発明によるテレビジョンシステムを図
式的に示している。

【図２】図２は本発明による画像変換器の機能構造を示
している。

【図３】図３は図２に示された画像変換器に使用する１
次元ＤＣＴ変換器を示している。

【図４】図４は図２の画像変換器で生起するいくつかの
信号を示している。

【図５】図５は図２の画像変換器に使用するシャッフル
回路網を示している。

【図６】図６は図２の画像変換器で生起するいくつかの
信号を示している。

【図７】図７は逆画像変換を実行する画像変換器の一実
施例を示している。

【図８】図８は図７の画像変換器で生起するいくつかの
信号を示している。

【符号の説明】

１ 画像信号ソース ２ Ａ／Ｄ変換器 ３ 画像メモリ ４ （第１）画像変換器 ５ 動き検出器 ６ スキャナー ７ 可変長コーダ ８ マルチプレクサ 10 デマルチプレクサ 11 可変長デコーダ 12 ブロック形成回路 13 （第２）画像変換器 14 画像メモリ 15 Ｄ／Ａ変換器 16 表示スクリーン 20 直並列変換器 21 マルチプレクサ 22 シャッフル回路網 23 １次元変換器 24 転置メモリ 25 並直列変換器 26 制御回路 30 (i) 加算器・減算器 31 (i) 乗算器 32 (i) 加算器・減算器 221(i) スイッチ 222(i) スイッチ 241 第１メモリ 242 第２メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルト アルバータス ブロンデイク オランダ国 5621 ベー アー アインド ーフェン フルーネヴァウツウェッハ１

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力ワードの２次元ブロックを出力ワー
   ドの２次元ブロックに変換する画像変換器であって、 ブロックの行あるいは列により構成された一連の入力ワ
   ードを上記のブロックの一連の積要素に変換し、かつ積
   要素の転置系列を出力ワードの系列に変換する１次元変
   換器、 積要素の系列を転置する転置メモリ、 を具える画像変換器において、 該画像変換器が、ブロックの一連の入力ワードと前のブ
   ロックの積要素の転置系列とを交互に選択し、かつ上記
   の系列を１次元変換器に印加するマルチプレクサを具え
   ること、 を特徴とする画像変換器。
2. 【請求項２】 選択された系列を並列形式で１次元変換
   器に印加する手段を具えることを特徴とする請求項１に
   記載の画像変換器。
3. 【請求項３】 印加された選択系列に対して、１次元変
   換器が、上記の系列の要素の複数の所定の線形結合を同
   時に計算するタイプのものであることを特徴とする請求
   項２に記載の画像変換器。
4. 【請求項４】 線形結合を計算する乗算器が所定の固定
   ファクタだけ印加数を乗算する結合回路によって構成さ
   れることを特徴とする請求項３に記載の画像変換器。
5. 【請求項５】 受信ブロックの動きを示す動き信号を受
   信し、同時に、系列の所定の２つの部分が上記の動き信
   号の所定の値に応じて１次元変換器に連続的に印加され
   ることを特徴とする請求項１から４のいずれか１つに記
   載の画像変換器。
6. 【請求項６】 請求項１から５のいずれか１つに記載の
   画像変換器を具える、テレビジョン信号を符号化する符
   号化装置。
7. 【請求項７】 請求項１から６のいずれか１つに記載の
   画像変換器を具える、ディジタルテレビジョン信号を復
   号する復号装置。