JPH09261643A - 画像処理方法、画像処理回路、画像処理装置、及び画像通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＡＭの読出し書込み速度に比べてＤＣＴ係
数のデータ速度が高速になった場合でも、既存ＲＡＭの
仕様で、ＤＣＴ係数の読出し書込みを可能とすることに
ある。 【解決手段】 第１方向への離散コサイン変換の出力デ
ータを、それの入力順に交互に分けてＲＡＭ０〜ＲＡＭ
３に書込んで、データ列変換を行うことにより、見かけ
上のデータ速度を落すことにより、ＲＡＭの読出し書込
み速度に比べてＤＣＴ係数のデータ速度が高速になった
場合でも、既存ＲＡＭの仕様で、ＤＣＴ係数の読出し書
込みを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像のディジタル
処理技術、さらには画像データの圧縮技術に好適な離散
コサイン変換（「ＤＣＴ」とも称する）、及び逆離散コ
サイン変換（「逆ＤＣＴ」とも称する）技術に関し、例
えば画像処理用ＬＳＩに適用して有効な技術に関する。

【０００２】

【従来の技術】画像圧縮は、画像が持つ空間的、時間的
冗長性を取り除くことによりデータ量を減らす技術であ
り、それは画像通信、特にテレビ電話などに代表される
動画像通信装置において重要な技術とされている。画像
圧縮における要素技術は３種類ある。すなわち、空間座
標の値を周波数に変換するための「ＤＣＴ」、変換され
た係数の語長を打切ることによりデータ量を減らすため
の「量子化」、及び量子化されたデータの発生頻度に適
するような長さの符号を割当てるための「可変長符号
化」の３種類である。

【０００３】ＤＣＴでは、原画を小さなブロックに分
け、各ブロックの画素値に対して、ＤＣＴ特有の係数を
掛けて足しあわせる。この結果、空間座標データが周波
数データに変換される。ＤＣＴだけでは圧縮はできない
が、広く分布していたデータを１箇所に集中できるの
で、以降の量子化による圧縮処理を容易にする。

【０００４】尚、ＤＣＴについて記載された文献の例と
しては、特開平４−１６０６６号公報がある。

【０００５】

【発明が解決しようとする課題】２次元ＤＣＴについて
説明する。例えば、図３（ａ）に示される輝度画面（３
５２画素×２８８画素）、図３（ｂ）に示される色差
（Ｃｂ）画面（１７６画素×１４４画素）、図３（ｃ）
に示される色差（Ｃｒ）画面（１７６画素×１４４画
素）が、図３（ｄ）に示されるような８画素×８画素を
１画像ブロックとしてブロック分けされ、そのブロック
毎に２次元ＤＣＴが行われる。このとき、画像ブロック
は連続して入力され、１画像ブロック６４個の画素デー
タが入力された後、連続して次の画像ブロックの画素デ
ータが入力されるため、パイプライン処理が行われる。
２次元ＤＣＴは、先ず行方向に１次元変換され、次に、
得られた結果が列方向に１次元変換される。つまり、行
方向、及び列方向にぞれぞれ１次元のＤＣＴが行われる
ことにより、結果的に２次元ＤＣＴが行われる。

【０００６】２次元ＤＣＴを行うＬＳＩでは、画像ブロ
ックの横方向の画像データを用いて１次元ＤＣＴを１度
行うことで、横方向の周波数成分（ＤＣＴ係数）を求
め、その後同じ周波数成分同士もう１度１次元ＤＣＴを
行うようにしている。つまり、第１ＤＣＴ演算器で１回
目の１次元ＤＣＴ演算が行われ、その出力データの順序
が並べ替えられ、次に第２ＤＣＴ演算器で２度目のＤＣ
Ｔ演算が行われる。データ列変換はランダム・アクセス
・メモリ（以下、「ＲＡＭ」という）を介することで可
能とされる。例えば、画素値がＦ［０．０］〜Ｆ［７．
７］で示されるとき、第１ＤＣＴ演算器からは、図４に
示される順序（１〜６４）でデータが出力されるものと
すると、それがＲＡＭに入力されて、このＲＡＭから、
図５に示される順序（１〜６４）でデータ出力が行われ
る。そのようにして、データの列の並べ替えが行われ
る。

【０００７】すなわち、１画像ブロックのＤＣＴ係数の
並べ替えを行うため８画素×８画素のデータを保管でき
るＲＡＭを１個用い、画像ブロックをＤＣＴ係数をＲＡ
Ｍアドレスマップ１（図６）又はマップ２（図７）に示
すＲＡＭアドレスに書込み、連続で入力する画像ブロッ
ク毎に、マップ１とマップ２とを切換える。例えば、マ
ップ１によりＲＡＭに書込んだ場合は次の画像ブロック
はマップ２により書込み、また、マップ２でＲＡＭに書
込んだ場合は次の画像ブロックはマップ１により書込
む。そのような動作を繰返すことによってデータ列変換
を行うことができる。

【０００８】上記のようなデータ列変換方式を用いると
き、ＤＣＴ係数が書込まれるＲＡＭ動作は、以下のよう
になる。

【０００９】図８に示されるように、ＤＣＴ係数と同周
期のアドレスＡと、クロックＣＬＫの周期と同じライト
イネーブル信号ＷＥを用い、ＷＥが”Ｈ”（ハイレベル
を意味する）になるとアドレス××に書かれていた前画
像ブロックのＤＣＴ係数Ｆ’［ａ．ｂ］が読出され、Ｗ
Ｅが”Ｌ”（ローレベルを意味する）となると、同アド
レス××に新たな画像ブロックのＤＣＴ係数Ｆ［ｘ，
ｙ］を書込むように制御される。

【００１０】しかしながら、ＤＣＴ係数のデータ速度が
より高速になった場合、固定値となるアドレスアクセス
タイムとデータホールドタイムによって、ＲＡＭの読出
しデータ確定時間が短くなることから、データの読出し
が困難になる。また、ライトイネーブル信号ＷＥがクロ
ックＣＬＫと同じパルス幅のために、クロックＣＬＫが
高速になると、ライトイネーブル信号ＷＥの”Ｌ”の期
間が最小ライトパルス幅より短くなるため、ＲＡＭへの
データ書込みができなくなる。つまり、画像圧縮処理の
高速化の要請から、ＤＣＴ係数のデータ速度が高速化さ
れた場合を考えると、既存ＲＡＭの仕様では、ＤＣＴ係
数の読出し書込みが不可能になる。

【００１１】本発明の目的は、ＲＡＭの読出し書込み速
度に比べてＤＣＴ係数のデータ速度が高速になった場合
でも、既存ＲＡＭの仕様で、ＤＣＴ係数の読出し書込み
を可能とするための技術を提供することにある。

【００１２】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】すなわち、入力画像ブロックについて第１
方向に離散コサイン変換を行い、この離散コサイン変換
により得られたデータ列の並べ替えを行い、並べ替えら
れたデータについて上記第１方向とは異なる第２方向に
離散コサイン変換を行うとき、上記第１方向への離散コ
サイン変換の出力データを、それの入力順に交互に分け
て複数の記憶手段に書込んでデータ列の並べ替えを行う
ようにする。

【００１５】入力画像ブロックについて第１方向に離散
コサイン変換を行い、この離散コサイン変換により得ら
れたデータ列の並べ替えを行い、並べ替えられたデータ
について上記第１方向とは異なる第２方向に離散コサイ
ン変換を行うとき、上記第１方向への離散コサイン変換
の出力データを２系統に分けることで見かけ上のデータ
速度を１／２に変換し、この変換に係る一方のデータ列
を、他方のデータ列より１クロック分位相をずらして複
数の記憶手段に割振り、上記複数の記憶手段の出力デー
タをクロックに同期して切換えることで、データ列入力
時のデータ速度に変換するようにする。

【００１６】２次元離散コサイン変換処理が施された画
像ブロックを取り扱う場合には、２次元離散コサイン変
換処理が施された画像ブロックについて第１方向に逆離
散コサイン変換を行い、この逆離散コサイン変換により
得られたデータ列の並べ替えを行い、並べ替えられたデ
ータについて上記第１方向とは異なる第２方向に逆離散
コサイン変換を行うとき、上記第１方向への離散コサイ
ン変換の出力データを、それの入力順に交互に分けて複
数の記憶手段に書込んでデータ列の並べ替えを行うよう
にする。

【００１７】２次元離散コサイン変換処理が施された画
像ブロックについて第１方向に離散コサイン変換を行
い、この離散コサイン変換により得られたデータ列の並
べ替えを行い、並べ替えられたデータについて上記第１
方向とは異なる第２方向に離散コサイン変換を行うと
き、上記第１方向への離散コサイン変換の出力データを
２系統に分けることで見かけ上のデータ速度を１／２に
変換し、この変換に係る一方のデータ列を、他方のデー
タ列より１クロック分位相をずらして複数の記憶手段に
割振り、上記複数の記憶手段の出力データをクロックに
同期して切換えることで、データ列入力時のデータ速度
に変換するようにする。

【００１８】入力画像ブロックについて第１方向に離散
コサイン変換を行う第１演算手段（１００）と、この第
１演算手段により得られたデータ列の並べ替えを行うデ
ータ列変換手段（２００）と、並べ替えられたデータに
ついて上記第１方向とは異なる第２方向に離散コサイン
変換を行う第２演算手段（３００）と含んで第１画像処
理回路が形成されるとき、それぞれ上記第１演算手段の
出力データを記憶可能な複数の記憶手段（ＲＡＭ０〜Ｒ
ＡＭ３）と、上記第１演算手段の出力データを、それの
入力順に交互に分ける書込みデータ作成手段（１０）
と、上記書込みデータ作成手段の出力データを上記複数
の記憶手段に振分けるセレクタ（１４）とを設ける。

【００１９】入力画像ブロックについて第１方向に離散
コサイン変換を行う第１演算手段（１００）と、この第
１演算手段により得られたデータ列の並べ替えを行うデ
ータ列変換手段（２００）と、並べ替えられたデータに
ついて上記第１方向とは異なる第２方向に離散コサイン
変換を行う第２演算手段（３００）と含んで第２画像処
理回路が形成されるとき、それぞれ上記第１演算手段の
出力データを記憶可能な複数の記憶手段（ＲＡＭ０〜Ｒ
ＡＭ３）と、上記第１手段での離散コサイン変換の出力
データを２系統に分けることで見かけ上のデータ速度を
１／２に変換する書込みデータ作成手段（１０）と、こ
の変換に係る一方のデータ列を、他方のデータ列より１
クロック分位相をずらして上記複数の記憶手段に割振る
ための第１セレクタ（１４）と、上記複数の記憶手段の
出力データをクロックに同期して切換えることで、デー
タ列入力時のデータ速度に変換する第２セレクタ（２
０）とを設ける。

【００２０】２次元離散コサイン変換処理が施された画
像ブロックを取り扱う場合には、２次元離散コサイン変
換処理が施された画像ブロックについて第１方向に逆離
散コサイン変換を行う第１演算手段（１００）と、この
第１演算手段により得られたデータ列の並べ替えを行う
データ列変換手段（２００）と、並べ替えられたデータ
について上記第１方向とは異なる第２方向に逆離散コサ
イン変換を行う第２演算手段（３００）と含んで第３画
像処理回路が形成されるとき、それぞれ上記第１演算手
段の出力データを記憶可能な複数の記憶手段（ＲＡＭ０
〜ＲＡＭ３）と、上記第１演算手段の出力データを、そ
れの入力順に交互に分ける書込みデータ作成手段（１
０）と、上記書込みデータ作成手段の出力データを上記
複数の記憶手段に振分けるセレクタ（１４）とを設け
る。

【００２１】２次元離散コサイン変換処理が施された画
像ブロックについて第１方向に逆離散コサイン変換を行
う第１演算手段（１００）と、この第１演算手段により
得られたデータ列の並べ替えを行うデータ列変換手段
（２００）と、並べ替えられたデータについて上記第１
方向とは異なる第２方向に逆離散コサイン変換を行う第
２演算手段（３００）と含んで第４画像処理回路が形成
されるとき、それぞれ上記第１演算手段の出力データを
記憶可能な複数の記憶手段（ＲＡＭ０〜ＲＡＭ３）と、
上記第１手段での離散コサイン変換の出力データを２系
統に分けることで見かけ上のデータ速度を１／２に変換
する書込みデータ作成手段（１０）と、この変換に係る
一方のデータ列を、他方のデータ列より１クロック分位
相をずらして上記複数の記憶手段に割振るための第１セ
レクタ（１４）と、上記複数の記憶手段の出力データを
クロックに同期して切換えることで、データ列入力時の
データ速度に変換する第２セレクタ（２０）とを設け
る。

【００２２】動き補償されたフレームと現フレームとの
差分画像ブロックの離散コサイン変換を行う第１処理回
路（５１）と、上記第１画像処理部の変換出力を量子化
する量子化部（５２）と、上記量子化部の出力データの
可変長符号化を行う可変長符号化部（５３）と、上記量
子化部の出力データを逆量子化する逆量子化部（５４）
と、上記逆量子化部の出力データの逆離散コサイン変換
を行う第２処理回路（５５）とを含んで画像処理装置が
構成されるとき、第１処理回路として、上記第１画像処
理回路又は上記第２画像処理回路を適用し、上記第２処
理回路として、上記第３画像処理回路又は上記第４処理
回路を適用することができる。

【００２３】入力データの可変長復号化を行う可変長復
号化部（７１）と、上記可変長復号化部の出力データの
逆量子化を行う逆量子化部（７２）と、上記逆量子化部
の出力データの逆離散コサイン変換を行う第３処理回路
（５５）を含んで画像処理装置が形成されるとき、上記
第３画像処理回路として、上記第３処理回路又は上記第
４処理回路を適用することができる。

【００２４】そして、そのような画像処理装置を含んで
画像通信装置を形成することができる。

【００２５】上記した手段によれば、第１方向への離散
コサイン変換又は逆離散コサイン変換の出力データを、
それの入力順に交互に分けて複数の記憶手段に書込ん
で、データ列変換を行うことにより、見かけ上のデータ
速度を落すことができ、このことが、ＲＡＭの読出し書
込み速度に比べてＤＣＴ係数のデータ速度が高速になっ
た場合でも、既存ＲＡＭの仕様で、ＤＣＴ係数の読出し
書込みを可能とする。

【００２６】

【発明の実施の形態】先ず、本発明に係る画像処理方法
の一実施形態である離散コサイン変換方法について説明
する。

【００２７】第１回目のＤＣＴ係数出力が、図４に示さ
れる順序で行われるのものとすると、その後段におい
て、ＤＣＴ係数を入力順に交互に分けることで、見かけ
上のデータ速度を入力時の１／２にし、２系統のデータ
列に分けて４個のＲＡＭに書込むようにする。１画像ブ
ロック分の２系統のデータを４個のＲＡＭ（ＲＡＭ０〜
ＲＡＭ３）に書込む場合、第１のＤＣＴ係数分配対応
（図９）、又は第２のＤＣＴ係数分配対応（図１０）と
なるように制御される。すなわち、第１のＤＣＴ係数分
配対応（図９）では、ＤＣＴ係数Ｆ［０．０］〜Ｆ
［０．７］、Ｆ［２．０］〜Ｆ［２．７］、Ｆ［４．
０］〜Ｆ［４．７］、Ｆ［６．０］〜Ｆ［０．７］につ
いては、ＲＡＭ０，ＲＡＭ１に交互に書込まれ、ＤＣＴ
係数Ｆ［１．０］〜Ｆ［１．７］、Ｆ［３．０］〜Ｆ
［３．７］、Ｆ［５．０］〜Ｆ［５．７］、Ｆ［７．
０］〜Ｆ［７．７］については、ＲＡＭ２，ＲＡＭ３に
交互に書込まれる。また、第２のＤＣＴ係数分配対応
（図１０）では、ＤＣＴ係数Ｆ［０．０］〜Ｆ［０．
７］、Ｆ［２．０］〜Ｆ［２．７］、Ｆ［４．０］〜Ｆ
［４．７］、Ｆ［６．０］〜Ｆ［０．７］については、
ＲＡＭ０，ＲＡＭ２に交互に書込まれ、ＤＣＴ係数Ｆ
［１．０］〜Ｆ［１．７］、Ｆ［３．０］〜Ｆ［３．
７］、Ｆ［５．０］〜Ｆ［５．７］、Ｆ［７．０］〜Ｆ
［７．７］については、ＲＡＭ１，ＲＡＭ３に交互に書
込まれる。

【００２８】この書込を制御するとき、第１のＤＣＴ係
数分配対応（図９）で書込んだ場合、次の画像ブロック
は第２のＤＣＴ係数分配対応（図１０）となるように書
込み、第２のＤＣＴ係数分配対応（図１０）で書込んだ
場合、次の画像ブロックは第１のＤＣＴ係数分配対応
（図９）となるように書込み、画像ブロック毎にＲＡＭ
へのＤＣＴ係数分配対応を切換える。

【００２９】ＤＣＴ係数を書込む際、ＤＣＴ係数を書込
むアドレスを用いてＲＡＭに書込まれている前画像ブロ
ックのＤＣＴ係数を読出す。このようにデータ列を２系
統に分け、ＲＡＭを４個用いてＲＡＭへの読出し書込み
を前述のように制御することによって、既存ＲＡＭの仕
様であるにもかかわらず、ＤＣＴ係数のデータ速度が高
速になった場合に対応することができる。

【００３０】前画像ブロックのＤＣＴ係数Ｆ［０．
０］、Ｆ［０．１］…Ｆ［７．７］が第２のＤＣＴ係数
分配対応（図１０）でＲＡＭに書込まれていた場合、新
しい画像ブロックのＤＣＴ係数Ｆ’［０．０］、Ｆ’
［０．１］…Ｆ’［７．７］は、第１のＤＣＴ係数分配
対応（図９）となるように、４つのＲＡＭ（ＲＡＭ０〜
ＲＡＭ３）に書込まれる。その場合の第１のＲＡＭ入出
力タイミングが、図１３，図１４に示される。尚、図１
３，図１４は１画像ブロック（ＤＣＴ係数６４個）分に
ついてのタイミングであって、時間的に連続されたもの
であるが、紙面の都合により２分割されている。

【００３１】第１のＤＣＴ係数分配対応（図９）をＲＡ
Ｍ別に分けると第１のＲＡＭ別対応（図１１）となる。
ＲＡＭアドレスは１６進表示である（以下、本明細書に
おて同じ）。ＤＣＴ係数Ｆ’［０．０］、Ｆ’［０．
１］…Ｆ’［７．７］はデータ周期が２倍の２系統のデ
ータ列、すなわちＤＣＴ係数ＡとＤＣＴ係数Ｂとに分け
られる。ＤＣＴ係数Ａは、Ｆ’［０．０］、’Ｆ［０．
２］、Ｆ’［０．４］、Ｆ’［０．６］…Ｆ’［７．
６］であり、ＤＣＴ係数Ｂは、Ｆ’［０．１］、Ｆ’
［０．３］、Ｆ’［０．５］、Ｆ’［０．７］…Ｆ’
［７．７］である。

【００３２】各ＲＡＭの所定のアドレスにＤＣＴ係数が
書込まれるように、図１５（ａ）に示されるＲＡＭアド
レス発生順序と同じアドレス列ＡＡ１及びＡＡ２が作ら
れる。アドレス列ＡＡ１はＤＣＴ係数Ａと同期してお
り、アドレス列ＡＡ２はＤＣＴ係数Ｂに同期している。
ＤＣＴ係数ＡはＲＡＭ０とＲＡＭ２とに分配されて書込
まれる。アドレスＡＡ１を用いて書込まれている前画像
ブロックのＤＣＴ係数を読出して、新しい画像ブロック
のＤＣＴ係数を書込むような、読出し書込み制御が行わ
れる。そのような書込み読出し動作が４データづつＲＡ
Ｍ０とＲＡＭ２で交互に行われる。

【００３３】この動作は、ＤＣＴ係数Ａが全てＲＡＭ０
とＲＡＭ２に書込まれるまで繰返される。先ず、ＲＡＭ
０のアドレス００により前画像ブロックのＤＣＴ係数で
あるＦ［０．０］が読出されて、新たな画像ブロックの
ＤＣＴ係数であるＦ’［０．０］が書込まれる。アドレ
ス０１によりＦ［２．０］が読出されて、Ｆ’［０．
２］が書込まれる。アドレス０２によりＦ［４．０］が
読出されて、Ｆ’［０．４］が書込まれる。アドレス０
３によりＦ［６．０］が読出されて、Ｆ’［０．６］が
書込まれる。

【００３４】次に、ＤＣＴ係数Ａは、ＲＡＭ２に書込ま
れる。例えばアドレス００によりＦ［０．１］が読出さ
れて、Ｆ’［１．０］が書込まれる。アドレス０１によ
りＦ［２．１］が読出されて、Ｆ’［１．２］が書込ま
れる。アドレス０２によりＦ［４．１］が読出されて、
Ｆ’［１．４］が書込まれる。アドレス０３によりＦ
［６．１］が読出されて、Ｆ’［１．６］が書込まれ
る。このようにＲＡＭ０とＲＡＭ２に書込まれている前
画像ブロックのＤＣＴ係数は４データづつ交互に読出し
されて、ＲＡＭ出力Ａ（Ｆ［０．０］、Ｆ［２．０］、
Ｆ［４．０］……Ｆ［６．７］）となり、新しい画像ブ
ロックのＤＣＴ係数Ａは、第１のＲＡＭ別対応（図１
１）に示されるＲＡＭ０とＲＡＭ２と同じＤＣＴ係数及
びアドレスになるように書込まれる。

【００３５】ＤＣＴ係数Ｂは、ＲＡＭ１とＲＡＭ３に分
配されて書込まれる。アドレスＡＡ２を用いて書込まれ
ている前画像ブロックのＤＣＴ係数が読出され、新しい
画像ブロックのＤＣＴ係数を書込む、という読出し書込
み動作が行われる。そのような書込み読出し動作は４デ
ータづつＲＡＭ１とＲＡＭ３で交互に行われる。

【００３６】上記読出し書込み動作は、ＤＣＴ係数Ｂが
全てＲＡＭ１とＲＡＭ３に書込まれるまで繰返される。
先ず、ＲＡＭ１のアドレス００により前画像ブロックの
ＤＣＴ係数であるＦ［１．０］が読出されて、新たな画
像ブロックのＤＣＴ係数であるＦ’［０．１］が書込ま
る。アドレス０１によりＦ［３．０］が読出されて、
Ｆ’［０．３］が書込まれる。アドレス０２によりＦ
［５．０］が読出されて、Ｆ’［０．５］が書込まれ
る。アドレス０３によりＦ［７．０］が読出されて、
Ｆ’［０．７］が書込まれる。

【００３７】次にＤＣＴ係数ＢはＲＡＭ３に書込まる。
アドレス００によりＦ［１．１］が読出されて、Ｆ’
［１．１］が書込まれる。アドレス０１によりＦ［３．
１］が読出されて、Ｆ’［１．３］が書込まれる。アド
レス０２によりＦ［５．１］が読出されて、Ｆ’［１．
５］が書込まれる。アドレス０３によりＦ［７．１］が
読出されて、Ｆ’［１．７］が書込まれる。

【００３８】このようにＲＡＭ１とＲＡＭ３とに書込ま
れている前画像ブロックのＤＣＴ係数は４データづつ交
互に読出されてＲＡＭ出力Ｂ（Ｆ［１．０］、Ｆ［３．
０］、Ｆ［５．０］……Ｆ［７．７］）となり、新しい
画像ブロックのＤＣＴ係数Ａが４データづつ交互に書込
まれる。

【００３９】図１８には、図１３及び図１４に示される
タイミングで読出し書込みが行われる場合のＲＡＭアク
セスタイミングが示される。

【００４０】クロックＣＬＫに同期したＤＣＴ係数、
Ｆ’［０．０］、Ｆ’［０．１］…Ｆ’［７．７］は、
順次、ＤＣＴ係数Ａ、ＤＣＴ係数Ｂの２系統に分けられ
るため、ＤＣＴ係数ＡとＤＣＴ係数Ｂのタイミングが、
１クロック分ずれている。２系統に分けられた１画像ブ
ロック分のＤＣＴ係数は、順にＲＡＭに送られる。ＲＡ
Ｍへの書込み信号であるライトイネーブル信号ＷＥＡ、
ライトイネーブル信号ＷＥＢは、ＤＣＴ係数に同期して
ＣＬＫの１周期分の”Ｈ”，１周期分の”Ｌ”となるよ
うに作られてＲＡＭに伝達される。

【００４１】ライトイネーブル信号ＷＥＡ，ＷＥＢは、
それぞれロウアクティブの信号であり、”Ｈ”の期間が
読出し期間、”Ｌ”の期間が書込み期間とされる。ライ
トイネーブル信号ＷＥＡが”Ｈ”のときにＲＡＭ出力Ａ
としてアドレスＡＡ１に書かれた前画面のＤＣＴ係数Ｆ
［０．０］、Ｆ［２．０］……が読出され、ライトイネ
ーブル信号”Ｌ”のときに、Ｆ’［０．０］、Ｆ’
［０．２］……が書込まれる。ＷＥＢが”Ｈ”の読出し
時間にＲＡＭ出力ＢとしてアドレスＡＡ２の前画面のＤ
ＣＴ係数Ｆ［１．０］、Ｆ［３．０］……が読出され、
ライトイネーブル信号ＷＥＢが”Ｌ”のときに、Ｆ’
［０．１］、Ｆ’［０．３］……が書込まれる。読出さ
れたＲＡＭ出力Ａ、ＲＡＭ出力Ｂがクロックの周期で交
互に選び出されてセレクトデータとなる。交互に選び出
されたセレクトデータＦ［０．０］、Ｆ［１．０］、Ｆ
［２．０］、Ｆ［３．０］……Ｆ［７．７］は、データ
列変換後の出力とされ、図５に示される順序（１〜６
４）と同じになる。

【００４２】前画像ブロックのＤＣＴ係数Ｆ［０．
０］、Ｆ［０．１］…Ｆ［７．７］が第１のＲＡＭ分配
対応（図９）でＲＡＭに書込まれていた場合、新しいＤ
ＣＴ係数Ｆ’［０．０］、Ｆ’［０．１］…Ｆ’［７．
７］は、第２のＤＣＴ係数分配対応（図１０）となるよ
うに４つのＲＡＭに書込まれる。

【００４３】図１６，図１７には、この場合の第２のＲ
ＡＭ入出力タイミングが示される。尚、図１６，図１７
は１画像ブロック（ＤＣＴ係数６４個）分についてのタ
イミングであって、時間的に連続されたものであるが、
紙面の都合により２分割されている。

【００４４】第２のＤＣＴ係数分配対応（図１０）をＲ
ＡＭ別に分けると、第２のＲＡＭ別対応（図１２）とな
る。ＤＣＴ係数Ｆ’［０．０］、Ｆ’［０．１］…Ｆ’
［７．７］は、前述のように図１０で書込まれていたと
きと同ようにデータ周期が２倍の２系統のデータ列、Ｄ
ＣＴ係数Ａ及びＤＣＴ係数Ｂに分けられる。ＤＣＴ係数
Ａは、Ｆ’［０．０］、Ｆ’［０．２］、Ｆ’［０．
４］、Ｆ’［０．６］…Ｆ’［７．６］とされ、ＤＣＴ
係数Ｂは、Ｆ’［０．１］、Ｆ’［０．３］、Ｆ’
［０．５］、Ｆ’［０．７］…Ｆ’［７．７］とされ
る。

【００４５】各ＲＡＭに所定のアドレスにてＤＣＴ係数
が書込まれるようにＲＡＭアドレス発生順序（図１５
（ｂ））と同じアドレス列ＡＢ１及びＡＢ２が作られ
る。

【００４６】アドレスＡＢ１を用いて前述したＲＡＭへ
の読出し書込み動作と同ようにＲＡＭ０とＲＡＭ１に書
込まれていた前画像ブロックのＤＣＴ係数が読出され、
新しい画像ブロックのＤＣＴ係数Ａが書込まれる。アド
レスＡＢ２を用いて前述したＲＡＭへの読出し書込み動
作によってＲＡＭ２とＲＡＭ３に書込まれていた前画像
ブロックのＤＣＴ係数が読出され、新しい画像ブロック
のＤＣＴ係数Ｂが書込まれる。図１６，図１７に示され
るタイミングは、図１８において、アドレスＡＡ１をＡ
Ｂ１に置き換え、ＡＡ２をＡＢ２に置き換えたときと同
じになる。よってＲＡＭへの読出し書込みのタイミング
も前述の通りとなる。前述したようにＲＡＭ出力ＡとＲ
ＡＭ出力Ｂから交互に選び出されたセレクトデータＦ
［０．０］、Ｆ［１．０］、Ｆ［２．０］、Ｆ［３．
０］……Ｆ［７．７］は、図５に示される順番（１〜６
４）と同じになる。

【００４７】このように１画像ブロック分のＤＣＴ係数
のデータ順序を、図４から図５に示される順番に並べ換
える場合の見かけ上のデータ速度は、上記のように複数
のＲＡＭへのデータ振分けを行うことで、それを行わな
い場合の１／２とすることができ、ＲＡＭの読出し書込
み速度に比べてＤＣＴ係数のデータ速度が高速になった
場合でも、既存ＲＡＭの仕様でＤＣＴ係数の読出し書込
みが可能とされる。

【００４８】次に、画像通信装置の一例であるテレビ電
話における画像処理に上記離散コサイン変換方法を適用
した場合について説明する。

【００４９】テレビ電話においては、音声と共に動画像
データのやり取りが行われるため、音声の送受信機能と
共に動画像データの送受信機能が設けられる。そして動
画像データ通信では、通信回線を介してやり取りされる
データ量を低減するため、送信側で画像を圧縮してから
通信回線に送出し、受信側ではそれを伸長して元の画像
データを得るようにしている。このデータ圧縮、及び伸
長において、上記ＤＣＴ技術が用いられる。

【００５０】図３４にはテレビ電話における画像送信側
装置が示される。

【００５１】図３４に示される画像送信側装置６０は、
特に制限されないが、動き検出回路３０、動き補償回路
４０、画像圧縮回路５０を含んで成り、前段には、動画
像データを得るためのテレビカメラ、後段には通信回線
を駆動するための送信部が、それぞれ配置されている。
テレビカメラによって得られた動画像データは、通信回
線におけるデータ量を可能な限り低減するため、図３４
に示される画像送信側装置６０で圧縮されてから後段の
送信部（図示せず）を介して通信回線に送出される。

【００５２】動き検出回路３０は、前フレームを記録す
るためのフレームメモリ３１と、現フレームと前フレー
ムとの間で動き検出を行う動き検出部３２とを含む。こ
の動き検出回路３０では、隣接する二つのフレームが、
それぞれ所定のブロックに分けられ、時間経過を加味し
ながらブロック毎の整合性がとられる。つまり、対象ブ
ロックが前フレームのどこから来たのかが検出され、そ
の動いた方向と距離が動きベクトルとして表現される。

【００５３】動き補償回路４０は、減算器４１、ループ
フィルタ４３、及び動き補償部４２とを含み、動き補償
部４２によって動き補償されたフレームと現フレームと
の差分が減算器４１で得られる。動き補償部４２による
動き補償は、再生された前フレームに対して動きベクト
ルに基づいて行われる。動き補償されたデータからブロ
ック歪み等を低減するため、後段のループフィルタ４３
によってフィルタリング処理が行われてから減算器４１
に入力されるようになっている。

【００５４】画像圧縮回路５０は、基本的には静止画圧
縮手段とされ、ＤＣＴ部５１、量子化部５２、可変長符
号化部５３、逆量子化部５４、逆ＤＣＴ部５５、加算器
５６、フレームメモリ５７を含む。減算器４１の出力で
ある予測誤差が、後段のＤＣＴ部５１により、空間座標
データから周波数データに変換され、この周波数データ
が、後段の量子化部５２により量子化され、可変長符号
化部５３により可変長符号化される。上記量子化部５２
の出力データは、逆量子化部５４により逆量子化され、
後段の逆ＤＣＴ部５５により空間座標データが再生され
る。再生された空間座標データと上記動き補償部４２で
動き補償されたフレームとが加算器５６で加算されるこ
とにより、現フレームが再生され、それが後段のフレー
ムメモリ５７に書込まれる。このフレームメモリ５７の
記憶フレームは、前フレームとして次の動き補償に使用
される。

【００５５】上記動き検出回路３０、動き補償回路４
０、及び画像圧縮回路５０の動作は、コントローラ７０
によって制御される。

【００５６】図２には、上記ＤＣＴ部５１の構成例が示
される。

【００５７】図２に示されるＤＣＴ部５１は、画像処理
用ＬＳＩの一例とされ、特に制限されないが、第１ＤＣ
Ｔ演算器１００、データ列変換部２００、第２ＤＣＴ演
算器３００を含み、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板のような一つの半導体基板に形
成される。

【００５８】上記第１ＤＣＴ演算器１００は、入力画像
データ（予測誤差）について行方向にＤＣＴを施すもの
で、その変換出力は、後段のデータ列変換部２００に書
込まれ、そこでデータ列の並べ替えが行われる。データ
列変換部２００への入力画像データ（ＤＣＴ係数）は、
Ｄｉｎ［１４：０］で示される。ここで、［］内は入力
画像データが１４〜０で示される１５ビット構成である
ことを示している。

【００５９】データ列変換部２００の出力データＤｏｕ
ｔ［１４：０］は、後段の第２ＤＣＴ演算器３００に入
力され、ここで、列方向にＤＣＴが行われることによ
り、２次元離散コサイン変換結果が得られ、それが、図
３４に示される量子化部５２に伝達される。データ列変
換部２００の動作制御は、タイミングジェネレータ４０
０によって生成される各種制御信号によって行われる。

【００６０】図３５には上記逆ＤＣＴ部５５の構成例が
示される。

【００６１】図３５に示される逆ＤＣＴ部５５は画像処
理用ＬＳＩの一例とされ、特に制限されないが、第１逆
ＤＣＴ演算器５００、データ列変換部６００、第２逆Ｄ
ＣＴ演算器７００を含み、公知の半導体集積回路製造技
術により、単結晶シリコン基板のような一つの半導体基
板に形成される。

【００６２】上記第１逆ＤＣＴ演算器５００は、図３４
に示される逆量子化部５４から伝達された画像データ
（ＤＣＴ部５１において既に２次元ＤＣＴが施されてい
るＤＣＴ係数データ）について行方向に１次元逆ＤＣＴ
を施すもので、その逆変換出力は、後段のデータ列変換
部６００に書込まれ、そこでデータ列の並べ替えが行わ
れる。

【００６３】データ列変換部６００の出力データは、後
段の第２逆ＤＣＴ演算器７００に入力され、ここで、列
方向に１次元逆ＤＣＴが行われることにより、２次元逆
離散コサイン変換結果が得られ、それが、図３４に示さ
れる加算器５６に伝達される。データ列変換部６００の
動作制御は、タイミングジェネレータ８０１によって生
成される各種制御信号によって行われる。

【００６４】ＤＣＴ部５１に含まれるデータ列変換部２
００と、逆ＤＣＴ部５５に含まれるデータ列変換部６０
０とは、そこに入力されるデータがＤＣＴ演算されたも
のであるか、逆ＤＣＴ演算されたものであるかの違いは
あるが、ハードウェア的には同一構成とされる。そのた
め、以下の説明では、データ列変換部２００の構成及び
作用を中心に詳述する。

【００６５】図１には上記データ列変換部２００の構成
例が示される。

【００６６】図１に示されるようにデータ列変換部２０
０は、特に制限されないが、ＲＡＭへの書込みデータを
作成するＲＡＭ書込みデータ作成回路１０、ＲＡＭのア
ドレスを発生するアドレス発生回路（Ａ）１１，（Ｂ）
１２、データ選択のためのデータセレクタ１４、アドレ
ス選択のためのアドレスセレクタ１５、ＲＡＭ０〜ＲＡ
Ｍ３で示される４個のＲＡＭ、その後段に配置されたデ
ータセレクタ２０、及びラッチ２１を含む。

【００６７】ＲＡＭ書込みデータ作成回路１０は、図２
に示される第１ＤＣＴ演算器１００から出力される画像
データＤｉｎ［１４：０］に基づいて、ＲＡＭ０〜ＲＡ
Ｍ３への書込みデータを作成する。この書込みデータ作
成は、タイミングジェネレータ４００から出力されるク
ロックＣＬＫに同期して行われる。作成された書込みデ
ータは、ＤｉｎＡ［１４：０］、ＤｉｎＢ［１４：０］
で示される。

【００６８】データセレクタ１４は、上記ＲＡＭ書込み
データ作成回路１０で作成されたデータＤｉｎＡ［１
４：０］、ＤｉｎＢ［１４：０］を選択的に後段のＲＡ
Ｍ０〜ＲＡＭ３に伝達する機能を有する。選択データ
は、Ｄｉｎ０［１４：０］，Ｄｉｎ１［１４：０］，Ｄ
ｉｎ２［１４：０］，Ｄｉｎ３［１４：０］で示され、
いずれも１５ビット構成とされる。

【００６９】アドレス発生回路１１，１２は、タイミン
グジェネレータ４００からのクロックＣＬＫに同期して
上記ＲＡＭ０〜ＲＡＭ３のアドレスを生成する機能を有
する。発生されたアドレスは、ＡＡ１［３：０］，ＡＡ
２［３：０］，ＡＢ１［３：０］，ＡＢ２［３：０］で
示され、いずれも４ビット構成とされる。

【００７０】アドレスセレクタ１５は、上記アドレス発
生回路１１，１２で発生されたアドレスを選択的に後段
のＲＡＭ０〜ＲＡＭ３に伝達する機能を有する。選択ア
ドレスは、Ａ０［３：０］，Ａ１［３：０］，Ａ２
［３：０］，Ａ３［３：０］で示され、いずれも４ビッ
ト構成とされる。

【００７１】ＲＡＭ０〜ＲＡＭ３は、特に制限されない
が、それぞれ１６Ｗ×１５ｂｉｔの記憶容量を有し、そ
れぞれ書込みの有効性を示すライトイネーブル信号ＷＥ
０〜ＷＥ３がローレベルにアサートされることにより、
入力データＤｉｎ０〜Ｄｉｎ３の書込み指示がなされ、
また、それぞれアウトプットイネーブル信号ＯＥ０〜Ｏ
Ｅ３がローレベルにアサートされることにより、記憶デ
ータの読出し指示が行われるようになっている。ＲＡＭ
０〜ＲＡＭ３のリード／ライト動作におけるアドレス
は、ぞれぞれＡ０［３：０］〜Ａ３［３：０］とされ
る。ＲＡＭ０〜ＲＡＭ３からの出力データは、ＲＡＭ０
［１４：０］〜ＲＡＭ３［１４：０］とされ、それぞれ
１５ビット構成とされる。そのような出力データＲＡＭ
０［１４：０］〜ＲＡＭ３［１４：０］が、後段のデー
タセレクタ２０により選択的にラッチ２１に伝達され
る。データセレクタ２０の選択動作は、セレクト信号Ｓ
ＲＤ［１：０］により制御される。ラッチ２１には、ク
ロックＣＬＫが入力され、このクロックＣＬＫに同期し
て上記選択データＲＡＭｏｕｔ［１４：０］の保持が行
われる。このラッチ２１の出力データはＤｏｕｔ［１
４：０］で示される。

【００７２】タイミングジェネレータ４００には、クロ
ックＣＬＫｉｎ、スタート信号ＳＴＡＲＴが入力され、
それに基づいて各部の動作タイミング制御のための各種
制御信号が生成される。すなわち、クロックＣＬＫｉｎ
に同期してクロックＣＬＫが生成され、クロックＣＬＫ
ｉｎとスタート信号ＳＴＡＲＴとからデータセレクト信
号ＳＥＬＤ［１：０］、アドレスセレクト信号ＳＥＬＡ
［１：０］、ライトイネーブル信号ＷＥ、及びアウトプ
ットイネーブル信号ＯＥ、セレクト信号ＳＲＤ［１：
０］が生成される。

【００７３】図３１には上記データセレクタ１４の構成
例が示される。

【００７４】図３１に示されるように、データセレクタ
１４は、マルチプレクサ１４１，１４２を含んで成る。
マルチプレクサ１４１，１４２は、それぞれ１５ビット
構成の２系統の入力端子Ｉ０，Ｉ１と、１５ビット構成
の１系統の出力端子Ｚと、１ビット構成の制御端子Ｓと
を含む。マルチプレクサ１４１，１４２は、それの真理
値表１４３から明らかなように、制御端子Ｓの論理がロ
ーレベルの場合に入力端子Ｉ０からの入力データが出力
端子Ｚに伝達され、制御端子Ｓの論理がハイレベルの場
合に入力端子Ｉ１からの入力データが出力端子Ｚに伝達
される。マルチプレクサ１４１，１４２では、入力端子
Ｉ０，Ｉ１に入力されるデータが異なっている。このた
め、マルチプレクサ１４１においては、制御端子Ｓに入
力されるセレクト信号ＳＥＬＤ１の論理がローレベルの
場合に、入力データＤｉｎＡが選択され、制御端子Ｓに
入力されるセレクト信号ＳＥＬＤ１の論理がハイレベル
の場合に、入力データＤｉｎＢが選択される。また、マ
ルチプレクサ１４２においては、制御端子Ｓに入力され
るセレクト信号ＳＥＬＤ０の論理がローレベルの場合
に、入力データＤｉｎＢが選択され、制御端子Ｓに入力
されるセレクト信号ＳＥＬＤ０の論理がハイレベルの場
合に、入力データＤｉｎＡが選択される。

【００７５】図３２には上記アドレスセレクタ１６の構
成例が示される。

【００７６】図３２に示されるように、４個のマルチプ
レクサ１５１，１５２，１５３，１５４を含んで成る。
マルチプレクサ１５１，１５２，１５３，１５４は、そ
れぞれ４ビット構成の２系統の入力端子Ｉ０，Ｉ１と、
４ビット構成の１系統の出力端子Ｚと、１ビット構成の
制御端子Ｓとを含む。マルチプレクサ１５１，１５２，
１５３，１５４は、それの真理値表１５５から明らかな
ように、制御端子Ｓの論理がローレベルの場合に入力端
子Ｉ０からの入力アドレスが出力端子Ｚに伝達され、制
御端子Ｓの論理がハイレベルの場合に入力端子Ｉ１から
の入力アドレスが出力端子Ｚに伝達される。マルチプレ
クサ１５１の入力端子Ｉ０，Ｉ１には、それぞれアドレ
スＡＢ１，ＡＡ１が入力され、それが選択的に後段のマ
ルチプレクサ１５３の入力端子Ｉ０、及びマルチプレク
サ１５４の入力端子Ｉ１に伝達されるようになってい
る。また、マルチプレクサ１５２の入力端子Ｉ０，Ｉ１
には、それぞれアドレスＡＢ２，ＡＡ２が入力され、そ
れが選択的に後段のマルチプレクサ１５４の入力端子Ｉ
０、及びマルチプレクサ１５３の入力端子Ｉ１に伝達さ
れるようになっている。

【００７７】次に、データ列変換部２００の動作を説明
する。

【００７８】図１９に示されるように、ＤＣＴ演算終了
後の１回目の画像ブロックのＤＣＴ係数ＤｉｎとＣＬＫ
ｉｎが入力され、スタート信号ＳＴＡＲＴがハイレベル
にアサートされることで、入力されるＤＣＴ係数のデー
タ列変換が開始される。図４に示される順序（１〜６
４）で入力されるＤＣＴ係数Ｄｉｎは、ＲＡＭ書込デー
タ作成回路１０で、ＣＬＫｉｎの立ち下がりタイミング
に同期してＤｉｎＡとＤｉｎＢとに振分けられる。すな
わち、ＤｉｎＡは、Ｆ［０．０］、Ｆ［０．２］、Ｆ
［０．４］、Ｆ［０．６］……Ｆ［７．６］とされ、Ｄ
ｉｎＢは、Ｆ［０．１］、Ｆ［０．３］、Ｆ［０．５］、
Ｆ［０．７］……Ｆ［７．７］とされる。それによれ
ば、ＣＬＫｉｎの立ち下がりでデータが振り分けられる
ため、データ長はクロックＣＬＫの２サイクル分とな
る。換言すれば、ＤｉｎＡとＤｉｎＢとは、それぞれＤ
ＣＴ係数Ｄｉｎに比べて、見かけ上のデータ速度が１／
２に遅くなっている。

【００７９】クロックＣＬＫの立ち下がりタイミングに
同期してＤＣＴ係数ＤｉｎがＤｉｎＡとＤｉｎＢとに交
互に割振られ、Ｄｉｎの２倍の周期のＤｉｎＡと、Ｄｉ
ｎの２倍の周期でＤｉｎＡより１クロック分周期が遅れ
ているＤｉｎＢとが作られる。そのためＤｉｎＡの先頭
は、図１９におけるａ点であり、ＤｉｎＢの先頭は同図
におけるｂ点とされる。ＲＡＭ書込データ作成回路１０
は、Ｄｉｎが連続で入力されている限り、ＤｉｎをＤｉ
ｎＡとＤｉｎＢに振り分けながら出力し続ける。このＤ
ｉｎＡとＤｉｎＢがデータセレクタ１４に伝達される。

【００８０】アドレス発生回路１１は、図１５（ａ）に
示されるＲＡＭアドレス発生順序でアドレスＡＡ１，Ａ
Ａ２を発生する。アドレスＡＡ１は、入力データＤｉｎ
Ａと同じタイミングと周期を有する。アドレスＡＡ２
は、入力データＤｉｎＢと同じタイミングである。

【００８１】アドレス発生回路１２は、図１５（ｂ）に
示されるＲＡＭアドレス発生順序と同じ順序でアドレス
ＡＢ１，ＡＢ２を発生する。アドレスＡＢ１は、入力デ
ータＤｉｎＡと周期が等しい。アドレスＡＢ２は発生タ
イミングが１クロック分遅れているＤｉｎＢと同じタイ
ミングとされる。

【００８２】図１９に示されるように、アドレスＡＢ１
は、ａ点から始まり、アドレスＡＢ２はそれにより１ク
ロック分送れたｂ点から始まる。このアドレスＡＡ１、
ＡＡ２、ＡＢ１，ＡＢ２がアドレスセレクタ１５に伝達
される。

【００８３】入力データＤｉｎとして最初の画像ブロッ
クのＤＣＴ係数は、第１のＲＡＭ別対応（図１１）とな
るようにＲＡＭ０〜ＲＡＭ３に書込まれる。つまり、Ｄ
ｉｎＡ、ＤｉｎＢ、ＡＡ１、ＡＡ２、ＡＢ１、ＡＢ２が
タイミングジェネレータ４００によって作られたアドレ
スセレクト信号ＳＥＬＡ［１：０］、ＳＥＬＤ［１：
０］を用いて各ＲＡＭに振り分けられる。ＣＬＫｉｎと
ＳＴＡＲＴがタイミングジェネレータ４００に入力さ
れ、クロックＣＬＫの最初の立ち下がりのａ点からクロ
ックＣＬＫ、アドレスセレクト信号ＳＥＬＡ［１:
０］、ＳＥＬＤ［１:０］、ライトイネーブル信号ＷＥ
［３：０］、ＯＥ［３：０］、Ｓ［１:０］の信号が出
力される。

【００８４】データセレクタ１４の構成（図３１参照）
から、データＤｉｎＡはそのままＤｉｎ０とされる。こ
の関係は切り変ることが無い。第１のＲＡＭ対応１（図
１１０）となるようにＲＡＭ０〜ＲＡＭ３にＤＣＴ係数
を書込むためにはＲＡＭ０、ＲＡＭ２へアドレスＡＡ１
を送り、ＲＡＭ１、ＲＡＭ３へアドレスＡＡ２を送らな
ければならいので、アドレスセレクタ構成（図３２参
照）からタイミングジェネレータ４００よってアドレス
セレクト信号ＳＥＬＡ［１：０］がハイレベル（”１
１”で示される）とされ、アドレスセレクト信号ＳＥＬ
Ｄ［１：０］がハイレベルとされる。つまり、ａ点にお
いてデータセレクタ１４に送られたＳＥＬＤ［１：０］
と、アドレスセレクタ１５に送られたアドレスセレクト
信号ＳＥＬＡ［１：０］が、ハイレベルとされる。よっ
てＲＡＭに送られるデータＤｉｎ０〜３とアドレスＡ０
〜３が切換えられるので、ＲＡＭ０にはアドレスＡＡ
１、データＤｉｎＡが、ＲＡＭ１にはアドレスＡＡ２、
データＤｉｎＢが、ＲＡＭ２にはアドレスＡＡ１、デー
タＤｉｎＡが、ＲＡＭ３にはアドレスＡＡ２、データＤ
ｉｎＢが、それぞれ伝達される。

【００８５】各ＲＡＭに振り分けられたアドレスとデー
タは、図２０に示されるタイミングで伝達される。タイ
ミングジェネレータ４００から送られるアウトプットイ
ネーブル信号ＯＥ［３：０］は、データ及びアドレスが
入力されるａ点で”Ｌ”になる。それはＤＣＴ係数が連
続して入力される限り”Ｌ”のままである。

【００８６】決められた順序で送られるデータとアドレ
スを第１のＲＡＭ別対応（図１１）となるようにＤＣＴ
係数をＲＡＭ０から３に書込むため、１画像ブロックの
間、ＲＡＭ０〜ＲＡＭ３を第１のＲＡＭ入出力タイミン
グ（図１３，図１４）の動作となるように、タイミング
ジェネレータ４００によってライトイネーブル信号ＷＥ
が制御される。同じデータとアドレスが送られているＲ
ＡＭが４データづつ交互に読出し読出しが行われる。つ
まり、ＲＡＭ０とＲＡＭ２が４データづつ交互に読出し
書込を行い、ＲＡＭ１とＲＡＭ３が４データづつ交互に
読出し書込を行う。

【００８７】ＲＡＭ０において、先ずデータ４個につい
ての読出し書込みが行われ、次にＲＡＭ２においてデー
タ４個についての読出し書込が行われる。ＲＡＭ０が読
出し書込を行っている間、もう一方のＲＡＭ２のライト
イネーブル信号ＷＥ２は”Ｈ”となる。ＲＡＭ０におい
て、Ｄｉｎ０にデータＦ［０．０］、Ａ０に００がそれ
ぞれ入力されたとき、ライトイネーブル信号ＷＥ０がａ
点からｂ点の間”Ｈ”になり、ＲＡＭ０のアドレス００
に書込まれた前画像ブロックの値が読出され、ｂ点から
ｃ点の間でライトイネーブル信号ＷＥ０が”Ｌ”とな
り、ＲＡＭ０のアドレス００にデータＦ［０．０］が書
込まれる。

【００８８】このとき読出されたデータは、前画像ブロ
ックのＤＣＴ係数をＲＡＭに書込こんでいないために、
不定値Ｆｘ０とされる。ＲＡＭ０では、アドレス００、
０１、０２、０３から不定値Ｆｘ０、Ｆｘ２、Ｆｘ４、
Ｆｘ６が読出され、同じアドレス００、０１、０２、０
３にデータＦ［０．０］、Ｆ［０．２］、Ｆ［０．
４］、Ｆ［０．６］が書込まれる。ＲＡＭ１において
は、アドレス００、０１、０２、０３から不定値Ｆｘ
１、Ｆｘ３、Ｆｘ５、Ｆｘ７が読出され、同じアドレス
００、０１、０２、０３にデータＦ［０．１］、Ｆ
［０．３］、Ｆ［０．５］、Ｆ［０．７］が書込まれ
る。ＲＡＭ０、ＲＡＭ１にＤＣＴ係数を４個づつ書込終
えたら、次にＲＡＭ２とＲＡＭ３に４個づつＤＣＴ係数
の読出し書込みが行われる。ＲＡＭ２では、アドレス０
０、０１、０２、０３から不定値Ｆｘ８、Ｆｘ１０、Ｆ
ｘ１２、Ｆｘ１４が読出され、同じアドレス００、０
１、０２、０３にデータＦ［１．０］、Ｆ［１．２］、
Ｆ［１．４］、Ｆ［１．６］を書込む。ＲＡＭ３はアド
レス００、０１、０２、０３から不定値Ｆｘ９、Ｆｘ１
１、Ｆｘ１３、Ｆｘ１５を読出し、同じアドレス００、
０１、０２、０３にデータＦ［１．１］、Ｆ［１．
３］、Ｆ［１．５］、Ｆ［１．７］を書込む。

【００８９】このように第１のＲＡＭ入出力タイミング
（図１３，図１４）に示されるタイミング制御でＲＡＭ
０〜ＲＡＭ３に最初のＤＣＴ係数６４個が書込まれる。

【００９０】各ＲＡＭのライトイネーブル信号ＷＥが”
Ｈ”の期間に読出されたデータは、ＲＡＭ０〜ＲＡＭ３
から、図２１に示されるタイミングで出力されている。
データセレクタ２０は、ＲＡＭ０ｏｕｔからＲＡＭ３ｏ
ｕｔを、図２１に示されるタイミング順序で選択する。
つまり、セレクト信号ＳＲＤ［１:０］により、クロッ
クＣＬＫに同期してＲＡＭ出力が選出されることで、Ｒ
ＡＭｏｕｔが得られる。

【００９１】図３３には、データセレクタ２０の真理値
表が示される。

【００９２】図３３に示される真理値表から図５に示さ
れる出力順序となるように、セレクト信号ＳＲＤ１、Ｓ
ＲＤ０が、タイミングジェネレータ４００で作成されて
データセレクタ２０に入力される。ＲＡＭ０とＲＡＭ１
からの出力をクロックの周期で交互に選ぶために、セレ
クト信号ＳＲＤ１は”Ｌ”となり、セレクト信号ＳＲＤ
０は”Ｌ”と”Ｈ”をＣＬＫの周期で交互に変化され
る。ＲＡＭ０とＲＡＭ１の読出しデータを各４個選んだ
ら、セレクト信号ＳＲＤ１を”Ｈ”とし、セレクト信号
ＳＲＤ０はそのまま”Ｌ”と”Ｈ”をＣＬＫの周期で交
互に変化される。ＲＡＭ２とＲＡＭ３の読出し信号を選
び終えたらＳＲＤ１を”Ｌ”に切換え、また、ＲＡＭ０
とＲＡＭ１の読出し信号を選び出す。

【００９３】データセレクタ２０の選択データＲＡＭｏ
ｕｔが、クロックＣＬＫに同期してラッチされて出力デ
ータＤｏｕｔが得られる。最初の画像ブロックであるた
め、ＲＡＭにはＤＣＴ係数が書込まれておらす、そのた
め、出力データは６４個全て不定値Ｆｘとなる。

【００９４】図２２に示されるタイミングチャートにお
いて、Ｄｉｎ［１４:０］にＦ［７．７］が入力された
後、新たな画像ブロックのＤＣＴ係数Ｆ’［０．０］が
入力される。図２２のｆ点において、Ｆ［７．７］がＲ
ＡＭ３に書込まれた時点でＲＡＭ０〜ＲＡＭ３には、第
１のＲＡＭ別対応（図１１）に示される通り、ＤＣＴ係
数が書込まれている。図２２のｅ点からＤｉｎＡへ新た
な画像ブロックのＤＣＴ係数Ｆ’［０．０］となり、ｆ
点からＤｉｎＢへ新たな画像ブロックのＤＣＴ係数Ｆ’
［０．１］となる。

【００９５】新しい画像ブロックが入力されるとき、Ｒ
ＡＭに書込むＤＣＴ係数が第２のＲＡＭ対応（図１２参
照）となるように、ＲＡＭ０〜ＲＡＭ３の制御が切換え
られる。

【００９６】タイミングジェネレータ４００は、ＲＡＭ
０〜ＲＡＭ３の動作が、図１３，図１４に示されるタイ
ミングとなるようにライトイネーブル信号ＷＥ０〜ＷＥ
３を作成する。ＤｉｎＡとアドレスＡＢ１がＲＡＭ０、
ＲＡＭ１に伝達され、ＤｉｎＢとアドレスＡＢ２がＲＡ
Ｍ２、ＲＡＭ３に伝達されるように、アドレスセレクト
信号ＳＥＬＡ［１：０］とＳＥＬＤ［１：０］とがｅ点
で切換えられる。

【００９７】ただし、図２２におけるｅ点では、まだＲ
ＡＭ３にＦ［７．７］が書込まれる途中のため、ＲＡＭ
３のアドレスＡ３が切替わらないようにｅ点からｆ点の
間、アドレスセレクト信号ＳＥＬＡ［１：０］は”０
１”とされ、ｆ点以降画像ブロックが書込終わるまで”
００”とされる。

【００９８】図２３には、上記のようにしてＲＡＭ０〜
ＲＡＭ３へ伝達されたデータとアドレスとが示される。

【００９９】先ず、ＲＡＭ０とＲＡＭ２において前画像
ブロックのＤＣＴ係数が読出された後に新しいＤＣＴ係
数が書込まれる。ＲＡＭ０には、図２３におけるｅ点か
らｆ点でアドレス００の読出しが行われ、ＲＡＭ０ｏｕ
ｔとして前画像ブロックのＦ［０．０］が読出され、ｆ
点からｇ点の間に新しい画像ブロックのＦ’［０．０］
が書込まれる。ＲＡＭ２の読出しは、ＲＡＭ０より１ク
ロック分遅れたｆ点から開始される。アドレス００に書
かれた前画像ブロックのＤＣＴ係数Ｆ［１．０］が読出
されて、新しい画像ブロックのＤＣＴ係数Ｆ’［０．
１］が書込まれる。

【０１００】ＲＡＭ０とＲＡＭ２について、ＤＣＴ係数
４個づつの読出し書込が終了された後に、ＲＡＭ１とＲ
ＡＭ３に読出し書込動作が移り、今度はＲＡＭ１とＲＡ
Ｍ３についてＤＣＴ係数４個づつの読出し書込が行われ
る。このようなＲＡＭ入出力タイミング（図１６，図１
７）の動作が１画像ブロック分行われる。

【０１０１】図２４には読出されたデータＲＡＭｏｕｔ
０〜３のタイミングが示される。

【０１０２】図５に示される出力順序となるように、Ｒ
ＡＭ０〜ＲＡＭ３のデータを選択すためのセレクト信号
ＳＲＤ１、ＳＲＤ０が生成されると、それに基づいてデ
ータセレクタ２０でＲＡＭ出力データが選択される。Ｒ
ＡＭデータセレクタで出力順序通りに選び出されたデー
タＦ［０．０］、Ｆ［１．０］、Ｆ［２．０］、…Ｆ
［６．７］、Ｆ［７．７］がラッチ２１で１度クロック
ＣＬＫに同期してラッチされて、データ列変換部の出力
データとされる。この出力データは、２回目のＤＣＴの
ために、後段の第２ＤＣＴ演算器３００（図２参照）に
伝達される。

【０１０３】また、続けて新たな画像ブロックのＤＣＴ
係数Ｆ”［０．０］、Ｆ”［０．１］、Ｆ”［０．
２］、…Ｆ”［７．６］、Ｆ”［７．７］が入力された
ときのタイミングが、図２５に示される。

【０１０４】前画像ブロックのＤＣＴ係数がＲＡＭ０〜
ＲＡＭ３に書き終えた点、すなわち、図２５のｉ点にお
けるＤＣＴ係数は、第２のＲＡＭ対応（図１２）となっ
ている。図２５のｈ点から新たな画像ブロックのＤＣＴ
係数となるが、ｈ点ではまだ前画像ブロックのＦ［７．
７］をＲＡＭ３に書込み中であるため、ｈ点からｉ点ま
での間ＲＡＭ３のアドレスをそのままにして、その他の
アドレスを新たなＤＣＴ係数を書くためにアドレスセレ
クト信号ＳＥＬＡ［１：０］を１０に切換える。新たな
画像ブロックのＤＣＴ係数を第１のＲＡＭ対応（図９）
となるように書込むために、ＲＡＭ０とＲＡＭ２にＤｉ
ｎＡとＡＡ１を送り、ＲＡＭ１とＲＡＭ３にＤｉｎＢと
ＡＡ２を送るようにアドレスセレクト信号ＳＥＬＡ
［１：０］とＳＥＬＤ［１：０］を切換える。アドレス
セレクト信号ＳＥＬＡ［１：０］はｉ点から，セレクト
信号ＳＥＬＤ［１：０］はｉ点から”１１”となる。

【０１０５】上記切換えにより、ＲＡＭの読出し書込
は、第１のＲＡＭ入出力タイミング（図１３，図１４）
に示される通りとなる。図２６には、ＲＡＭ０〜ＲＡＭ
３の動作タイミングが示される。ライトイネーブル信号
ＷＥ０〜ＷＥ３はローアクティブであり、それがローレ
ベルの場合にＲＡＭへの書込みが指示される。図２６に
示されるように、ＲＡＭ０とＲＡＭ１に対してＤＣＴ係
数４データづつをの読出し書込みが行われ、ＲＡＭ０，
ＲＡＭ１へのデータ書込みが終ったらＲＡＭ２，ＲＡＭ
３に対してＤＣＴ係数の書込みが行われる。図２７に
は、読出されたデータＲＡＭｏｕｔ０〜３のタイミング
が示される。

【０１０６】２回目のＤＣＴのためにＲＡＭｏｕｔが、
図５に示される順番になるように、タイミングジェネレ
ータ４００で切換え信号ＳＲＤ１，ＳＲＤ０が生成され
る。ＲＡＭｏｕｔであるＦ’［０．０］、Ｆ’［１．
０］、Ｆ’［２．０］、…Ｆ’［６．７］、Ｆ’［７．
７］、をクロックＣＬＫに同期してラッチ２１でラッチ
されることで、出力データＤｏｕｔが得られる。

【０１０７】図２８、図２９、図３０には、ｊ点以降
に、続けて新たな画像ブロックのＤＣＴ係数 Ｆ”’
［０．０］、Ｆ”’［０．１］、Ｆ”’［０．２］、…
Ｆ”’［７．６］、Ｆ”’［７．７］が順に入力される
場合のタイミングが示される。このときのＲＡＭに書込
まれた前画像ブロックのＤＣＴ係数は、図１２に示され
るようになっている。これまでと同じように第１のＲＡ
Ｍ別対応（図１１）となるようにアドレスセレクト信号
ＳＥＬＡ［１：０］とＳＥＬＤ［１：０］でＲＡＭ０〜
ＲＡＭ３に送るアドレスを切換える。読出されたＲＡＭ
０ｏｕｔ、ＲＡＭ１ｏｕｔ、ＲＡＭ２ｏｕｔ、ＲＡＭ３
ｏｕｔが、図５に示される順番になるようにＳＲＤ１、
ＳＲＤ０が生成されることで、ＲＡＭｏｕｔであるＦ”
［０．０］、Ｆ”［１．０］、Ｆ”［２．０］、…Ｆ”
［６．７］、Ｆ”［７．７］が得られる。

【０１０８】このように、１画像ブロックのＤＣＴ係数
を図９又は図１０に示す４つのＲＡＭに分配し、図１２
（ａ）又は（ｂ）に示されるアドレス順序を用いて読出
し書込みを行い、画像ブロック毎にアドレス順序を切換
え、アドレスを用いて書込む前に書込まれた前画像ブロ
ックのＤＣＴ係数を読出した後、新しいＤＣＴ係数を書
込むことで、図４に示す順序で入力される画像ブロック
のＤＣＴ係数の順序を図５の順序に並べ替えることがで
きる。

【０１０９】図３６には、テレビ電話における画像受信
側装置が示される。

【０１１０】図３６に示される画像受信側装置７９は、
特に制限されないが、図３４に示される画像送信側装置
６０で圧縮処理され、図示されない送信部を介して通信
回線に送出された動画像データが受信部で受信された場
合に、それを伸長して元の画像データに復元する機能を
有し、復元された画像データはテレビなどの表示装置
（図示せず）に表示される。

【０１１１】図３６に示される画像受信側装置７９は、
特に制限されないが、可変長復号化部７１、逆量子化部
７２、逆ＤＣＴ部７８、加算器７３、動き補償回路７
４、及びループフィルタ７７を含む。

【０１１２】可変長復号化部７１は、可変長符号を用い
てデータ長を可変したデータを圧縮前の固定長データに
変換する。逆量子化部７２は、可変長復号化部７１から
得た固定長のデータを元に逆量子化を行う。逆ＤＣＴ５
５は逆量子化したデータを元に２次元ＤＣＴ後のＤＣＴ
係数を画像データに変換する。動き補償回路７４は、フ
レームメモリ７５と、このフレームメモリ７５内の画像
に対して動き補償を施すたための動き補償部７６とによ
って構成される。

【０１１３】画像送信側装置６０において動き補償が加
えられている画像データを表示装置で表示可能な映像デ
ータに戻すため、参照用前画像データを保存し、補償に
用いる画像データの取り出しを行う必要がある。フレー
ムメモリ７５は、前画像データを保管するために使用さ
れる。動き補償に用いた前画像データがフレームメモリ
７５から読み出され、動き補償部７６によって画像の動
き補償が行われる。ループフィルタ７７では、量子化な
どで生じたブロック歪みを目立たなくするため動き補償
回路７４からの画像データに対してフィルタリング処理
を施す。加算器７３は、逆ＤＣＴ５５からの画像データ
と、ループフィルタ７７の画像データを加算して、画像
表示装置に送るデータを作り出す。

【０１１４】逆ＤＣＴ部７８において逆ＤＣＴ変換され
た画像データが、動き補償やフレーム間符号化が行われ
ていなかった場合には、フレームメモリ７７に参照用画
像データとして伝達され、また、画像表示のため表示装
置に映像データとして伝達される。それに対して、受信
された画像データにフレーム間符号化処理が行われてい
た場合には、前画像のデータがフレームメモリ７７から
取り出されて、ループフィルタ７４を介して加算器７３
に伝達され、逆ＤＣＴ５５の出力である画像データと加
算されて、映像データとして画像表示装置に送出され
る。このとき、動き補償は行われない。受信された画像
データに動き補償が施されている場合には、フレームメ
モリ７７内の前画像データから動き補償に用いた画像デ
ータが取り出され、動き補償部７６で動き補償された後
に、ループフィルタ７４を介して加算器７３に伝達さ
れ、逆ＤＣＴ５５の出力である画像データと加算される
ことで、映像データが得られ、それが画像表示装置に伝
達される。

【０１１５】この画像受信側装置７９において、逆ＤＣ
Ｔ部７８は、図３４に示される画像送信側装置６０にお
ける逆ＤＣＴ部５５と同一の構成とされる。つまり、図
３５に示されるように、第１逆ＤＣＴ演算器５００、デ
ータ列変換部６００、第２逆ＤＣＴ演算器７００を含
み、公知の半導体集積回路製造技術により、単結晶シリ
コン基板のような一つの半導体基板に形成され、そし
て、データ列変換部６００として、図１に示される構成
が採用される。

【０１１６】上記実施形態によれば、以下の作用効果を
得ることができる。

【０１１７】（１）第１方向への離散コサイン変換の出
力データを、それの入力順に交互に分けてＲＡＭ０〜Ｒ
ＡＭ３に書込んで、データ列変換を行うことにより、見
かけ上のデータ速度を落すことができるので、ＲＡＭの
読出し書込み速度に比べてＤＣＴ係数のデータ速度が高
速になった場合でも、既存ＲＡＭの仕様で、ＤＣＴ係数
の読出し書込みを行うことができる。

【０１１８】（２）また、（１）の作用効果により、Ｄ
ＣＴ係数のデータ速度を速くすることができるので、Ｄ
ＣＴ部５１を中心として形成されたＬＳＩ全体の処理の
高速化を図ることができる。さらに、ＤＣＴ係数のデー
タ列変換におけるＲＡＭの全体的な記憶容量を増大させ
ることなく、ＤＣＴ係数のデータ列変換の高速化を図る
ことができる。

【０１１９】（３）図３４に示される逆ＤＣＴ部５５
は、それに含まれるデータ列変換部６００として、図１
に示される構成が採用されることにより、逆ＤＣＴ部５
５においても、ＤＣＴ部５１の場合と同様に、第１方向
への逆離散コサイン変換の出力データを、それの入力順
に交互に分けてＲＡＭ０〜ＲＡＭ３に書込んで、データ
列変換を行うことにより、見かけ上のデータ速度を落す
ことができるので、ＲＡＭの読出し書込み速度に比べて
ＤＣＴ係数のデータ速度が高速になった場合でも、既存
ＲＡＭの仕様で、ＤＣＴ係数の読出し書込みを行うこと
ができ、また、ＤＣＴ係数のデータ列変換におけるＲＡ
Ｍの全体的な記憶容量を増大させることなく、ＤＣＴ係
数のデータ列変換の高速化を図ることができる。

【０１２０】（４）画像受信側装置７９に含まれる逆Ｄ
ＣＴ部７８においても、図３４に示される逆ＤＣＴ部５
５と同一構成とされるため、上記（３）と同様の作用効
果を得ることができる。

【０１２１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１２２】例えば、上記実施形態では、離散コサイン
変換対象とされる画像ブロックを８行×８列（６４画
素）として説明したが、それに限定されるものではな
く、８行×８列以外のサイズの画像ブロック、すなわ
ち、（ｎ×４）行×（ｎ×４）列；（ｎ≧１）について
の離散コサイン変換が可能である。また、ＤＣＴをコア
として、図２に示される量子化部５２や可変長符号化部
５３などを含めて１個のＬＳＩを形成するようにしても
良い。

【０１２３】また、図３４に示されるＤＣＴ部５１や逆
ＤＣＴ部５５は、主要ハードウェアの共通化を図ること
ができ、そのようにして半導体チップのサイズ低減を図
ることができる。例えば、図３４に示されるＤＣＴ部５
１と逆ＤＣＴ部５５とを、図３７に示されるように構成
することにより、演算器等の規模の削減を図ることがで
きる。

【０１２４】図３７において、第１演算回路８００は、
演算器８００Ａと、ＤＣＴ用の演算係数が記憶されたＲ
ＯＭ８００Ｂと、逆ＤＣＴ用の演算係数が記憶されたＲ
ＯＭ８００Ｃとを含み、第２演算回路９００は、演算器
９００Ａと、ＤＣＴ用の演算係数が記憶されたＲＯＭ９
００Ｂと、逆ＤＣＴ用の演算係数が記憶されたＲＯＭ９
００Ｃとを含む。また、減算器４１の出力データと逆量
子化部５４の出力データとを選択的に第１演算回路８０
０に伝達するための切換え器２０２と、第２演算回路９
００の出力データを選択的に量子化部５２と加算器５６
に伝達するための切換え器２３が設けられる。切換え器
２０２、２０３、及び第１演算回路８００、第２演算回
路９００の動作は、図３４に示されるコントローラ７０
から供給されるＤＣＴ，逆ＤＣＴ演算切換え信号ＳＥＬ
によって制御される。データ列変換部２０１、タイミン
グジェネレータ４０３は、それぞれ図２に示されるデー
タ列変換部２００や、タイミングジェネレータ４００、
あるいは図３５に示されるデータ列変換部６００や、タ
イミングジェネレータ８０１と同一構成とされる。

【０１２５】例えば、ＤＣＴ，逆ＤＣＴ演算切換え信号
ＳＥＬがハイレベルにされたとき、切換え器２０２によ
って減算器４１の出力データが選択的に演算器８００Ａ
に伝達される。このとき、第１演算回路８００内の演算
器８００Ａでは、ＲＯＭ８００Ｂ内のＤＣＴ用演算係数
が使用されて入力データの演算処理が行われる。つま
り、入力データについてＤＣＴ用演算係数を用いた演算
が行われることにより、入力データのＤＣＴ演算が行わ
れる。このＤＣＴ演算は、図２に示される第１ＤＣＴ演
算器１００での演算に相当する。

【０１２６】また、ＤＣＴ，逆ＤＣＴ演算切換え信号Ｓ
ＥＬがハイレベルにされたときには、第２演算回路９０
０では、ＲＯＭ９００Ｂに記憶されているＤＣＴ用演算
係数が使用される。ＲＯＭ９００Ｂに記憶されているＤ
ＣＴ用演算係数を使用した演算は、図２に示される第２
ＤＣＴ演算器３００での演算に相当する。そしてこのと
き、演算器９００Ａの出力データが切換え器２０３によ
り選択的に量子化部５２へ伝達される。

【０１２７】次に、ＤＣＴ，逆ＤＣＴ演算切換え信号Ｓ
ＥＬがローレベルの場合には次のようになる。第１演算
回路８００では、ＲＯＭ８００Ｃ内の逆ＤＣＴ用演算係
数が使用され、第２演算回路９００ではＲＯＭ９００Ｃ
内の逆ＤＣＴ演算係数が使用される。ＲＯＭ８００Ｃ内
の逆ＤＣＴ用演算係数を使用した演算は、図３５におけ
る第１逆ＤＣＴ演算器５００での演算に相当する。ま
た、ＲＯＭ９００Ｃ内の逆ＤＣＴ用演算係数を使用した
演算は、図３５における第２逆ＤＣＴ演算器７００での
演算に相当する。

【０１２８】このようにＲＯＭに記憶されたＤＣＴ係数
と逆ＤＣＴ係数とを選択的に使用することにより、同一
演算器をＤＣＴ用と逆ＤＣＴ用とに切換えて使用するこ
とができるので、それぞれ専用の演算器を構成する場合
に比べてチップ占有面積の低減を図る上で有利とされ
る。

【０１２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるテレビ
電話に適用した場合について説明したが、本発明はそれ
に限定されるものではなく、ＭＰＥＧ（カラー動画）処
理用ＬＳＩ、ＪＰＥＧ（カラー静止画）処理用ＬＳＩな
ど、画像処理用ＬＳＩに適用することができる。

【０１３０】本発明は、少なくとも画像処理を行うこと
を条件に適用することができる。

【０１３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１３２】すなわち、第１方向への離散コサイン変換
又は逆離散コサイン変換の出力データを、それの入力順
に交互に分けて複数の記憶手段に書込んで、データ列変
換を行うことにより、見かけ上のデータ速度を落すこと
ができるので、ＲＡＭの読出し書込み速度に比べてＤＣ
Ｔ係数のデータ速度が高速になった場合でも、既存ＲＡ
Ｍの仕様で、ＤＣＴ係数の読出し書込みを行うことがで
きる。また、それにより、ＤＣＴ係数のデータ速度を速
くすることができるので、ＤＣＴ若しくは逆ＤＣＴなど
の画像処理用ＬＳＩ全体の処理の高速化を図ることがで
きる。さらに、ＤＣＴ係数のデータ列変換におけるＲＡ
Ｍの全体的な記憶容量を増大させることなく、ＤＣＴ係
数のデータ列変換の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態であるＤＣＴ部におけるデ
ータ列変換部の構成例ブロック図である。

【図２】上記ＤＣＴ部の構成例ブロック図である。

【図３】ＣＩＦ画像の大きさと、２次元ＤＣＴ演算を行
う１画像ブロックの大きさとの関係説明図である。

【図４】上記データ列変換部へのデータ入力順序の説明
図である。

【図５】上記データ列変換部へのデータ出力順序の説明
図である。

【図６】ＤＣＴ係数の並べ替えに使用されるＲＡＭアド
レスマップの説明図である。

【図７】ＤＣＴ係数の並べ替えに使用されるＲＡＭアド
レスマップの説明図である。

【図８】ＤＣＴ係数の並べ替えに使用されるＲＡＭのア
クセスタイミング図である。

【図９】上記ＤＣＴ部におけるＲＡＭへのＤＣＴ係止数
分配対応についての説明図である。

【図１０】上記ＤＣＴにおけるＲＡＭへのＤＣＴ係止数
分配対応についての説明図である。

【図１１】上記ＤＣＴ係数のＲＡＭ別対応についての説
明図である。

【図１２】上記ＤＣＴ係数のＲＡＭ別対応についての説
明図である。

【図１３】本実施形態におけるＲＡＭ入出力タイミング
図である。

【図１４】本実施形態におけるＲＡＭ入出力タイミング
図である。

【図１５】本実施形態におけるＲＡＭアドレス発生順序
生の説明図である。

【図１６】本実施形態におけるＲＡＭ入出力タイミング
である。

【図１７】本実施形態におけるＲＡＭ入出力タイミング
である。

【図１８】本実施形態におけるＲＡＭアクセスタイミン
グ図である。

【図１９】本実施形態の動作説明のための第１タイミン
グ図である。

【図２０】本実施形態の動作説明のための第２タイミン
グ図である。

【図２１】本実施形態の動作説明のための第３タイミン
グ図である。

【図２２】本実施形態の動作説明のための第４タイミン
グ図である。

【図２３】本実施形態の動作説明のための第５タイミン
グ図である。

【図２４】本実施形態の動作説明のための第６タイミン
グ図である。

【図２５】本実施形態の動作説明のための第７タイミン
グ図である。

【図２６】本実施形態の動作説明のための第８タイミン
グ図である。

【図２７】本実施形態の動作説明のための第９タイミン
グ図である。

【図２８】本実施形態の動作説明のための第１０タイミ
ング図である。

【図２９】本実施形態の動作説明のための第１１タイミ
ング図である。

【図３０】本実施形態の動作説明のための第１２タイミ
ング図である。

【図３１】図１に示されるデータセレクタ１４の構成例
ブロック図である。

【図３２】図１に示されるアドレスセレクタ１５の構成
例ブロック図である。

【図３３】図１に示されるデータセレクタ２０の真理値
表説明図である。

【図３４】テレビ電話における画像送信側装置のブロッ
ク図である。

【図３５】上記画像送信側装置に含まれる逆ＤＣＴ演算
部の構成例ブロック図である。

【図３６】上記テレビ電話における画像受信側装置の構
成例ブロックである。

【図３７】図３４に示されるＤＣＴ部及び逆ＤＣＴ部の
他の構成例ブロック図である。

【符号の説明】

１０ ＲＡＭ書込みデータ作成部 １１，１２ アドレス発生回路 １４，２０ データセレクタ １５ アドレスセレクタ ＲＡＭ０〜ＲＡＭ３ ランダム・アクセス・メモリ ２１ ラッチ ３０ 動き検出回路 ３１，７５ フレームメモリ ３２ 動き検出部 ４０ 動き補償回路 ４１ 減算器 ４２，７６ 動き補償部 ４３，７７ ループフィルタ ５０ 画像圧縮回路 ５１ ＤＣＴ部 ５２ 量子化部 ５３，７１ 可変長符号化部 ５４，７２ 逆量子化部 ５５，７８ 逆ＤＣＴ部 ５６，７３ 加算器 ５７ フレームメモリ ６０ 画像送信側装置 ７０ コントローラ ７４ 動き補償回路 ７９ 画像受信側装置 １００ 第１ＤＣＴ演算器 １４１，１４２，１５１〜１５４ マルチプレクサ １５５ 真理値表 ２００，２０１，６００ データ列変換部 ２０２，２０３ 切換え器 ３００ 第２ＤＣＴ演算部 ４００，４０３，８０１ タイミングジェネレータ ５００ 第１逆ＣＤＴ演算器 ７００ 第２逆ＤＣＴ演算器 ８００ 第１演算回路 ８００Ａ 演算器 ８００Ｂ ＲＯＭ ８００Ｃ ＲＯＭ ９００ 第２演算回路 ９００Ａ 演算器 ９００Ｂ ＲＯＭ ９００Ｃ ＲＯＭ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力画像ブロックについて第１方向に離
   散コサイン変換を行う第１ステップと、この第１ステッ
   プの離散コサイン変換により得られたデータ列の並べ替
   えを行う第２ステップと、並べ替えられたデータについ
   て上記第１方向とは異なる第２方向に離散コサイン変換
   を行う第３ステップとを含む画像処理方法において、 上記第２ステップは、上記第１ステップでの離散コサイ
   ン変換の出力データを、それの入力順に交互に分けて複
   数の記憶手段に書込んでデータ列の並べ替えを行うステ
   ップを含むことを特徴とする画像処理方法。
2. 【請求項２】 入力画像ブロックについて第１方向に離
   散コサイン変換を行う第１ステップと、この第１ステッ
   プの離散コサイン変換により得られたデータ列の並べ替
   えを行う第２ステップと、並べ替えられたデータについ
   て上記第１方向とは異なる第２方向に離散コサイン変換
   を行う第３ステップとを含む画像処理方法において、 上記第２ステップは、上記第１ステップでの離散コサイ
   ン変換の出力データを２系統に分けることで見かけ上の
   データ速度を１／２に変換し、この変換に係る一方のデ
   ータ列を、他方のデータ列より１クロック分位相をずら
   して複数の記憶手段に割振り、上記複数の記憶手段の出
   力データをクロックに同期して切換えることで、データ
   列入力時のデータ速度に変換するステップを含むことを
   特徴とする画像処理方法。
3. 【請求項３】 ２次元離散コサイン変換処理が施された
   画像ブロックについて第１方向に逆離散コサイン変換を
   行う第１ステップと、この第１ステップの逆離散コサイ
   ン変換により得られたデータ列の並べ替えを行う第２ス
   テップと、並べ替えられたデータについて上記第１方向
   とは異なる第２方向に逆離散コサイン変換を行う第３ス
   テップとを含む画像処理方法において、 上記第２ステップは、上記第１ステップでの逆離散コサ
   イン変換の出力データを、それの入力順に交互に分けて
   複数の記憶手段に書込んでデータ列の並べ替えを行うス
   テップを含むことを特徴とする画像処理方法。
4. 【請求項４】 ２次元離散コサイン変換処理が施された
   画像ブロックについて第１方向に逆離散コサイン変換を
   行う第１ステップと、この第１ステップの逆離散コサイ
   ン変換により得られたデータ列の並べ替えを行う第２ス
   テップと、並べ替えられたデータについて上記第１方向
   とは異なる第２方向に逆離散コサイン変換を行う第３ス
   テップとを含む画像処理方法において、 上記第２ステップは、上記第１ステップでの逆離散コサ
   イン変換の出力データを２系統に分けることで見かけ上
   のデータ速度を１／２に変換し、この変換に係る一方の
   データ列を、他方のデータ列より１クロック分位相をず
   らして複数の記憶手段に割振り、上記複数の記憶手段の
   出力データをクロックに同期して切換えることで、デー
   タ列入力時のデータ速度に変換するステップを含むこと
   を特徴とする画像処理方法。
5. 【請求項５】 入力画像ブロックについて第１方向に離
   散コサイン変換を行う第１演算手段と、この第１演算手
   段により得られたデータ列の並べ替えを行うデータ列変
   換手段と、並べ替えられたデータについて上記第１方向
   とは異なる第２方向に離散コサイン変換を行う第２演算
   手段と含む画像処理回路において、 上記データ列変換手段は、それぞれ上記第１演算手段の
   出力データを記憶可能な複数の記憶手段と、 上記第１演算手段の出力データを、それの入力順に交互
   に分ける書込みデータ作成手段と、 上記書込みデータ作成手段の出力データを上記複数の記
   憶手段に振分けるセレクタと、 を含むことを特徴とする画像処理回路。
6. 【請求項６】 入力画像ブロックについて第１方向に離
   散コサイン変換を行う第１演算手段と、この第１演算手
   段により得られたデータ列の並べ替えを行うデータ列変
   換手段と、並べ替えられたデータについて上記第１方向
   とは異なる第２方向に離散コサイン変換を行う第２演算
   手段と含む画像処理回路において、 上記データ列変換手段は、それぞれ上記第１演算手段の
   出力データを記憶可能な複数の記憶手段と、 上記第１手段での離散コサイン変換の出力データを２系
   統に分けることで見かけ上のデータ速度を１／２に変換
   する書込みデータ作成手段と、 この変換に係る一方のデータ列を、他方のデータ列より
   １クロック分位相をずらして上記複数の記憶手段に割振
   るための第１セレクタと、 上記複数の記憶手段の出力データをクロックに同期して
   切換えることで、データ列入力時のデータ速度に変換す
   る第２セレクタとを含むことを特徴とする画像処理回
   路。
7. 【請求項７】 ２次元離散コサイン変換処理が施された
   画像ブロックについて第１方向に逆離散コサイン変換を
   行う第１演算手段と、この第１演算手段により得られた
   データ列の並べ替えを行うデータ列変換手段と、並べ替
   えられたデータについて上記第１方向とは異なる第２方
   向に逆離散コサイン変換を行う第２演算手段と含む画像
   処理回路において、 上記データ列変換手段は、それぞれ上記第１演算手段の
   出力データを記憶可能な複数の記憶手段と、 上記第１演算手段の出力データを、それの入力順に交互
   に分ける書込みデータ作成手段と、 上記書込みデータ作成手段の出力データを上記複数の記
   憶手段に振分けるセレクタと、 を含むことを特徴とする画像処理回路。
8. 【請求項８】 ２次元離散コサイン変換処理が施された
   画像ブロックについて第１方向に逆離散コサイン変換を
   行う第１演算手段と、この第１演算手段により得られた
   データ列の並べ替えを行うデータ列変換手段と、並べ替
   えられたデータについて上記第１方向とは異なる第２方
   向に逆離散コサイン変換を行う第２演算手段と含む画像
   処理回路において、 上記データ列変換手段は、それぞれ上記第１演算手段の
   出力データを記憶可能な複数の記憶手段と、 上記第１手段での離散コサイン変換の出力データを２系
   統に分けることで見かけ上のデータ速度を１／２に変換
   する書込みデータ作成手段と、 この変換に係る一方のデータ列を、他方のデータ列より
   １クロック分位相をずらして上記複数の記憶手段に割振
   るための第１セレクタと、 上記複数の記憶手段の出力データをクロックに同期して
   切換えることで、データ列入力時のデータ速度に変換す
   る第２セレクタとを含むことを特徴とする画像処理回
   路。
9. 【請求項９】 動き補償されたフレームと現フレームと
   の差分画像ブロックの離散コサイン変換を行う第１処理
   回路と、上記第１画像処理部の変換出力を量子化する量
   子化部と、上記量子化部の出力データの可変長符号化を
   行う可変長符号化部と、上記量子化部の出力データを逆
   量子化する逆量子化部と、上記逆量子化部の出力データ
   の逆離散コサイン変換を行う第２処理回路とを含む画像
   処理装置において、 上記第１処理回路は請求項３又は４記載の画像処理回路
   を含み、上記第２処理回路は請求項７又は８記載の画像
   処理回路を含むことを特徴とする画像処理装置。
10. 【請求項１０】 入力データの可変長復号化を行う可変
    長復号化部と、上記可変長復号化部の出力データの逆量
    子化を行う逆量子化部と、上記逆量子化部の出力データ
    の逆離散コサイン変換を行う第３処理回路を含む画像処
    理装置において、 上記第３画像処理回路は請求項７又は８記載の画像処理
    回路を含むことを特徴とする画像処理装置。
11. 【請求項１１】 画像データを圧縮して通信回線へ送出
    する送信側装置と、上記通信回線を介して伝達されたデ
    ータを伸長して元の画像データを復元する受信側装置と
    を含む画像通信装置において、 上記送信側装置は請求項９記載の画像処理装置を含み、
    上記受信側装置は請求項１０記載の画像処理装置を含む
    ことを特徴とする画像通信装置。