JP2950367B2 - 逆離散余弦変換器におけるデータ出力順序変換方法及び回路 - Google Patents
逆離散余弦変換器におけるデータ出力順序変換方法及び回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は逆離散余弦変換器(I
DCT)に係り、特に逆離散余弦変換された画像データの動
きを補うために出力順序を変換するための方法及び回路
に関する。
DCT)に係り、特に逆離散余弦変換された画像データの動
きを補うために出力順序を変換するための方法及び回路
に関する。
【０００２】
【従来の技術】現在、多用されている画像情報の貯蔵又
は伝送システムはアナログ方式であって、このアナログ
方式をディジタル方式に転換する場合、画質、信頼性及
びデータ処理の容易性などにおいて更に優れた性能を得
ることができるので、これに対する研究が活発に行われ
つつある。このような画像情報のディジタル処理技術は
HDTV(High Definition TV)、DVCR(Digital VCR）、画像
会議システムなどに適用されており、将来にその応用範
囲が更に拡大される見込みである。
は伝送システムはアナログ方式であって、このアナログ
方式をディジタル方式に転換する場合、画質、信頼性及
びデータ処理の容易性などにおいて更に優れた性能を得
ることができるので、これに対する研究が活発に行われ
つつある。このような画像情報のディジタル処理技術は
HDTV(High Definition TV)、DVCR(Digital VCR）、画像
会議システムなどに適用されており、将来にその応用範
囲が更に拡大される見込みである。
【０００３】しかしながら、ディジタル方式の画像処理
システムはアナログ方式に比べて更に大量の情報を要す
るので、伝送チャンネル及び貯蔵媒体を効率よく用いる
ために情報量を縮めなければならない。従って、現在MP
EG(Moving Picture ExpertsGroup)を中心にして動画像
符号化方式に対する国際標準化作業が活発に行われてい
る。
システムはアナログ方式に比べて更に大量の情報を要す
るので、伝送チャンネル及び貯蔵媒体を効率よく用いる
ために情報量を縮めなければならない。従って、現在MP
EG(Moving Picture ExpertsGroup)を中心にして動画像
符号化方式に対する国際標準化作業が活発に行われてい
る。
【０００４】一方、画像信号の一般的な圧縮方法は、画
像情報が有している空間的、時間的な相関関係を用いて
剰余情報を取り除き、これを可変長符号化することによ
り効率よく行われ得る。そのうち、代表的なものは、図
１に示された動き補償型離散余弦変換(Motion Compensa
ted DCT)を用いたエントロピー符号化方式であり、動画
像符号化の国際標準化作業を進んでいるMPEGなどでは既
にこれを採択している。
像情報が有している空間的、時間的な相関関係を用いて
剰余情報を取り除き、これを可変長符号化することによ
り効率よく行われ得る。そのうち、代表的なものは、図
１に示された動き補償型離散余弦変換(Motion Compensa
ted DCT)を用いたエントロピー符号化方式であり、動画
像符号化の国際標準化作業を進んでいるMPEGなどでは既
にこれを採択している。
【０００５】そこで、図１を参照して一般的な動画像符
号化装置について概略的に説明する。図１において、フ
レームリオーダー(frame reorder)1はソース画像信号を
入力して色座標変換とサーブサンプリング及びブロック
分割などの働きをしてフレームを再配列する。第１フィ
ールド／フレームメモリ２はフレーム間符号化(interfr
ame coding）の場合にフレームリオーダー１から出力さ
れる画像信号をフィールド単位で蓄え、又はフレーム内
符号化(intraframe coding）の場合にフレームリオーダ
ー１から出力される画像信号をフレーム単位で蓄える。
減算器３は第１フィールド／フレームメモリ２から出力
されるフィールド単位又はフレーム単位の現在画像信号
から適応プリディックタ10から出力される動き補われた
以前の画像信号を減算して差画像信号を出力する。離散
余弦変換器(DCT)4は減算器３から出力される差画像信号
に対して離散余弦変換を行い差画像信号に対する変換係
数を出力する。量子化器(Q)5は離散余弦変換器４から出
力される変換係数を入力してレート制御器13の出力に応
じて量子化ステップサイズを可変して量子化する。逆量
子化器(IQ)６は量子化器５で量子化された信号が入力さ
れるとこれを量子化される以前の信号に復元し、逆離散
余弦変換器(IDCT)７は逆量子化器６で逆量子化された信
号が入力されるとこれを離散余弦変換される以前の信号
に復元する。加算器８は逆離散余弦変換器７から出力さ
れる復元画像信号と適応プリディックタ10から出力され
る動き補われた画像信号を加算する。第２フィールド／
フレームメモリ９は加算器８から出力される復元画像を
符号化モードに応じてフィールド又はフレーム単位で蓄
える。適応プリディックタ10は第２フィールド／フレー
ムメモリ９に蓄えられている以前画像の動き位置を動き
推定器11から出力される動きベクトルデータとモードデ
ータに応じて補い減算器３と加算器８とに出力する。動
き推定器11は第１フィールド／フレームメモリ２から出
力されるフィールド単位又はフレーム単位の現在画像と
以前画像から動きを推定して動きベクトルを生成する。
ほとんどの符号化装置では動きベクトルを生成するため
に、固定されたブロックを単位として一定な範囲内で最
少絶対エラー(MAE）に基づき完全探索を行う。動き推定
器11により生成された動きベクトルは適応プリディック
タ10と可変長符号化器及びマルチプレクサー14に出力さ
れる。アクティビティー算出器12は第１フィールド／フ
レームメモリ２から出力されるフィールド単位又はフレ
ーム単位の画像信号のアクティビティーを算出してレー
ト制御器13に出力する。レート制御器13はバッファー15
のデータ充満度に応じて求められた基準量子化ステップ
サイズをアクティビティー算出器12から出力される画像
信号のアクティビティーに乗算し新たな量子化ステップ
サイズを算出して量子化器５に出力する。従って、量子
化器５はレート制御器13の出力に応じて可変長符号化器
及びマルチプレクサー14の出力が目標ビット量に近づい
たビット量になるように量子化ステップサイズを調節す
る。可変長符号化器及びマルチプレクサー(VLC/MUX)14
は量子化器５で量子化された信号を可変長符号化し、可
変長符号化された信号とレート制御器13から出力される
量子化パラメーターと動き推定器11から出力される動き
ベクトルを多重化して出力する。バッファー15は可変長
符号化器及びマルチプレクサー14から出力されるデータ
の長さが不揃いなので、データを一時的に蓄えた後、一
定な速度でチャンネルを通して受信端に伝送する。
号化装置について概略的に説明する。図１において、フ
レームリオーダー(frame reorder)1はソース画像信号を
入力して色座標変換とサーブサンプリング及びブロック
分割などの働きをしてフレームを再配列する。第１フィ
ールド／フレームメモリ２はフレーム間符号化(interfr
ame coding）の場合にフレームリオーダー１から出力さ
れる画像信号をフィールド単位で蓄え、又はフレーム内
符号化(intraframe coding）の場合にフレームリオーダ
ー１から出力される画像信号をフレーム単位で蓄える。
減算器３は第１フィールド／フレームメモリ２から出力
されるフィールド単位又はフレーム単位の現在画像信号
から適応プリディックタ10から出力される動き補われた
以前の画像信号を減算して差画像信号を出力する。離散
余弦変換器(DCT)4は減算器３から出力される差画像信号
に対して離散余弦変換を行い差画像信号に対する変換係
数を出力する。量子化器(Q)5は離散余弦変換器４から出
力される変換係数を入力してレート制御器13の出力に応
じて量子化ステップサイズを可変して量子化する。逆量
子化器(IQ)６は量子化器５で量子化された信号が入力さ
れるとこれを量子化される以前の信号に復元し、逆離散
余弦変換器(IDCT)７は逆量子化器６で逆量子化された信
号が入力されるとこれを離散余弦変換される以前の信号
に復元する。加算器８は逆離散余弦変換器７から出力さ
れる復元画像信号と適応プリディックタ10から出力され
る動き補われた画像信号を加算する。第２フィールド／
フレームメモリ９は加算器８から出力される復元画像を
符号化モードに応じてフィールド又はフレーム単位で蓄
える。適応プリディックタ10は第２フィールド／フレー
ムメモリ９に蓄えられている以前画像の動き位置を動き
推定器11から出力される動きベクトルデータとモードデ
ータに応じて補い減算器３と加算器８とに出力する。動
き推定器11は第１フィールド／フレームメモリ２から出
力されるフィールド単位又はフレーム単位の現在画像と
以前画像から動きを推定して動きベクトルを生成する。
ほとんどの符号化装置では動きベクトルを生成するため
に、固定されたブロックを単位として一定な範囲内で最
少絶対エラー(MAE）に基づき完全探索を行う。動き推定
器11により生成された動きベクトルは適応プリディック
タ10と可変長符号化器及びマルチプレクサー14に出力さ
れる。アクティビティー算出器12は第１フィールド／フ
レームメモリ２から出力されるフィールド単位又はフレ
ーム単位の画像信号のアクティビティーを算出してレー
ト制御器13に出力する。レート制御器13はバッファー15
のデータ充満度に応じて求められた基準量子化ステップ
サイズをアクティビティー算出器12から出力される画像
信号のアクティビティーに乗算し新たな量子化ステップ
サイズを算出して量子化器５に出力する。従って、量子
化器５はレート制御器13の出力に応じて可変長符号化器
及びマルチプレクサー14の出力が目標ビット量に近づい
たビット量になるように量子化ステップサイズを調節す
る。可変長符号化器及びマルチプレクサー(VLC/MUX)14
は量子化器５で量子化された信号を可変長符号化し、可
変長符号化された信号とレート制御器13から出力される
量子化パラメーターと動き推定器11から出力される動き
ベクトルを多重化して出力する。バッファー15は可変長
符号化器及びマルチプレクサー14から出力されるデータ
の長さが不揃いなので、データを一時的に蓄えた後、一
定な速度でチャンネルを通して受信端に伝送する。
【０００６】このような動き補償型DCT を用いたエント
ロピー符号化方式では動き補償部、即ち適応プリディッ
クタ10を経た第２フィールド／フレームメモリ９から読
出される画像信号とIDCT７から出力される画像信号が加
算器８で加えられて画像信号が再構成される。このよう
な場合に次のような問題点が発生するが、第１、動き補
償のために第２フィールド／フレームメモリ９から読出
される画像信号はMPEG-2の場合64ビット並列データのよ
うに幾つかのピクセルを一つの単位として処理するの
で、IDCT７の出力をパッキングしなければならない。第
２、IDCT７で信号が出力される時点と動き補償が始まる
時点とはいつも一致せず、通常ずれる場合が多い。か
つ、動き補償の場合は外部メモリをアクセスするので時
間的な余裕が無いため、IDCT７から出力される信号を遅
延しなければならない。第３、IDCT７の出力は入力され
た信号のフォーマットに応じてフィールドタイプ又はフ
レームタイプ、フィールドDCT 又はフレームDCT フォー
マットを有し得るので、これを動き補償部の入力データ
フォーマットと合わせられるフォーマット変換器を必要
とする。
ロピー符号化方式では動き補償部、即ち適応プリディッ
クタ10を経た第２フィールド／フレームメモリ９から読
出される画像信号とIDCT７から出力される画像信号が加
算器８で加えられて画像信号が再構成される。このよう
な場合に次のような問題点が発生するが、第１、動き補
償のために第２フィールド／フレームメモリ９から読出
される画像信号はMPEG-2の場合64ビット並列データのよ
うに幾つかのピクセルを一つの単位として処理するの
で、IDCT７の出力をパッキングしなければならない。第
２、IDCT７で信号が出力される時点と動き補償が始まる
時点とはいつも一致せず、通常ずれる場合が多い。か
つ、動き補償の場合は外部メモリをアクセスするので時
間的な余裕が無いため、IDCT７から出力される信号を遅
延しなければならない。第３、IDCT７の出力は入力され
た信号のフォーマットに応じてフィールドタイプ又はフ
レームタイプ、フィールドDCT 又はフレームDCT フォー
マットを有し得るので、これを動き補償部の入力データ
フォーマットと合わせられるフォーマット変換器を必要
とする。
【０００７】
【発明が解決しようとする課題】本発明は前記のような
問題点を解決するために案出されたものであり、動画像
符号化装置において、逆離散余弦変換器から出力される
画像信号と動き補償部から出力される画像信号の順序を
一致させるための信号処理方法及び回路を提供すること
にその目的がある。
問題点を解決するために案出されたものであり、動画像
符号化装置において、逆離散余弦変換器から出力される
画像信号と動き補償部から出力される画像信号の順序を
一致させるための信号処理方法及び回路を提供すること
にその目的がある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に逆離散余弦変換器(IDCT)において本発明によるデータ
出力順序変換方法は、逆離散余弦変換された現在のフレ
ームのデータと動き補償された現在フレームの復元デー
タの出力順序を一致させるために、前記逆離散余弦変換
されたデータを画素別に所定単位でパッキングして、二
つのバンクに分けて各バンクを六つの８×８離散余弦変
換ブロックと定義されたメモリに書き込込み、一つのバ
ンクに対して書込み動作が完了されると読出リクエスト
信号を発生する過程と、前記読出リクエスト信号に対す
るアクセプト信号の発生後、前記メモリから前記逆離散
余弦変換されたデータを読出する過程と、前記メモリか
ら読出されるデータのフォーマットを変換する過程とか
らなり、前記過程を並列で行うことを特徴とする。
に逆離散余弦変換器(IDCT)において本発明によるデータ
出力順序変換方法は、逆離散余弦変換された現在のフレ
ームのデータと動き補償された現在フレームの復元デー
タの出力順序を一致させるために、前記逆離散余弦変換
されたデータを画素別に所定単位でパッキングして、二
つのバンクに分けて各バンクを六つの８×８離散余弦変
換ブロックと定義されたメモリに書き込込み、一つのバ
ンクに対して書込み動作が完了されると読出リクエスト
信号を発生する過程と、前記読出リクエスト信号に対す
るアクセプト信号の発生後、前記メモリから前記逆離散
余弦変換されたデータを読出する過程と、前記メモリか
ら読出されるデータのフォーマットを変換する過程とか
らなり、前記過程を並列で行うことを特徴とする。
【０００９】前記目的を達成するために逆離散余弦変換
器(IDCT)において本発明によるデータ出力順序変換回路
は逆離散余弦変換された現在フレームのデータと動きを
補われた現在フレームの復元データの出力順序を一致さ
せるために、所定単位でパッキングされた逆離散余弦変
換されたデータを蓄える二つのバンクに分けて各バンク
を六つの８×８離散余弦変換ブロックと定義されたメモ
リと、前記逆離散余弦変換されたデータを前記メモリに
書き込む動作を制御するための書込みアドレス及び書込
み制御信号を発生し、一つのバンクに対して書込み動作
が完了されると読出リクエスト信号を発生させる書込み
制御部と、前記読出リクエスト信号に対するアクセプト
信号を入力として、前記メモリから前記逆離散余弦変換
されたデータを読出するための読出アドレス及び読出制
御信号を発生させる読出制御部とを具備することを特徴
とする。
器(IDCT)において本発明によるデータ出力順序変換回路
は逆離散余弦変換された現在フレームのデータと動きを
補われた現在フレームの復元データの出力順序を一致さ
せるために、所定単位でパッキングされた逆離散余弦変
換されたデータを蓄える二つのバンクに分けて各バンク
を六つの８×８離散余弦変換ブロックと定義されたメモ
リと、前記逆離散余弦変換されたデータを前記メモリに
書き込む動作を制御するための書込みアドレス及び書込
み制御信号を発生し、一つのバンクに対して書込み動作
が完了されると読出リクエスト信号を発生させる書込み
制御部と、前記読出リクエスト信号に対するアクセプト
信号を入力として、前記メモリから前記逆離散余弦変換
されたデータを読出するための読出アドレス及び読出制
御信号を発生させる読出制御部とを具備することを特徴
とする。
【００１０】この際、前記書込み過程は前記逆離散余弦
変換されたデータが所定単位で前記メモリに完全に書き
込まれるとリクエスト信号を発生させるサーブステップ
と、前記逆離散余弦変換されたデータに対して複数の画
素を所定単位として書き込んだ後、前記メモリに対する
書込み動作を引き続き行うサーブステップとからなり、
この両サーブステップが同時に行われることが望まし
い。
変換されたデータが所定単位で前記メモリに完全に書き
込まれるとリクエスト信号を発生させるサーブステップ
と、前記逆離散余弦変換されたデータに対して複数の画
素を所定単位として書き込んだ後、前記メモリに対する
書込み動作を引き続き行うサーブステップとからなり、
この両サーブステップが同時に行われることが望まし
い。
【００１１】かつ、前記メモリを二つのバンクに分けて
各バンクを六つの８×８離散余弦変換ブロックと定義す
る場合、前記リクエスト信号は一つのバンクに対して書
込み動作が完了される場合に発生させることが望まし
い。かつ、前記書込みアドレスを順次に配列する一方、
前記読出アドレスを再配列させたり、前記読出アドレス
を順次に配列する一方、前記書込みアドレスを再配列さ
せることが望ましい。
各バンクを六つの８×８離散余弦変換ブロックと定義す
る場合、前記リクエスト信号は一つのバンクに対して書
込み動作が完了される場合に発生させることが望まし
い。かつ、前記書込みアドレスを順次に配列する一方、
前記読出アドレスを再配列させたり、前記読出アドレス
を順次に配列する一方、前記書込みアドレスを再配列さ
せることが望ましい。
【００１２】
【発明の実施の形態】以下、添付した図面に基づき本発
明を更に詳細に説明する。本発明ではIDCT（図１の7)の
出力データをパッキングした後、所定のメモリに書き込
む第１動作と、IDCT７からデータを読出するための読出
リクエスト信号を発生させて規定された時間内にIDCT７
の読出アクセプトを処理及び読出する第２の動作と、ID
CT７から読出されるデータのフォーマットを変換する第
３の動作を全部支援する。本発明では前記三つの動作を
並列で施し、リクエストとアクセプトの間に時間的な差
があっても内部のバッファー機能を用いてこのような時
間差を解決する。
明を更に詳細に説明する。本発明ではIDCT（図１の7)の
出力データをパッキングした後、所定のメモリに書き込
む第１動作と、IDCT７からデータを読出するための読出
リクエスト信号を発生させて規定された時間内にIDCT７
の読出アクセプトを処理及び読出する第２の動作と、ID
CT７から読出されるデータのフォーマットを変換する第
３の動作を全部支援する。本発明では前記三つの動作を
並列で施し、リクエストとアクセプトの間に時間的な差
があっても内部のバッファー機能を用いてこのような時
間差を解決する。
【００１３】かつ、本発明はIDCT７から出力される画像
データのあらゆる任意のタイプに対して容易に適用さ
れ、ビット数及びバンク数、入力フォーマット及び出力
フォーマットが異なる場合にも容易に適用され得る。こ
こでは、説明の便宜のために、一番多く応用されるデー
タタイプの例、即ちIDCT７は９ビット出力であり、一つ
のマクロブロック(MB)が四つの８×８輝度ブロックと二
つの８×８色差ブロックとから構成されるMPEG-2の形態
を仮定する。
データのあらゆる任意のタイプに対して容易に適用さ
れ、ビット数及びバンク数、入力フォーマット及び出力
フォーマットが異なる場合にも容易に適用され得る。こ
こでは、説明の便宜のために、一番多く応用されるデー
タタイプの例、即ちIDCT７は９ビット出力であり、一つ
のマクロブロック(MB)が四つの８×８輝度ブロックと二
つの８×８色差ブロックとから構成されるMPEG-2の形態
を仮定する。
【００１４】図２（Ａ）は図１においてIDCT７から出力
される画像データを示したものであり、本発明によるID
CT７は図２（Ｂ）に示された二つのメモリバンク(Bank
＃1,Bank＃2)を有するRAM から構成される。一方、出力
フォーマットによるフラグは画像のフレーム／フィール
ドフラグにおいて' ハイ(H)'の場合のフレーム、' ロー
(L)'の場合のフィールド、DCT フラグにおいて' ハイ
(H)'の場合のフレーム、' ロー(L)'の場合のフィールド
をそれぞれ示す。従って、IDCT７の出力データのサイズ
が１マクロブロック(MB)以下である場合には、リクエス
トとアクセプトの間に累積ディレーを無視しても構わな
い。
される画像データを示したものであり、本発明によるID
CT７は図２（Ｂ）に示された二つのメモリバンク(Bank
＃1,Bank＃2)を有するRAM から構成される。一方、出力
フォーマットによるフラグは画像のフレーム／フィール
ドフラグにおいて' ハイ(H)'の場合のフレーム、' ロー
(L)'の場合のフィールド、DCT フラグにおいて' ハイ
(H)'の場合のフレーム、' ロー(L)'の場合のフィールド
をそれぞれ示す。従って、IDCT７の出力データのサイズ
が１マクロブロック(MB)以下である場合には、リクエス
トとアクセプトの間に累積ディレーを無視しても構わな
い。
【００１５】図３（Ａ）−（Ｃ）は図２に示されたメモ
リバンクの各タイプに対するデータフォーマットを示し
たものであり、図３（Ａ）はフィールド画像の場合、図
３（Ｂ）はフレーム画像を示す。即ち、図３（Ａ）でＹ
1 ，Ｙ３とCbブロックはメモリバンク＃１に蓄えられ、
Ｙ２，Ｙ４とCrブロックはメモリバンク＃２に蓄えられ
る。フレームDCT モードの場合、図３（Ｃ）はフレーム
画像でありフィールドDCT モードであるデータフォーマ
ットを示す。ここで、各データフォーマットによる入力
画像データは一つのタイプに統一できるが、これは次の
ような二つの方式に具現され得る。即ち、第１、メモリ
にデータを書き込む時にフィールド又はフレーム別にデ
ータをリオーダリングする方式と第２、メモリからデー
タを読出する時にフィールド又はフレーム別にデータを
リオーダリングする方式により実現され得る。本発明で
は便宜上二番目の方式を用いており、一番目の方式は二
番目の方式の簡単な変形により具現され得る。
リバンクの各タイプに対するデータフォーマットを示し
たものであり、図３（Ａ）はフィールド画像の場合、図
３（Ｂ）はフレーム画像を示す。即ち、図３（Ａ）でＹ
1 ，Ｙ３とCbブロックはメモリバンク＃１に蓄えられ、
Ｙ２，Ｙ４とCrブロックはメモリバンク＃２に蓄えられ
る。フレームDCT モードの場合、図３（Ｃ）はフレーム
画像でありフィールドDCT モードであるデータフォーマ
ットを示す。ここで、各データフォーマットによる入力
画像データは一つのタイプに統一できるが、これは次の
ような二つの方式に具現され得る。即ち、第１、メモリ
にデータを書き込む時にフィールド又はフレーム別にデ
ータをリオーダリングする方式と第２、メモリからデー
タを読出する時にフィールド又はフレーム別にデータを
リオーダリングする方式により実現され得る。本発明で
は便宜上二番目の方式を用いており、一番目の方式は二
番目の方式の簡単な変形により具現され得る。
【００１６】図４はIDCTにおいて本発明によるデータ出
力順序変換回路を示したブロック図及び各構成要素の連
結関係を示したものであり、本発明によるデータ出力順
序変換回路は書込み制御部41と、読出制御部43と、FIFO
型メモリ45とから構成される。書込み制御部41の出力端
は読出制御部43とメモリ45の入力端にそれぞれ接続さ
れ、読出制御部43の出力端はメモリ45の入力端に接続さ
れる。ここで、FIFOメモリ45としてRMA を用いるので、
全体的なハードウエアのサイズが縮められ、かつコンパ
クトな設計が可能になる。ここで、書込み制御部41、読
出制御部43、FIFO型メモリ45の動作は図５乃至図１４を
参照して詳細に説明する。
力順序変換回路を示したブロック図及び各構成要素の連
結関係を示したものであり、本発明によるデータ出力順
序変換回路は書込み制御部41と、読出制御部43と、FIFO
型メモリ45とから構成される。書込み制御部41の出力端
は読出制御部43とメモリ45の入力端にそれぞれ接続さ
れ、読出制御部43の出力端はメモリ45の入力端に接続さ
れる。ここで、FIFOメモリ45としてRMA を用いるので、
全体的なハードウエアのサイズが縮められ、かつコンパ
クトな設計が可能になる。ここで、書込み制御部41、読
出制御部43、FIFO型メモリ45の動作は図５乃至図１４を
参照して詳細に説明する。
【００１７】図５は図４において、書込み制御部41の書
込み制御信号発生部の細部ブロック図であり、四つのＤ
フリップフロップ51,53,54,58 、カウンター52、二つの
ANDゲート55,57 、インバーター56、九つのシフトレジ
スター(SFT-REG)59a-59iから構成される。図６（Ａ）−
（Ｌ）は図５に示された書込み制御信号発生部から発生
される制御信号のタイミング図であり、図６（Ａ）はCl
k20 クロック信号、図６（Ｂ）はブロックスタート信号
(Block＿start)、図６（Ｃ）はデータバリド信号(data
＿valid)、図６（Ｄ）はマクロブロックスタート信号(m
b ＿start)、図６（Ｅ）はIDCT（図１の7)から出力され
るデータ(IDCT 8:0 ）、図６（Ｆ）はブロックスタート
信号(Block＿start)をClk20 信号（図６（Ａ）) の下降
エッジで第1Dフリップフロップ51にてラッチした信号、
図６（Ｇ）は同期リセット６ビットカウンター52から出
力されるDCNT 5:0 信号、図６（Ｈ）はデコーディング
されたDCNT 2:0 =７をClk20 信号（図６（Ａ））の下降
エッジでラッチして出力した書込み区間パルス、図６
（Ｉ）はデータバリド信号（図６（Ｃ））を第3Dフリッ
プフロップ54にてClk20 信号（図６（Ａ））の下降エッ
ジでラッチした信号、図６（Ｊ）はデコーディングされ
たDCNT 2:0 =６をClk20 信号（図６（Ａ））の上昇エッ
ジでラッチした信号であり、図６（Ｈ）の対案である。
かつ、図６（Ｋ）は書込みアドレス、図６（Ｌ）は図６
（Ｊ）の反転信号をそれぞれ示す。
込み制御信号発生部の細部ブロック図であり、四つのＤ
フリップフロップ51,53,54,58 、カウンター52、二つの
ANDゲート55,57 、インバーター56、九つのシフトレジ
スター(SFT-REG)59a-59iから構成される。図６（Ａ）−
（Ｌ）は図５に示された書込み制御信号発生部から発生
される制御信号のタイミング図であり、図６（Ａ）はCl
k20 クロック信号、図６（Ｂ）はブロックスタート信号
(Block＿start)、図６（Ｃ）はデータバリド信号(data
＿valid)、図６（Ｄ）はマクロブロックスタート信号(m
b ＿start)、図６（Ｅ）はIDCT（図１の7)から出力され
るデータ(IDCT 8:0 ）、図６（Ｆ）はブロックスタート
信号(Block＿start)をClk20 信号（図６（Ａ）) の下降
エッジで第1Dフリップフロップ51にてラッチした信号、
図６（Ｇ）は同期リセット６ビットカウンター52から出
力されるDCNT 5:0 信号、図６（Ｈ）はデコーディング
されたDCNT 2:0 =７をClk20 信号（図６（Ａ））の下降
エッジでラッチして出力した書込み区間パルス、図６
（Ｉ）はデータバリド信号（図６（Ｃ））を第3Dフリッ
プフロップ54にてClk20 信号（図６（Ａ））の下降エッ
ジでラッチした信号、図６（Ｊ）はデコーディングされ
たDCNT 2:0 =６をClk20 信号（図６（Ａ））の上昇エッ
ジでラッチした信号であり、図６（Ｈ）の対案である。
かつ、図６（Ｋ）は書込みアドレス、図６（Ｌ）は図６
（Ｊ）の反転信号をそれぞれ示す。
【００１８】図７（Ａ）−（Ｉ）は図５に示された書込
み制御信号の発生部から発生される書込み制御信号によ
り後述する図８の書き込み制御部におけるメモリに対す
る書込み動作時の細部タイミング図である。図７（Ａ）
はClk40 クロック信号、図７（Ｂ）はClk20 クロック信
号、図７（Ｃ）はＤフリップフロップD71 に入力される
書込み区間、図７（Ｄ）はＤフリップフロップD71 の出
力信号(a) 、図７（Ｅ）はＤフリップフロップD72 の出
力信号(b) 、図７（Ｆ）はＤフリップフロップD73 の出
力信号(c) 、図７（Ｇ）はバッファー71から出力される
読出／書込み信号(R/W）、図７（Ｈ）はORゲートO71 か
ら出力されるWCEN信号、図７（Ｉ）はFIFOメモリに対す
る書込みアドレスをそれぞれ示す。
み制御信号の発生部から発生される書込み制御信号によ
り後述する図８の書き込み制御部におけるメモリに対す
る書込み動作時の細部タイミング図である。図７（Ａ）
はClk40 クロック信号、図７（Ｂ）はClk20 クロック信
号、図７（Ｃ）はＤフリップフロップD71 に入力される
書込み区間、図７（Ｄ）はＤフリップフロップD71 の出
力信号(a) 、図７（Ｅ）はＤフリップフロップD72 の出
力信号(b) 、図７（Ｆ）はＤフリップフロップD73 の出
力信号(c) 、図７（Ｇ）はバッファー71から出力される
読出／書込み信号(R/W）、図７（Ｈ）はORゲートO71 か
ら出力されるWCEN信号、図７（Ｉ）はFIFOメモリに対す
る書込みアドレスをそれぞれ示す。
【００１９】図８は図４における書込み制御部41の細部
ブロック図であり、12個のＤフリップフロップD71-D82
、二つのNANDゲートNAN71,NAN72 、バッファーB71 、O
RゲートO71 、'6' デコーダー71、カウンター72、'47'
デコーダー73から構成される。ここで、Ｄフリップフロ
ップD79 から出力される読出バンク選択信号は現在のバ
ンクに完全に書き込まれたことを示すフラグである。か
つ、RW信号は' ハイ' の場合に読出動作を意味し、' ロ
ー' の場合に書込み動作を意味する。ここで、'47'デコ
ーダー73はWCNT 5:0 による0-63個のデータのうち0-47
個のデータだけを用いるためである。
ブロック図であり、12個のＤフリップフロップD71-D82
、二つのNANDゲートNAN71,NAN72 、バッファーB71 、O
RゲートO71 、'6' デコーダー71、カウンター72、'47'
デコーダー73から構成される。ここで、Ｄフリップフロ
ップD79 から出力される読出バンク選択信号は現在のバ
ンクに完全に書き込まれたことを示すフラグである。か
つ、RW信号は' ハイ' の場合に読出動作を意味し、' ロ
ー' の場合に書込み動作を意味する。ここで、'47'デコ
ーダー73はWCNT 5:0 による0-63個のデータのうち0-47
個のデータだけを用いるためである。
【００２０】図５乃至図８を参照して図４の書込み制御
部41の動作を説明する。まず、９ビットのデータからな
る１画素信号IDCT 8:0 は図１のIDCT７から出力され、
クロック信号Clk20(図６（Ａ））に応じてシフトレジス
ター59a に入力される。シフトレジスター59a から出力
される１画素信号はクロック信号Clk20(図６（Ａ））に
応じてそれぞれ八つのシフトレジスター59b-59i に入力
される。即ち、ここで１画素信号が９ビットからなるの
で、八つのシフトレジスター59b-59i の出力から全部72
ビットのデータ、即ちDIN 71:0 が形成される。この72
ビットのデータ、即ちDIN 71:0 がメモリ（図４の45)
に順番に書き込まれる。
部41の動作を説明する。まず、９ビットのデータからな
る１画素信号IDCT 8:0 は図１のIDCT７から出力され、
クロック信号Clk20(図６（Ａ））に応じてシフトレジス
ター59a に入力される。シフトレジスター59a から出力
される１画素信号はクロック信号Clk20(図６（Ａ））に
応じてそれぞれ八つのシフトレジスター59b-59i に入力
される。即ち、ここで１画素信号が９ビットからなるの
で、八つのシフトレジスター59b-59i の出力から全部72
ビットのデータ、即ちDIN 71:0 が形成される。この72
ビットのデータ、即ちDIN 71:0 がメモリ（図４の45)
に順番に書き込まれる。
【００２１】このように72ビットのデータ、即ちDIN 7
1:0 が備えられると、カウンター52から出力されるDCN
T 2:0 =６をインバーター56とAND ゲート57でデコーデ
ィングした後、Clk20 信号（図６（Ａ））の上昇エッジ
で第４Ｄフリップフロップ58にてラッチして図６（Ｊ）
のような書込み区間パルスを出力する。この対案とし
て、カウンター52から出力されるDCNT 2:0 =７をインバ
ーター56とAND ゲート57でデコーディングした後、Clk2
0 信号（図６（Ａ））の下降エッジでラッチして図６
（Ｈ））のような書込み区間パルスを出力する。即ち、
この書込み区間パルスはマクロブロックスタート信号
（図６（Ｄ））、即ちIDCT７から一番目のデータが入っ
てから八番目のデータ毎に生成され、この書込み区間パ
ルスを用いて図７（Ａ）−（Ｉ）のような制御パルスを
生成する。
1:0 が備えられると、カウンター52から出力されるDCN
T 2:0 =６をインバーター56とAND ゲート57でデコーデ
ィングした後、Clk20 信号（図６（Ａ））の上昇エッジ
で第４Ｄフリップフロップ58にてラッチして図６（Ｊ）
のような書込み区間パルスを出力する。この対案とし
て、カウンター52から出力されるDCNT 2:0 =７をインバ
ーター56とAND ゲート57でデコーディングした後、Clk2
0 信号（図６（Ａ））の下降エッジでラッチして図６
（Ｈ））のような書込み区間パルスを出力する。即ち、
この書込み区間パルスはマクロブロックスタート信号
（図６（Ｄ））、即ちIDCT７から一番目のデータが入っ
てから八番目のデータ毎に生成され、この書込み区間パ
ルスを用いて図７（Ａ）−（Ｉ）のような制御パルスを
生成する。
【００２２】一方、書込み区間パルスの上昇エッジに対
して書込みカウンター出力WCNT 5:0を一つずつ増加させ
たものがメモリ（図４の45) の書込みアドレス（図６
（Ｋ））である。一つのマクロブロックが全部書き込ま
れると、図８のＤフリップフロップ(D78) によりmc＿st
art ＿flag信号が発生して他の処理部のリクエスト信号
として用いられる。
して書込みカウンター出力WCNT 5:0を一つずつ増加させ
たものがメモリ（図４の45) の書込みアドレス（図６
（Ｋ））である。一つのマクロブロックが全部書き込ま
れると、図８のＤフリップフロップ(D78) によりmc＿st
art ＿flag信号が発生して他の処理部のリクエスト信号
として用いられる。
【００２３】図９（Ａ）−（Ｐ）は図４及び図１４に示
された読出制御部から発生される制御信号タイミング図
であり、図９（Ａ）はClk20 、図９（Ｂ）はIDCT＿FIFO
read start 信号、図９（Ｃ）はIDCT＿FIFO read star
t 信号を２回遅延させた後に反転して出力される信号と
IDCT＿start 信号に対してNAND動作を行うNANDゲートの
出力、図９（Ｄ）はRCNT 5:0 信号、図９（Ｅ）はRADD
R 5:0 信号、図９（Ｆ）はRCNT 5:0 信号に対して'47'
デコーディングを行ってからClk20 の下降エッジでラッ
チした後、Ｄフリップフロップの反転出力端子から出力
される信号、図９（Ｇ）は図９（Ｆ）の信号をClk20 の
上昇エッジでラッチした後、Ｄフリップフロップの出力
端子から出力される信号、図９（Ｈ）は図９（Ｄ）の信
号をClk20 の上昇エッジでラッチした後、Ｄフリップフ
ロップの反転出力端子から出力される信号、図９（Ｉ）
は読出区間信号、図９（Ｊ）は二つのバンクからなるID
CTRAM151 から出力されるDOUTを入力とするシフトレジ
スター152 の出力、図９（Ｋ）はシフトレジスター153a
の出力、図９（Ｌ）はシフトレジスター153bの出力をそ
れぞれ示す。図９（Ｍ）はRCNT 5 をClk20 にて二つの
Ｄフリップフロップを用いて遅延させた後に出力される
YC信号を示しており、この際、YC信号は' ロー(L)'の場
合に輝度区間、' ハイ(H)'の場合に色差区間をそれぞれ
示し、この両者をマルチプレックスして輝度／色差区間
信号を生成する。図９（Ｎ）はRCNT 0をClk20 にて二つ
のＤフリップフロップを用いて遅延させた後に出力され
るMC信号を示しており、' ロー' の場合にMSB 信号、'
ハイ' の場合にLSB 信号を示し、この両者をマルチプレ
ックスして色差選択基準信号を生成する。図９（Ｏ）は
読出区間を二つのＤフリップフロップにて遅延させた後
に出力されるMUX 有効区間信号、図９（Ｐ）はIDCT RAM
151 から出力されるデータをそれぞれ示す。
された読出制御部から発生される制御信号タイミング図
であり、図９（Ａ）はClk20 、図９（Ｂ）はIDCT＿FIFO
read start 信号、図９（Ｃ）はIDCT＿FIFO read star
t 信号を２回遅延させた後に反転して出力される信号と
IDCT＿start 信号に対してNAND動作を行うNANDゲートの
出力、図９（Ｄ）はRCNT 5:0 信号、図９（Ｅ）はRADD
R 5:0 信号、図９（Ｆ）はRCNT 5:0 信号に対して'47'
デコーディングを行ってからClk20 の下降エッジでラッ
チした後、Ｄフリップフロップの反転出力端子から出力
される信号、図９（Ｇ）は図９（Ｆ）の信号をClk20 の
上昇エッジでラッチした後、Ｄフリップフロップの出力
端子から出力される信号、図９（Ｈ）は図９（Ｄ）の信
号をClk20 の上昇エッジでラッチした後、Ｄフリップフ
ロップの反転出力端子から出力される信号、図９（Ｉ）
は読出区間信号、図９（Ｊ）は二つのバンクからなるID
CTRAM151 から出力されるDOUTを入力とするシフトレジ
スター152 の出力、図９（Ｋ）はシフトレジスター153a
の出力、図９（Ｌ）はシフトレジスター153bの出力をそ
れぞれ示す。図９（Ｍ）はRCNT 5 をClk20 にて二つの
Ｄフリップフロップを用いて遅延させた後に出力される
YC信号を示しており、この際、YC信号は' ロー(L)'の場
合に輝度区間、' ハイ(H)'の場合に色差区間をそれぞれ
示し、この両者をマルチプレックスして輝度／色差区間
信号を生成する。図９（Ｎ）はRCNT 0をClk20 にて二つ
のＤフリップフロップを用いて遅延させた後に出力され
るMC信号を示しており、' ロー' の場合にMSB 信号、'
ハイ' の場合にLSB 信号を示し、この両者をマルチプレ
ックスして色差選択基準信号を生成する。図９（Ｏ）は
読出区間を二つのＤフリップフロップにて遅延させた後
に出力されるMUX 有効区間信号、図９（Ｐ）はIDCT RAM
151 から出力されるデータをそれぞれ示す。
【００２４】図１０（Ａ）−（Ｆ）は図４及び図１４に
示された読出制御部43から発生される読出制御信号によ
る信号の、メモリに対する読出動作時の細部タイミング
図であり、図１０（Ａ）はクロック信号Clk40 、図１０
（Ｂ）はクロック信号clk20、図１０（Ｃ）は簡略化さ
れた読出区間信号、図１０（Ｄ）はClk20 をClk40 の下
降エッジでラッチした信号、図１０（Ｅ）は図１０
（Ｄ）の信号をClk40 の上昇エッジでラッチした後にＤ
フリップフロップの出力端子から出力される信号、図１
０（Ｆ）はRCEN信号をそれぞれ示す。
示された読出制御部43から発生される読出制御信号によ
る信号の、メモリに対する読出動作時の細部タイミング
図であり、図１０（Ａ）はクロック信号Clk40 、図１０
（Ｂ）はクロック信号clk20、図１０（Ｃ）は簡略化さ
れた読出区間信号、図１０（Ｄ）はClk20 をClk40 の下
降エッジでラッチした信号、図１０（Ｅ）は図１０
（Ｄ）の信号をClk40 の上昇エッジでラッチした後にＤ
フリップフロップの出力端子から出力される信号、図１
０（Ｆ）はRCEN信号をそれぞれ示す。
【００２５】図１１は図４に示されたメモリ45の書込み
／読出モードを決めるためのモード決定回路であって、
NANDゲートNA91と、バッファーB91 と、マルチプレクサ
ー111 とから構成される。図１２は図４の読出制御部43
におけるリオーダリング回路を具現した例であり、基本
型出力部121 と、輝度変形部122 と、色差変形部124
と、二つのマルチプレクサー123,125 と、AND ゲートA1
21とから構成される。マルチプレクサー123,125 の動作
を説明すると次の通りである。
／読出モードを決めるためのモード決定回路であって、
NANDゲートNA91と、バッファーB91 と、マルチプレクサ
ー111 とから構成される。図１２は図４の読出制御部43
におけるリオーダリング回路を具現した例であり、基本
型出力部121 と、輝度変形部122 と、色差変形部124
と、二つのマルチプレクサー123,125 と、AND ゲートA1
21とから構成される。マルチプレクサー123,125 の動作
を説明すると次の通りである。
【００２６】即ち、AND ゲートA121に入力されるdct ＿
type信号の' ハイ' 又は' ロー' に問わずフレーム／フ
ィールド信号が' ロー' の場合にマルチプレクサー123
は基本型出力部121 の信号を選択し、フレーム／フィー
ルド信号が' ハイ' で、dct＿type信号が' ロー' の場
合にマルチプレクサー123 は色差変形部124 の出力を選
択し、フレーム／フィールド信号が' ハイ' で、dct ＿
type信号が' ハイ' の場合にマルチプレクサー123 は輝
度変形部122 の出力を選択し、マルチプレクサー125 は
色差変形部124 の出力を選択する。
type信号の' ハイ' 又は' ロー' に問わずフレーム／フ
ィールド信号が' ロー' の場合にマルチプレクサー123
は基本型出力部121 の信号を選択し、フレーム／フィー
ルド信号が' ハイ' で、dct＿type信号が' ロー' の場
合にマルチプレクサー123 は色差変形部124 の出力を選
択し、フレーム／フィールド信号が' ハイ' で、dct ＿
type信号が' ハイ' の場合にマルチプレクサー123 は輝
度変形部122 の出力を選択し、マルチプレクサー125 は
色差変形部124 の出力を選択する。
【００２７】図１３は図４の読出制御部における色差信
号のリマルチプレックシング(re-mux)タイミング図であ
り、図１３（Ａ）はクロック信号Clk20 、図１３（Ｂ）
はRCNT 3:0 信号、図１３（Ｃ）はIDCT RAM14から出力
されるDOUTをClk20 の上昇エッジで１回だけ遅延した信
号、図１３（Ｄ）はIDCT RAM14から出力されるDOUTをCl
k20 の上昇エッジで２回だけ遅延した信号をそれぞれ示
す。
号のリマルチプレックシング(re-mux)タイミング図であ
り、図１３（Ａ）はクロック信号Clk20 、図１３（Ｂ）
はRCNT 3:0 信号、図１３（Ｃ）はIDCT RAM14から出力
されるDOUTをClk20 の上昇エッジで１回だけ遅延した信
号、図１３（Ｄ）はIDCT RAM14から出力されるDOUTをCl
k20 の上昇エッジで２回だけ遅延した信号をそれぞれ示
す。
【００２８】図１４は図４に示された読出制御部43の細
部回路図であり、カウンター141 、'47'デコーダー142
、基本型出力部143 、輝度変形部144 、色差変形部145
、六つのマルチプレクサー146-150,154 、複数の論理
ゲート、例えばＤフリップフロップ、NANDゲート、ORゲ
ートから構成される。図示されていないが、フレーム／
フィールド入力信号及びdct ＿type信号はidct＿start
信号をクロック信号として出力される。かつ、ここでID
CT RAM151 は二つのバンクから構成される。
部回路図であり、カウンター141 、'47'デコーダー142
、基本型出力部143 、輝度変形部144 、色差変形部145
、六つのマルチプレクサー146-150,154 、複数の論理
ゲート、例えばＤフリップフロップ、NANDゲート、ORゲ
ートから構成される。図示されていないが、フレーム／
フィールド入力信号及びdct ＿type信号はidct＿start
信号をクロック信号として出力される。かつ、ここでID
CT RAM151 は二つのバンクから構成される。
【００２９】図８乃至図１４を参照して図４の読出制御
部43の動作を見ると次の通りである。まず、外部のリク
エスト処理部（図示せず）では書込み制御部（図４の4
1) から出力されるリクエスト信号を受けてアクセプト
信号を発生させ、読出制御部（図４の43、図１４）に印
加するが、これをIDCT＿FIFO read start 信号と定義す
る。このIDCT＿FIFO read start 信号が読出制御部（図
４の43、図１４）に入力されると読出カウントが一つず
つ増加して書込み動作が始まる。
部43の動作を見ると次の通りである。まず、外部のリク
エスト処理部（図示せず）では書込み制御部（図４の4
1) から出力されるリクエスト信号を受けてアクセプト
信号を発生させ、読出制御部（図４の43、図１４）に印
加するが、これをIDCT＿FIFO read start 信号と定義す
る。このIDCT＿FIFO read start 信号が読出制御部（図
４の43、図１４）に入力されると読出カウントが一つず
つ増加して書込み動作が始まる。
【００３０】このような書込み動作と読出動作はいつも
同時に行われるので、システムクロックであるClk20
の' ハイ' 区間では読出動作を、' ロー' 区間では書込
み動作を行うことにより全体的なタイミングチャートを
構成する。かつ、順次に発生される読出アドレスは前述
したように入力データのモードに応じて別々に読まれる
べきである。
同時に行われるので、システムクロックであるClk20
の' ハイ' 区間では読出動作を、' ロー' 区間では書込
み動作を行うことにより全体的なタイミングチャートを
構成する。かつ、順次に発生される読出アドレスは前述
したように入力データのモードに応じて別々に読まれる
べきである。
【００３１】次の表１乃至表４はフィールドピクチャー
／フレームDCT に対してデータを読み取る順序を再配列
したものである。この場合は出力形態がフィールドにて
固定されているが、メモリの配列を設定することにおい
て他の方式を以っても広く応用できる。表２乃至表４に
おいて上部の1,2 行はメモリバンクの上端に蓄えられた
輝度信号(Y1,Y2) とメモリバンクの中間に蓄えられた輝
度信号(Y3,Y4) をそれぞれ示し、下部の１行において先
の８コラムはCr,Cb の上端、後の８コラムはCr,Cb の下
端をそれぞれ示す。
／フレームDCT に対してデータを読み取る順序を再配列
したものである。この場合は出力形態がフィールドにて
固定されているが、メモリの配列を設定することにおい
て他の方式を以っても広く応用できる。表２乃至表４に
おいて上部の1,2 行はメモリバンクの上端に蓄えられた
輝度信号(Y1,Y2) とメモリバンクの中間に蓄えられた輝
度信号(Y3,Y4) をそれぞれ示し、下部の１行において先
の８コラムはCr,Cb の上端、後の８コラムはCr,Cb の下
端をそれぞれ示す。
【００３２】表１は図３（Ａ）に示されたようにフィー
ルドピクチャーの場合のメモリにおけるアドレスを示
し、表２はフィールドピクチャーの場合の読出アドレス
順序を示す。表３はフレームピクチャーのフィールドDC
T の場合における読出アドレスの順序を示すものであ
り、表２に比べて輝度信号の順序が同一である反面、色
差信号の順序が異なることが分かる。表４はフレームピ
クチャーのフレームDCT の場合における読出アドレスを
示すものであり、表２に比べて輝度信号及び色差信号の
順序が全部異なることが分かる。
ルドピクチャーの場合のメモリにおけるアドレスを示
し、表２はフィールドピクチャーの場合の読出アドレス
順序を示す。表３はフレームピクチャーのフィールドDC
T の場合における読出アドレスの順序を示すものであ
り、表２に比べて輝度信号の順序が同一である反面、色
差信号の順序が異なることが分かる。表４はフレームピ
クチャーのフレームDCT の場合における読出アドレスを
示すものであり、表２に比べて輝度信号及び色差信号の
順序が全部異なることが分かる。
【００３３】
【表１】
【００３４】
【表２】
【００３５】
【表３】
【００３６】
【表４】
【００３７】次の表５と表６は前記表２乃至表４のよう
な再配列に対する表の種類を示したものであり、表５と
表６の上部の１行はそれぞれRCNT 3:0 を、下部の１行
はそれぞれRADDR 3:0 を示す。
な再配列に対する表の種類を示したものであり、表５と
表６の上部の１行はそれぞれRCNT 3:0 を、下部の１行
はそれぞれRADDR 3:0 を示す。
【００３８】
【表５】
【００３９】
【表６】
【００４０】次の表７乃至図９はこのような再配列を示
したものであり、ビットだけを相互取り替えることによ
り容易に具現され得る。
したものであり、ビットだけを相互取り替えることによ
り容易に具現され得る。
【００４１】
【表７】
【００４２】
【表８】
【００４３】
【表９】
【００４４】一方、メモリ（図４の45）の出力信号は輝
度信号の場合には順次に出力されるが、色差信号の場合
にはCb及びCrを４画素ずつマルチプレキシングすること
が望ましい。このような色差信号に対するマルチプレキ
シングの例が図13に示されている。この際、色差信号の
マルチプレキシングに起因して時間遅延が発生される
が、これは色差信号と輝度信号の遅延時間を同一化する
ことにより取り除かれ得る。
度信号の場合には順次に出力されるが、色差信号の場合
にはCb及びCrを４画素ずつマルチプレキシングすること
が望ましい。このような色差信号に対するマルチプレキ
シングの例が図13に示されている。この際、色差信号の
マルチプレキシングに起因して時間遅延が発生される
が、これは色差信号と輝度信号の遅延時間を同一化する
ことにより取り除かれ得る。
【００４５】本発明の他の実施例としては読出アドレス
変形方式の代わりに書込みアドレス変形方式を用いるこ
とができる。かつ、色差信号に対するマルチプレキシン
グを他の方式にて処理することもできる。なお、画素の
パッキング数として８画素以外の値を決めることもでき
る。かつ、IDCTメモリバンク数を二つ以上の複数にする
こともできる。更に、RAM の代わりにFIFOをメモリとし
て用いることもできる。
変形方式の代わりに書込みアドレス変形方式を用いるこ
とができる。かつ、色差信号に対するマルチプレキシン
グを他の方式にて処理することもできる。なお、画素の
パッキング数として８画素以外の値を決めることもでき
る。かつ、IDCTメモリバンク数を二つ以上の複数にする
こともできる。更に、RAM の代わりにFIFOをメモリとし
て用いることもできる。
【００４６】
【発明の効果】本発明によるデータ出力順序変換方法及
び回路によると、アドレスマッピング方式により逆離散
余弦変換器から出力される画像信号と動き補償部から出
力される画像信号の順序を一致させることにより、別途
のフォーマット変換器が要らなくなるので、後続工程が
省略される。かつ、リクエストとアクセプト間の時間差
による処理遅延を取り除いて、遅延されずいつも回路が
動作できるようにした。なお、回路及び色差出力信号の
マッピングによる簡単なインタフェース回路を設け、コ
ンパクトなハードウエアを具現し得る。
び回路によると、アドレスマッピング方式により逆離散
余弦変換器から出力される画像信号と動き補償部から出
力される画像信号の順序を一致させることにより、別途
のフォーマット変換器が要らなくなるので、後続工程が
省略される。かつ、リクエストとアクセプト間の時間差
による処理遅延を取り除いて、遅延されずいつも回路が
動作できるようにした。なお、回路及び色差出力信号の
マッピングによる簡単なインタフェース回路を設け、コ
ンパクトなハードウエアを具現し得る。
【図１】一般的な動画像符号化装置を示したブロック図
である。
である。
【図２】（Ａ）と（Ｂ）はそれぞれ図１におけるIDCTの
出力画像データとIDCTのメモリバンクを定義した図であ
る。
出力画像データとIDCTのメモリバンクを定義した図であ
る。
【図３】（Ａ）乃至（Ｃ）は図２に示されたメモリバン
クの各タイプに対するデータフォーマットを示す図であ
る。
クの各タイプに対するデータフォーマットを示す図であ
る。
【図４】IDCTにおいて本発明によるデータ出力順序変換
回路を示したブロック図であり、各構成要素の連結関係
を示す。
回路を示したブロック図であり、各構成要素の連結関係
を示す。
【図５】図４において書込み制御部の書込み制御信号発
生部の細部ブロック図である。
生部の細部ブロック図である。
【図６】（Ａ）乃至（Ｌ）は図５に示された書込み制御
信号の発生部から発生される制御信号タイミング図であ
る。
信号の発生部から発生される制御信号タイミング図であ
る。
【図７】（Ａ）乃至（Ｉ）は図５に示された書込み制御
信号の発生部から発生される書込み制御信号による、図
４に示された書込み制御部におけるメモリに対する書込
み動作時の細部タイミング図である。
信号の発生部から発生される書込み制御信号による、図
４に示された書込み制御部におけるメモリに対する書込
み動作時の細部タイミング図である。
【図８】図４における書込み制御部の細部ブロック図で
ある。
ある。
【図９】（Ａ）乃至（Ｐ）は図４に示された読出制御部
から発生される制御信号タイミング図である。
から発生される制御信号タイミング図である。
【図１０】（Ａ）乃至（Ｆ）は図４に示された読出制御
部から発生される読出制御信号による、メモリに対する
読出動作時の細部タイミング図である。
部から発生される読出制御信号による、メモリに対する
読出動作時の細部タイミング図である。
【図１１】図４に示されたメモリの書込み／読出モード
を決めるためのモード決定回路を具現した図である。
を決めるためのモード決定回路を具現した図である。
【図１２】図４の読出制御部におけるリオーダリング回
路を具現した図である。
路を具現した図である。
【図１３】（Ａ）乃至（Ｄ）は図４の読出制御部から出
力される色差信号のリマルチプレキシング(re-mux)タイ
ミング図である。
力される色差信号のリマルチプレキシング(re-mux)タイ
ミング図である。
【図１４】図４に示された読出制御部の細部回路図であ
る。
る。
４１ 書込制御部 ４３ 読出制御部 ４５ メモリ ５１ Ｄフリップフロップ ５２ カウンター ５３，５４ Ｄフリップフロップ ５５ ＡＮＤゲート ５６ インバーター ５７ ＡＮＤゲート ５８ Ｄフリップフロップ ５９ａ，５９ｂ，５９ｃ，５９ｄ，５９ｅ，５９ｆ，５
９ｇ，５９ｈ，５９ｉシフトレジスター ７１ バッファー ７２ カウンター Ｄ７１，Ｄ７２，Ｄ７３，Ｄ７４，Ｄ７５，Ｄ７６，Ｄ
７７，Ｄ７８，Ｄ７９，Ｄ８０，Ｄ８１，Ｄ８２ Ｄフ
リップフロップ ＮＡＮ７２ ＮＡＮＤゲート ＮＡ９１ ＮＡＮＤゲート Ｂ９１ バッファー １１１ マルチプレクサ １２１ 基本型出力部 Ａ１２１ ＡＮＤゲート １２２ 輝度変形部 １２３ マルチプレクサ １２４ 色差変形部 １２５ マルチプレクサ １４１ カウンター １４２ デコーダー １４３ 基本型出力部 １４４ 輝度変形部 １４５ 色差変形部 １４６，１４７，１４８，１４９，１５０ マルチプレ
クサ １５１，１５２，１５３ａ，１５３ｂ １５５ ｒ７２ １５４ マルチプレクサ
９ｇ，５９ｈ，５９ｉシフトレジスター ７１ バッファー ７２ カウンター Ｄ７１，Ｄ７２，Ｄ７３，Ｄ７４，Ｄ７５，Ｄ７６，Ｄ
７７，Ｄ７８，Ｄ７９，Ｄ８０，Ｄ８１，Ｄ８２ Ｄフ
リップフロップ ＮＡＮ７２ ＮＡＮＤゲート ＮＡ９１ ＮＡＮＤゲート Ｂ９１ バッファー １１１ マルチプレクサ １２１ 基本型出力部 Ａ１２１ ＡＮＤゲート １２２ 輝度変形部 １２３ マルチプレクサ １２４ 色差変形部 １２５ マルチプレクサ １４１ カウンター １４２ デコーダー １４３ 基本型出力部 １４４ 輝度変形部 １４５ 色差変形部 １４６，１４７，１４８，１４９，１５０ マルチプレ
クサ １５１，１５２，１５３ａ，１５３ｂ １５５ ｒ７２ １５４ マルチプレクサ
Claims (8)
- 【請求項１】 逆離散余弦変換された現在フレームのデ
ータと動きを補われた現在フレームの復元データの出力
順序を一致させるために、 a)前記逆離散余弦変換されたデータを画素別に所定単位
でパッキングして、二つのバンクに分けて各バンクを六
つの８×８離散余弦変換ブロックと定義されたメモリに
書き込み、一つのバンクに対して書込み動作が完了され
ると読出リクエスト信号を発生する書込み過程と、 b)前記読出リクエスト信号に対するアクセプト信号の発
生後、前記メモリから前記逆離散余弦変換されたデータ
を読出する読出過程と、 c)前記メモリから読出されるパッキングされたデータの
フォーマットを変換する変換過程とからなり、前記a)乃
至c)過程を並列で行うことを特徴とする逆離散余弦変換
器におけるデータ出力順序変換方法。 - 【請求項２】 前記書込み過程は、 a1) 前記逆離散余弦変換されたデータが所定単位で前記
メモリに完全に書き込まれると、リクエスト信号を発生
させる段階と、 a2) 前記逆離散余弦変換されたデータに対して複数の画
素を所定単位として書き込んだ後、前記メモリに対する
書込み動作を引き続き行う段階とからなることを特徴と
する請求項１に記載の逆離散余弦変換器におけるデータ
出力順序変換方法。 - 【請求項３】 前記a)過程は書込みアドレス発生過程、
前記b)過程は読出アドレス発生過程からなり、前記c)過
程は前記書込みアドレスを順次に配列する一方、前記読
出アドレスを再配列させる過程からなることを特徴とす
る請求項１に記載の逆離散余弦変換器におけるデータ出
力順序変換方法。 - 【請求項４】 前記a)過程は書込みアドレスの発生過
程、前記b)過程は読出アドレスの発生過程からなり、前
記c)過程は前記読出アドレスを順次に配列する一方、前
記書込みアドレスを再配列させる過程からなることを特
徴とする請求項１に記載の逆離散余弦変換器におけるデ
ータ出力順序変換方法。 - 【請求項５】 逆離散余弦変換された現在フレームのデ
ータと動きを補われた現在フレームの復元データの出力
順序を一致させるために、 所定単位でパッキングされた逆離散余弦変換されたデー
タを蓄える二つのバンクに分けて各バンクを六つの８×
８離散余弦変換ブロックと定義されたメモリと、 前記逆離散余弦変換されたデータを前記メモリに書き込
む動作を制御するための書込みアドレス及び書込み制御
信号を発生し、一つのバンクに対して書込み動作が完了
されると読出リクエスト信号を発生させる書込み制御部
と、 前記読出リクエスト信号に対するアクセプト信号を入力
として、前記メモリから前記逆離散余弦変換されたデー
タを読出するための読出アドレス及び読出制御信号を発
生させる読出制御部とを具備することを特徴とする逆離
散余弦変換器におけるデータ出力順序変換回路。 - 【請求項６】 前記書込み制御部は前記逆離散余弦変換
されたデータに対して複数の画素を所定単位として前記
メモリに書き込んだ後、前記所定単位に対してメモリに
前記逆離散余弦変換されたデータが蓄えられるとリクエ
スト信号を発生させると同時に、前記メモリに対する書
込み動作を引き続き行うことを特徴とする請求項５に記
載の逆離散余弦変換器におけるデータ出力順序変換回
路。 - 【請求項７】 前記回路は前記書込みアドレスを順次に
配列する一方、前記読出アドレスを再配列させることを
特徴とする請求項５に記載の逆離散余弦変換器における
データ出力順序変換回路。 - 【請求項８】 前記回路は前記読出アドレスを順次に配
列する一方、前記書込みアドレスを再配列させることを
特徴とする請求項５に記載の逆離散余弦変換器における
データ出力順序変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049182A KR100230251B1 (ko) | 1995-12-13 | 1995-12-13 | 동영상 부호화장치에 있어서 신호처리방법 및 회로 |
| KR49182/1995 | 1995-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219862A JPH09219862A (ja) | 1997-08-19 |
| JP2950367B2 true JP2950367B2 (ja) | 1999-09-20 |
Family
ID=19439540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32715896A Expired - Lifetime JP2950367B2 (ja) | 1995-12-13 | 1996-12-06 | 逆離散余弦変換器におけるデータ出力順序変換方法及び回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5805483A (ja) |
| EP (1) | EP0779745B1 (ja) |
| JP (1) | JP2950367B2 (ja) |
| KR (1) | KR100230251B1 (ja) |
| DE (1) | DE69628269T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665344B1 (en) * | 1998-06-29 | 2003-12-16 | Zenith Electronics Corporation | Downconverting decoder for interlaced pictures |
| US20020149595A1 (en) * | 2000-08-25 | 2002-10-17 | Kosuke Kubota | Decoding device, electronic device, and decoding method |
| EP1347650A1 (en) * | 2002-03-18 | 2003-09-24 | STMicroelectronics Limited | Compression circuitry for generating an encoded bitstream from a plurality of video frames |
| US7162647B2 (en) * | 2004-03-11 | 2007-01-09 | Hitachi, Ltd. | Method and apparatus for cryptographic conversion in a data storage system |
| KR100695141B1 (ko) * | 2005-02-15 | 2007-03-14 | 삼성전자주식회사 | 영상처리시스템에 있어서 메모리 억세스장치 및 방법, 데이터 기록장치 및 방법과 데이터 독출장치 및 방법 |
| WO2018211131A1 (en) * | 2017-05-19 | 2018-11-22 | Movidius Ltd. | Methods and apparatus for improving data transformation in processing devices |
| KR102448394B1 (ko) | 2017-09-29 | 2022-09-28 | 로레알 | 최상의 건조 및 스타일링 퍼포먼스를 달성할 수 있도록 사용자를 보조하는 브러시, 헤어 드라이어 및 클라이언트 장치를 포함하는 시스템 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379351A (en) * | 1992-02-19 | 1995-01-03 | Integrated Information Technology, Inc. | Video compression/decompression processing and processors |
| CA2062200A1 (en) * | 1991-03-15 | 1992-09-16 | Stephen C. Purcell | Decompression processor for video applications |
| JPH0723389A (ja) * | 1993-06-28 | 1995-01-24 | Toshiba Corp | 画像処理装置 |
| PL175445B1 (pl) * | 1993-11-08 | 1998-12-31 | Sony Corp | Sposób i urządzenie do kodowania sygnału wizyjnego |
| JPH07152730A (ja) * | 1993-11-30 | 1995-06-16 | Toshiba Corp | 離散コサイン変換装置 |
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1995
- 1995-12-13 KR KR1019950049182A patent/KR100230251B1/ko not_active IP Right Cessation
- 1995-12-29 US US08/581,225 patent/US5805483A/en not_active Expired - Fee Related
-
1996
- 1996-12-06 JP JP32715896A patent/JP2950367B2/ja not_active Expired - Lifetime
- 1996-12-10 EP EP19960308962 patent/EP0779745B1/en not_active Expired - Lifetime
- 1996-12-10 DE DE1996628269 patent/DE69628269T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69628269D1 (de) | 2003-06-26 |
| JPH09219862A (ja) | 1997-08-19 |
| US5805483A (en) | 1998-09-08 |
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| EP0779745A3 (en) | 1998-03-04 |
| KR100230251B1 (ko) | 1999-11-15 |
| EP0779745B1 (en) | 2003-05-21 |
| EP0779745A2 (en) | 1997-06-18 |
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