JP2001086530A - 画像データ処理回路及び動画像復号化装置 - Google Patents

画像データ処理回路及び動画像復号化装置

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JP2001086530A
JP2001086530A JP26028299A JP26028299A JP2001086530A JP 2001086530 A JP2001086530 A JP 2001086530A JP 26028299 A JP26028299 A JP 26028299A JP 26028299 A JP26028299 A JP 26028299A JP 2001086530 A JP2001086530 A JP 2001086530A
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color difference
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difference signal
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Ikuo Seki
郁夫 関
Yoshiharu Kamiya
義治 上谷
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【課題】IDCT回路から出力される二種類の色差信号
を画素多重する処理を小さな回路規模で実現できる画像
データ処理回路を提供する。 【解決手段】各4ブロックの輝度信号データYと各1ブ
ロックの色差信号データCb,Crを入力し、書き込み
アドレス発生器23により輝度信号データYを所定単位
ずつ交互にFIFOメモリ20,21に、かつFIFO
メモリをブロック単位で入れ替えて書き込み、色差信号
データCb,Crを所定単位ずつ交互にFIFOメモリ
20,21に、かつFIFOメモリをブロック単位で入
れ替えて書き込み、読み出しアドレス発生器23により
FIFOメモリ20,21から輝度信号データYを所定
単位ずつ同時に、同一行、同一画素の色差信号データC
b,Crを同時に画像再生順に読み出した後、マルチプ
レクサ25により輝度信号データYを画像再生順に並べ
替え、色差信号データCb,Crを多重化する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、MPEG2デコー
ダのような動画像復号化装置に係り、特に逆離散コサイ
ン変換回路と動き補償予測回路の間にインタフェースと
して設けられる画像データ処理回路に関する。
【0002】
【従来の技術】動画像圧縮の国際標準としてMPEG
(Moving Picture Experts Group)2方式が規格化さ
れ、この方式に基づく動画像符号化装置(MPEG2エ
ンコーダ)及び動画像復号化装置(MPEG2デコー
ダ)がDVDシステムなどの蓄積系や、伝送系で実用化
されている。
【0003】MPEG2エンコーダにおいては、動画像
信号が動き補償予測と離散コサイン変換(DCT)及び
可変長符号化の組み合わせによって符号化される。動き
補償予測回路での予測モードには、大きく分けてイント
ラ(フレーム内符号化)モードとインター(フレーム間
符号化)モードとがあり、予測信号(但し、イントラモ
ードでは予測信号=0)と入力動画像信号との差である
予測誤差信号(イントラモードではイントラ画像信号)
について離散コサイン変換回路(DCT回路)によりD
CT係数が生成される。これらのDCT係数と、動き補
償予測に使用した動きベクトル、予測モード、量子化ス
テップサイズ及びマクロブロックタイプなどのヘッダ情
報が可変長符号化回路により可変長符号化される。それ
ぞれの可変長符号は多重化され、符号化ビットストリー
ムとしてMPEG2エンコーダから出力される。
【0004】MPEG2エンコーダから出力される符号
化ビットストリームは、蓄積媒体や伝送路を経てMPE
G2デコーダに入力される。MPEG2デコーダにおい
ては、入力された符号化ビットストリームに多重化され
ている可変長符号が可変長復号回路により復号され、量
子化DCT係数及びヘッダ情報が生成される。量子化D
CT係数は逆量子化され、さらに逆離散コサイン変換回
路(IDCT回路)を経て予測誤差信号(イントラモー
ドではイントラ画像信号)が生成される。予測誤差信号
から動き補償予測回路により予測信号が生成され、この
予測信号から復号画像信号が得られる。
【0005】動き補償予測回路では、既に復号された動
画像信号の輝度信号データYと二種類の色差信号データ
Cb,Crを参照画像メモリに参照画像データとして記
憶しておき、これらを読み出して半画素精度で動き補償
予測を行う(これをハーフペル補償という)。このハー
フペル補償に際しては、現在の画素に隣接する1画素乃
至3画素分の輝度信号データYと二種類の色差信号デー
タCb,Crを読み出す必要がある。
【0006】この場合、色差信号データCb,Crにつ
いては同一画素のデータの多重化、いわゆる画素多重を
行い、この多重化したデータを1ワードとして参照画像
メモリに格納しておくことにより、動き補償予測時に参
照画像メモリから読み出すワード数が削減され、メモリ
アクセス速度の低減が図られる。
【0007】MPEG2デコーダにおいては、IDCT
回路から輝度信号データYと二種類の色差信号データC
b,Crがそれぞれ1ブロック(8画素×8行)単位で
出力される。従って、上述のように参照画像メモリのア
クセス速度を低減するためには、IDCT回路から出力
される色差信号データCb,Crを画素多重することで
1ワードとする処理を行ってから、動き補償予測回路に
入力する処理が必要となる。
【0008】このようにIDCT回路から出力される二
種類の色差信号データCb,Crを並べ替えて画素多重
するために、IDCT回路と動き補償予測回路の間に設
けられる画像データ処理回路として従来、次の二つの構
成が知られている。
【0009】(1)IDCT回路から出力される色差信
号データCb,Crを1入力、1出力のFIFO(firs
t-in first-out)メモリに、対応する輝度信号データと
共に順次書き込んだ後、FIFOメモリからまずCb,
Crのいずれか一方のデータを対応する輝度信号データ
と共に読み出してバッファに保持し、次にCb,Crの
他方のデータを対応する輝度信号データYと共に読み出
して、マルチプレクサによりバッファに保持されていた
データと多重化して出力する。
【0010】しかし、この構成ではFIFOメモリの内
容をバッファに蓄積するためにオーバヘッド処理時間が
増大して、マルチプレクサからの出力信号のバンド幅が
低下し、またバッファを必要とするために回路規模が増
大するという問題点がある。
【0011】(2)IDCT回路から出力される色差信
号データCb,Crを1入力、2出力のFIFOメモリ
に、対応する輝度信号データYと共に順次書き込み、F
IFOメモリの2つの出力ポートからCb,Crの各デ
ータを対応する輝度信号データと共に同時に読み出す。
【0012】この構成によると、バッファへの蓄積に要
する時間が不要のため、バンド幅の低下は起こらない
が、1入力、2出力のFIFOメモリを必要とし、回路
規模が増大するという問題がある。
【0013】
【発明が解決しようとする課題】上述したように、従来
の技術ではIDCT回路と動き補償予測回路の間に設け
られる画像データ処理回路において、IDCT回路から
出力される二種類の色差信号を画素多重する処理を行う
ために1入力、1出力のFIFOメモリとバッファを用
いた第1の従来例では、バッファへの蓄積に要する時間
のために出力のバンド幅が低下すると共に、バッファに
より画像データ処理回路の回路規模が増大するという問
題点があり、1入力、2出力のFIFOメモリを用いる
第2の従来例では、バッファを必要としないが、回路規
模の大きなFIFOメモリを必要とし、やはり画像デー
タ処理回路の回路規模が大きくなってしまうという問題
点があった。
【0014】本発明は、IDCT回路から出力される二
種類の色差信号を画素多重する処理を小さな回路規模で
実現できる画像データ処理回路及びこれを用いた動画像
復号化装置を提供することを目的とする。
【0015】
【課題を解決するための手段】上記の課題を解決するた
め、本発明は水平方向に複数画素、垂直方向に複数行で
構成されるブロック単位でそれぞれ入力される各1ブロ
ックの第1及び第2の色差信号データを含む画像データ
を処理する画像データ処理回路において、第1及び第2
のFIFOメモリと、第1及び第2の色差信号データを
所定単位ずつ交互に第1及び第2のFIFOメモリの互
いに異なる方に書き込み、かつ第1及び第2の色差信号
データをそれぞれ書き込むべきFIFOメモリをブロッ
ク単位で入れ替える色差信号データ書き込み手段と、第
1及び第2のFIFOメモリから画像再生順に同一行、
同一画素の第1及び第2の色差信号データを同時に読み
出す読み出し手段と、第1及び第2のFIFOメモリか
ら画像再生順に同時に読み出された第1及び第2の色差
信号データを多重化する多重化手段とを有することを特
徴とする。
【0016】また、本発明は水平方向に複数画素、垂直
方向に複数行からなるブロック単位でそれぞれ入力され
る各4ブロックの輝度信号データと各1ブロックの第1
及び第2の色差信号データを含む画像データを処理する
画像データ処理回路において、第1及び第2のFIFO
メモリと、輝度信号データを所定単位ずつ交互に第1及
び第2のFIFOメモリに書き込み、かつ所定単位ずつ
の輝度信号データをそれぞれ書き込むべきFIFOメモ
リをブロック単位で入れ替える輝度信号データ書き込み
手段と、第1及び第2の色差信号データを所定単位ずつ
交互に第1及び第2のFIFOメモリの互いに異なる方
に書き込み、かつ第1及び第2の色差信号データをそれ
ぞれ書き込むべきFIFOメモリをブロック単位で入れ
替える色差信号データ書き込み手段と、第1及び第2の
FIFOメモリから輝度信号データを所定単位ずつ同時
に読み出す輝度信号データ読み出し手段と、第1及び第
2のFIFOメモリから画像再生順に同一行、同一画素
の第1及び第2の色差信号データを同時に読み出す色差
信号データ読み出し手段と、第1及び第2のFIFOメ
モリから読み出された輝度信号データを画像再生順に並
べ替えて多重化し、第1及び第2のFIFOメモリから
画像再生順に同時に読み出された同一行、同一画素の第
1及び第2の色差信号データを多重化する多重化手段と
を有することを特徴とする。
【0017】また、本発明は動画像信号データを構成す
る輝度信号データと第1及び第2の色差信号データに関
する量子化DCT係数データが可変長符号化された符号
化ビットストリームを可変長復号する可変長復号回路
と、この可変値長復号回路から出力される量子化DCT
係数データを逆量子化してDCT係数データを出力する
逆量子化回路と、この逆量子化回路から出力されるDC
T係数データを逆離散コサイン変換して4ブロックの輝
度信号データと各1ブロックの第1及び第2の色差信号
データからなる画像データを順次出力する逆離散コサイ
ン変換回路と、この逆離散コサイン回路から出力される
画像データを処理する画像データ処理回路と、この画像
データ処理回路から出力される画像データに対し動き補
償予測を行って動画像信号データを再生する動き補償予
測回路とからなる動画像復号化装置において、画像デー
タ処理回路を上述した第1及び第2のFIFOメモリ、
輝度信号データ書き込み手段、色差信号データ書き込み
手段、輝度信号データ読み出し手段、色差信号データ読
み出し手段及び多重化手段により構成したことを特徴と
する。
【0018】この場合、動き補償予測回路は、再生した
動画像信号データの輝度信号データと第1及び第2の色
差信号データを参照画像信号データとして格納する参照
画像メモリから読み出された参照画像信号データを用い
て、多重化手段から出力されるデータに対して動き補償
予測を行う。また、参照画像メモリは第1及び第2の色
差信号データの同一画素のデータを1ワードとして格納
する。
【0019】このように本発明では、二種類の色差信号
データを所定単位ずつ交互に二つのFIFOメモリの互
いに異なる方に書き込み、かつ二種類の色差信号データ
をそれぞれ書き込むべきFIFOメモリをブロック単位
で入れ替えるとともに、これらの各FIFOメモリから
画像再生順に同一行、同一画素の二種類の色差信号デー
タを同時に読み出して画素多重を行うことによって、画
素多重を小さな回路規模で実現できる。
【0020】すなわち、本発明では二種類の色差信号デ
ータを二つのFIFOメモリに同時に書き込むため、一
方の色差信号データをFIFOメモリに書き込み、FI
FOメモリの内容をバッファで保持して、他方の色差信
号データが入力されるときにバッファから一方の色差信
号データを読み出して画素多重を行う第1の従来例のよ
うにバッファへのデータ蓄積による出力バンド幅の低下
が起こることがなく、容量の大きなバッファも不要であ
る。
【0021】また、本発明では二つのFIFOメモリか
ら二種類の色差信号データを同時に読み出して画素多重
を行うため、FIFOメモリとしては1入力、1出力の
ものでよく、1入力、2出力のFIFOメモリを用いる
第2の従来例と比較してFIFOメモリ自体の回路規模
も小さくなる。
【0022】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 (MPEG2デコーダについて)まず、図1を用いて本
発明の画像データ処理回路が適用される動画像復号化装
置であるMPEG2デコーダについて説明する。
【0023】入力端子1には、蓄積系または伝送系から
送られてきた符号化ビットストリームが入力される。こ
の符号化ビットストリームは、図示しないMPEG2エ
ンコーダにより輝度信号データYと二種類の色差信号デ
ータCb,Crからなる動画像データを符号化して得ら
れた可変長符号を含んでおり、バッファ2に一時蓄積さ
れる。
【0024】バッファ2から読み出された符号化ビット
ストリームは、可変長復号回路3に入力され、MPEG
2エンコーダにおいて可変長符号化された量子化DCT
係数情報やヘッダ情報が再生される。ヘッダ情報として
は、量子化ステップサイズ情報、予測モード/動きベク
トル/マクロブロックタイプ情報などがある。量子化D
CT係数情報は、逆量子化回路4により量子化ステップ
サイズ情報に基づき逆量子化され、これによりDCT係
数情報が生成される。DCT係数情報は逆離散コサイン
変換回路(IDCT回路)5により逆離散コサイン変換
され、これにより得られた画像データは、画像データ処
理回路6により後述するように画像データの並べ替えが
行われることにより、二種類の色差信号データCb,C
rについて画素多重がなされた後、動き補償予測回路7
に入力される。
【0025】動き補償予測回路7は加算器8と予測器9
から構成され、外部の参照画像メモリ10に格納された
参照画像データを参照して動き補償予測を行い、再生画
像信号データを出力する。すなわち、IDCT回路5に
おいてはイントラモード(フレーム内符号化モード)で
は画像データ、またインターモード(フレーム間予測モ
ード)では予測誤差データが生成される。IDCT回路
5からのイントラ画像データまたは予測誤差データは加
算器8に入力され、ここで予測器9からの予測信号デー
タ(イントラモードでは予測信号データ=0)と加算さ
れ、局部復号信号データが生成される。局部復号信号デ
ータは予測器9に入力され、次画面の予測に用いられ
る。
【0026】予測器9は、局部復号信号データを複数画
面分(例えば、MPEG2の場合は4フィールド分)参
照画像データとして記憶した参照画像メモリ10を参照
して、予測モード/動きベクトル/マクロブロックタイ
プ情報に従って動き補償予測を行い、予測信号を生成す
る。予測器9により参照画像メモリ10を介して復号動
画像データが生成され、出力端子11から取り出され
る。なお、参照画像メモリ10には、色差信号データC
b,Crは画像データ処理回路6によって画素多重され
た形で格納される。
【0027】次に、図2を用いて画像データ処理回路6
の構成を説明する。画像データ処理回路6は、第1、第
2の1入力、1出力(入力ポート1個、出力ポート1
個)のFIFOメモリ20(Bank0),21(Bank1)、
書き込みバッファ22、書き込みアドレス発生器23、
読み出しアドレス発生器24及びマルチプレクサ(MP
X)25から構成される。
【0028】IDCT回路5から出力されるIDCTデ
ータ(輝度信号データYと色差信号データCb,Crか
らなる画像データ)は、書き込みバッファ22を介して
FIFOメモリ20,21の書き込みアドレス発生器2
3によって指定された書き込みアドレスに書き込まれ
る。FIFOメモリ20,21に書き込まれた画像デー
タは、読み出しアドレス発生器24により指定された読
み出しアドレスから読み出される。
【0029】FIFOメモリ20,21から読み出され
た画像データは、マルチプレクサ25により並べ替えら
れて二種類の色差データCb,Crについて多重化(画
素多重)が行われ、画像データ処理回路6から出力され
る。画像データ処理回路6から出力された画像データ
は、図1で説明した動き補償予測回路7に入力される。
【0030】次に、図2の各部について詳細に説明す
る。FIFOメモリ20,21は、それぞれ独立した書
き込みアドレス、読み出しアドレスを持ち、各々の1ア
ドレス当たりの桁幅は動き補償予測回路7への出力デー
タの桁幅の半分である。また、FIFOメモリ20,2
1のアドレスサイズは、1ブロック当たりの行数(垂直
方向の画素数=8行)の整数倍である。本実施形態で
は、4:2:0方式の1マクロブロック分の画像データ
を全て格納できるように、FIFOメモリ20,21の
アドレスサイズを6ブロック分の行数(8×6=48
行)と等しくした。4:2:0方式とは、MPEG2で
良く知られているように、輝度信号データYと色差信号
データCb,Crの信号比率Y:Cb:Crを奇数ライ
ンと偶数ラインで交互に4:2:0と4:0:2にする
方式であり、MPEG2では4:2:0と4:0:2を
総称して4:2:0方式と称している。
【0031】書き込みバッファ22は、IDCT回路5
からの画像データがFIFOメモリ20,21の各々の
ビット幅に揃うまで蓄積する回路であり、フリップフロ
ップ(FF)31を用いて構成される。本実施形態で
は、FIFOメモリ20,21の各々のビット幅は、画
像データである輝度信号データY、色差信号データC
b,Crがそれぞれ1画素当たり9ビットとして18ビ
ット(9ビット×2画素)であり、書き込みバッファ2
2の記憶容量はこれと等しい。この書き込みバッファ2
2の記憶容量は、第1の従来例の画像データ処理回路に
おいて出力段に使用されているバッファの記憶容量(1
ブロック分=8画素×8行=576ビット)より遙かに
小さく、書き込みバッファ22を設けたことによる回路
規模の増加は無視できる程度である。
【0032】書き込みアドレス発生器23は、IDCT
回路5から出力される輝度信号データY及び色差信号デ
ータCb,Crが有効なときIDCT回路5から供給さ
れるデータ有効指示信号Data Validに従ってFIFOメ
モリ20,21に与える書き込みアドレスや書き込みイ
ネーブル信号を発生する回路であり、カウンタ32とデ
コーダ33から構成される。カウンタ32は、データ有
効指示信号Data Validにより、輝度信号データY及び色
差信号データCb,Crが8画素分(72ビット)入力
される毎にクロック信号をカウントすることにより、書
き込みアドレスWA[6-1]の元となる6(MSB)〜0
(LSB)の7ビットデータWA[6-0]を発生する。デ
コーダ33は、WA[6-0]のうちの一部のビットのデー
タをデコードして書き込みイネーブル信号WEN0,W
EN1を発生する。
【0033】読み出しアドレス発生器24は、FIFO
メモリ20,21に与える読み出しアドレスRA0,R
A1やマルチプレクサ25に供給する制御信号を発生す
る回路であり、カウンタ34とブロックアドレスレジス
タ35及びアドレスデコーダ36から構成される。カウ
ンタ34は、動き補償予測回路7からの読み出し要求信
号Data Requestに従ってクロック信号をカウントし、読
み出しアドレスの元となる2(MSB)〜0(LSB)
の3ビットデータRA[2-0]を発生する。アドレスデコ
ーダ36は、ブロックアドレスレジスタ35からのブロ
ックアドレスと、読み出すべき画像データが輝度信号デ
ータY、色差信号データCb,Crのいずれであるかを
示す信号YC及びCBP(Coded Block Pattern:有意
ブロックパターン)に従って、データRA[2-0]からF
IFOメモリ20,21に与える読み出しアドレスRA
0,RA1を生成すると共に、マルチプレクサ25への
制御信号を発生する。
【0034】マルチプレクサ25は、読み出しアドレス
発生器24からの制御信号(ブロックアドレスを含む)
により制御され、FIFOメモリ20,21から読み出
された画像データを画像再生順に従って並べ替えて多重
化して取り出し、画像データ処理回路6の出力とする。
【0035】次に、画像データ処理回路6の動作を図3
〜図5及び表1〜表5を参照して具体的に説明する。 [FIFOメモリ20,21の書き込み動作](図3、
図4、表1参照) まず、FIFOメモリ20,21の書き込み動作を図
3、図4及び表1を用いて説明する。図3はFIFO2
0,21に与える書き込みアドレスWA[6-1]及び書き
込みイネーブル信号WEN0,WEN1を示し、図4は
IDCT回路5からの輝度信号データY及び色差信号デ
ータCb,Crの出力順序とFIFOメモリ20,21
への書き込み順序及び書き込み後のFIFOメモリ2
0,21の内部状態を示している。
【0036】IDCT回路5から出力される画像データ
は、1つのマクロブロックが輝度信号データYの4ブロ
ック、色差信号データCb,Crの各1ブロックから構
成されており、所定のブロック順に所定単位(例えば4
画素=36ビット)ずつ出力される。
【0037】すなわち、輝度信号データYの各ブロック
(輝度ブロック)をY0x,Y1x,Y2x,Y3xと
すれば、IDCT回路5からは最初に左上の輝度ブロッ
クY0xのデータがY00,Y01,…,Y0fのよう
に所定単位ずつ出力され、次に右上の輝度ブロックY1
xのデータ、次に左下の輝度ブロックY2xのデータ、
最後に右下の輝度ブロックY3xのデータが同様に所定
単位ずつ出力される。
【0038】一方、色差信号データCb,Crについて
は、各ブロック(色差ブロック)をCb0x,Cr0x
とすれば、IDCT回路5から輝度信号データYに続い
て、まず左側の色差ブロックCb0xがCb00,Cb
01,…,Cb0fのように所定単位ずつ出力され、次
に右側の色差ブロックCr0xがCr00,Cr01,
…,Cr0fのように所定単位ずつ出力される。
【0039】書き込みアドレス発生器23は、IDCT
回路5からの画像データ中のイントラ画像データに同期
して、FIFO20,21に対し図3(a)(b)に示
す書き込みイネーブル信号WEN0,WEN1を発生
し、また書き込みを行う度に図3(a)に示す書き込み
アドレスWA[6-1]を1インクリメントさせる。表1
に、書き込みイネーブル信号WEN0,WEN1の生成
規則を示したように、WEN0,WEN1はカウンタ3
2の出力データWA[6-0]の下位から4ビット目のWA
[4]とLSBのWA[0]をデコードすることによって生成
される。
【0040】
【表1】
【0041】データ有効指示信号Data Validが有効
(“1”)のとき、表1に示されるように、書き込みイ
ネーブル信号WEN0,WEN1は、基本的にIDCT
回路5から画像データが所定単位出力される毎に交互に
“1”となるが、1ブロック(8行)毎に“1”となる
順序が入れ替わる。これによって、図4に示すようにF
IFOメモリ20(Bank0),21(Bank1)に画像デー
タを書き込む順序も、1ブロック毎に入れ替わることに
なる。
【0042】例えば、輝度ブロックY0xは偶数(0,
2,…)番目のデータY00,Y02,…,Y0eがF
IFO20に順次書き込まれ、奇数(1,3,…)番目
のデータY01,Y03,…,Y0fがFIFO21に
順次書き込まれるが、次の輝度ブロックY1xは逆に奇
数番目のデータY11,Y13,…,Y1fがFIFO
20に順次書き込まれ、偶数番目のデータY10,Y1
2,…,Y1eがFIFO21に順次書き込まれる。
【0043】同様に、色差ブロックCb0xは偶数番目
のデータCb00,Cb02,…,Cb0eがFIFO
20に順次書き込まれ、奇数番目のデータCb01,C
b03,…,Cb0fがFIFO21に順次書き込まれ
るが、色差ブロックCr0xは奇数番目のデータCr0
1,Cr03,…,Cr0fがFIFO20に順次書き
込まれ、偶数番目のデータCb00,Cb02,…,C
b0eがFIFO21に順次書き込まれる。
【0044】二種類の色差信号データCb,Crのブロ
ックCb0x,Cr0xは、図4の左側に示したように
隣接しているため、色差ブロックCb0x,Cr0xの
同一行の同一画素(水平方向の位置及び垂直方向の位置
が同じ画素)のデータは、FIFOメモリ20,21の
互いに異なる方にそれぞれ書き込まれる。すなわち、色
差ブロックCb0xのある行のある画素のデータがFI
FOメモリ20に書き込まれるとき、色差ブロックCr
0xの同一行の同一画素のデータがFIFOメモリ21
に書き込まれ、色差ブロックCb0xのある行のある画
素のデータがFIFOメモリ21に書き込まれるとき、
色差ブロックCr0xの同一行の同一画素のデータがF
IFOメモリ20に書き込まれる。
【0045】[FIFOメモリ20,21の読み出し動
作](図5、表2〜表5参照) 次に、FIFOメモリ20,21の読み出し動作を図5
及び表2〜表5を用いて説明する。図5は、上述のよう
にして書き込みがなされたFIFOメモリ20,21の
内部状態及びFIFOメモリ20,21からの読み出し
順序を示している。
【0046】動き補償予測回路7からの読み出し要求信
号Data Requestにより、FIFOメモリ20,21から
輝度信号データYは4つの輝度ブロックY0x,Y1
x,Y2x,Y3xが読み出され、また色差信号データ
Cb,Crは2つの色差ブロックCb0x,Cr0xが
同時に読み出される。
【0047】表2及び表3に、読み出しアドレス発生器
24がFIFOメモリ20,21に与えるリードアドレ
スRAの発生規則を示す。
【0048】
【表2】
【0049】
【表3】
【0050】表2はフレームDCT、表3はフィールド
DCTの場合である。MPEG2で良く知られているよ
うに、フレームDCTは1つのマクロブロックの輝度信
号データYを4つの輝度ブロックY0x,Y1x,Y2
x,Y3xに分割する際に、各輝度ブロックをフレーム
構造とする方式、フィールドDCTは同じく各輝度ブロ
ックをフィールド構造とする方式である。
【0051】表2及び表3において、RA0[5-3],R
A1[5-3]はFIFOメモリ20,21の読み出しアド
レスRA0,RA1の下位3ビット目から下位5ビット
目までのデータであり、FIFOメモリ20,21のブ
ロック単位の読み出しアドレスに相当する。また、RA
0[2-0],RA1[2-0]は読み出しアドレスRA0,RA
1の最下位ビット(LSB)から下位2ビット目までの
データである。表2及び表3は、紙面の下方向(時間軸
方向)に沿って、つまり時間の進行に従って、読み出し
アドレスRA0,RA1のうちのRA0[5-3],RA1
[5-3],RA0[2-0],RA1[2-0]の値がそれぞれ変化
する様子を示している。
【0052】FIFOメモリ20,21から読み出され
る画像データが輝度信号データYであるか、色差信号デ
ータCb,Crであるかに応じて、以下の(a)(b)
の二種類の動作をとる。これらの動作は、基本的にはブ
ロック単位のアドレスの入れ替え動作と、2つのFIF
Oメモリ20,21の入れ替え動作を組み合わせて、画
像再生順にデータを取り出している。
【0053】(a)輝度信号データYの読み出し動作 輝度信号データYの読み出しに際しては、FIFOメモ
リ20,21から同一ブロックの同一行のデータが順次
所定単位ずつ読み出される。すなわち、図5に示される
ように、例えば輝度ブロックY0xは偶数(0,2,
…)番目のデータY00,Y02,…,Y0eがFIF
O20から読み出され、同時に奇数(1,3,…)番目
のデータY01,Y03,…,Y0fがFIFO21か
ら順次読み出される。同様に、輝度ブロックY1xは奇
数番目のデータY11,Y13,…,Y1fがFIFO
20から読み出され、同時に偶数番目のデータY10,
Y12,…,Y1eがFIFO21から読み出される。
【0054】こうしてFIFOメモリ20,21から読
み出された輝度信号データYは、マルチプレクサ25に
出力される。マルチプレクサ25は、読み出しアドレス
発生器24から供給されるブロックアドレスを参照し
て、FIFOメモリ20,21から所定単位ずつ読み出
された輝度信号データYの並びを画像再生順に、つまり
Y00,Y01,Y02,…,Y0e,Y0f,Y1
0,Y11,Y12,…,Y1e,Y1f,Y20,Y
21,Y22,…,Y2e,Y2f,Y30,Y31,
Y32,…,Y3e,Y3fの順に並べ替える。
【0055】
【表4】
【0056】表4は、マルチプレクサ25による輝度信
号データYの多重化規則であり、読み出しアドレスRA
0のうちの下位3ビット目及び最下位ビットの値RA0
[3],RA0[0]に従って、マルチプレクサ25の出力の
上位(Upper)36ビット、下位(Lower)36ビットに
対して、FIFOメモリ20(Bank0),21(Bank1)
から読み出されたデータのいずれかを割り当てることを
表している。
【0057】(b)色差信号データCb,Crの読み出
し動作 色差信号データCb,Crの読み出しに際しては、同じ
画素の色差信号データCb,CrがFIFOメモリ2
0,21から別々にかつ同時に順次所定単位ずつ読み出
される。すなわち、図5に示されるように、色差ブロッ
クCb0xの偶数(0,2,…)番目のデータCb0
0,Cb02,…,Cb0eがFIFO20から読み出
されるとき、同時に色差ブロックCr0xの偶数番目の
データCr00,Cr02,…,Cr0eがFIFO2
1から順次読み出される。また、色差ブロックCb0x
の奇数(1,3,…)番目のデータCb01,Cb0
3,…,Cb0fがFIFO21から読み出されると
き、同時に色差ブロックCr0xの奇数番目のデータC
r01,Cr03,…,Cr0fがFIFO20から読
み出される。
【0058】こうしてFIFOメモリ20,21から読
み出された色差信号データCb,Crは、マルチプレク
サ25に出力される。マルチプレクサ25は、(a)の
輝度信号データYの読み出し時と同様に読み出しアドレ
ス発生器24から供給されるブロックアドレスを参照し
て、FIFOメモリ20,21から同時に読み出された
同一行の同一画素の色差信号データCb,Crを多重化
して出力する。
【0059】
【表5】
【0060】表5は、マルチプレクサ25による色差信
号データCb,Crの多重化規則であり、読み出しアド
レスRA0のうちの下位から3ビット目及び最下位ビッ
トの値RA0[3],RA0[0]に従って、マルチプレクサ
25のCb,Crの各出力に対して、FIFOメモリ2
0(Bank0),21(Bank1)から読み出されたデータの
いずれかを割り当てることを表している。
【0061】このように本実施形態によると、FIFO
メモリ20,21から同一行の同一画素の色差信号デー
タCb,Crを同時に取り出すことができるため、マル
チプレクサ25はこれを単純に多重化すれば画素多重が
可能である。従って、第1の従来例でCb,Crの画素
多重のために必要としたバッファが不要となるため、回
路規模が小さくなる。また、使用するFIFOメモリ2
0,21はいずれも1入力、1出力のものでよいため、
1入力、2出力のFIFOメモリを使用する第2の従来
例と比較しても、回路規模を小さくできる。
【0062】さらに、本実施形態によるとFIFOメモ
リ20,21への書き込み時に、入力される画像データ
の各ブロックが輝度信号データY及び二種類の色差信号
データCb,Crのいずれに属するかを示す情報が不要
であり、システム設計時の利便性に貢献することができ
る。
【0063】なお、本発明の本質的な動作とは関係ない
が、本実施形態では読み出しアドレス発生器24におい
てCBP(Coded Block Pattern)を参照して、FIF
O20,21中に存在しないNot Coded Block(CBP
の該当ビット=0)をアドレス生成のための計算から除
外している。また、マルチプレクサ25はNot CodedBlo
ckにおいてFIFO20,21の出力に代えて0値を出
力する機能を持っている。さらに、DCT形式(フレー
ムDCT/フィールドDCT)の違いによっても読み出
しアドレスの生成規則を変更していることは前述した通
りである。このように本実施形態では、IDCT回路か
らの画像データの出力形式を柔軟に変更することが容易
な構成となっている。
【0064】
【発明の効果】以上説明したように、本発明によればI
DCT回路から出力される二種類の色差信号を画素多重
する処理を小さな回路規模で実現できる画像データ処理
回路を提供することができ、これを用いた動画像復号化
装置の低価格化に寄与することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る動画像復号化装置
(MPEG2デコーダ)の概略構成を示すブロック図
【図2】同実施形態における画像データ処理回路の詳細
な構成を示すブロック図
【図3】同実施形態の動作を説明するための画像データ
処理回路内のFIFOメモリに与える書き込みアドレス
及び書き込みイネーブル信号について示すタイムチャー
【図4】同実施形態の動作を説明するためのIDCT回
路からの輝度信号データ及び色差信号データの出力順序
とFIFOメモリへの書き込み順序および書き込み後の
FIFOメモリの内部状態を示す図
【図5】同実施形態の動作を説明するための輝度信号デ
ータ及び色差信号データの書き込みがなされたFIFO
メモリの内部状態及びFIFOからの読み出し順序を示
す図
【符号の説明】
1…符号化ビットストリームの入力端子 2…バッファ 3…可変長復号回路 4…逆量子化回路 5…逆離散コサイン変換回路 6…画像データ処理回路 7…動き補償予測回路 8…加算器 9…予測器 10…参照画像メモリ 11…再生画像信号の出力端子 20,21…FIFOメモリ 22…書き込みバッファ 23…書き込みアドレス発生器 24…読み出しアドレス発生器 25…マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5C057 AA06 CE10 EA02 EA07 ED09 EG01 EM09 EM13 GF07 GG01 GG06 GG07 5C059 KK01 KK08 MA00 MA23 ME01 NN15 PP04 PP16 UA02 UA33 UA35 UA36 UA38

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】水平方向に複数画素、垂直方向に複数行で
    構成されるブロック単位でそれぞれ入力される各1ブロ
    ックの第1及び第2の色差信号データを含む画像データ
    を処理する画像データ処理回路において、 第1及び第2のFIFOメモリと、 第1及び第2の色差信号データを所定単位ずつ交互に第
    1及び第2のFIFOメモリの互いに異なる方に書き込
    み、かつ第1及び第2の色差信号データをそれぞれ書き
    込むべきFIFOメモリをブロック単位で入れ替える色
    差信号データ書き込み手段と、 前記第1及び第2のFIFOメモリから画像再生順に同
    一行、同一画素の第1及び第2の色差信号データを同時
    に読み出す読み出し手段と、 前記読み出し手段により前記第1及び第2のFIFOメ
    モリから画像再生順に同時に読み出された第1及び第2
    の色差信号データを多重化する多重化手段とを有するこ
    とを特徴とする画像データ処理回路。
  2. 【請求項2】水平方向に複数画素、垂直方向に複数行か
    らなるブロック単位でそれぞれ入力される各4ブロック
    の輝度信号データと各1ブロックの第1及び第2の色差
    信号データを含む画像データを処理する画像データ処理
    回路において、 第1及び第2のFIFOメモリと、 輝度信号データを所定単位ずつ交互に第1及び第2のF
    IFOメモリに書き込み、かつ所定単位ずつの輝度信号
    データをそれぞれ書き込むべきFIFOメモリをブロッ
    ク単位で入れ替える輝度信号データ書き込み手段と、 第1及び第2の色差信号データを所定単位ずつ交互に第
    1及び第2のFIFOメモリの互いに異なる方に書き込
    み、かつ第1及び第2の色差信号データをそれぞれ書き
    込むべきFIFOメモリをブロック単位で入れ替える色
    差信号データ書き込み手段と、 前記第1及び第2のFIFOメモリから前記輝度信号デ
    ータを所定単位ずつ同時に読み出す輝度信号データ読み
    出し手段と、 前記第1及び第2のFIFOメモリから画像再生順に同
    一行、同一画素の第1及び第2の色差信号データを同時
    に読み出す色差信号データ読み出し手段と、 前記第1及び第2のFIFOメモリから読み出された輝
    度信号データを画像再生順に並べ替えて多重化し、前記
    第1及び第2のFIFOメモリから画像再生順に同時に
    読み出された同一行、同一画素の第1及び第2の色差信
    号データを多重化する多重化手段とを有することを特徴
    とする画像データ処理回路。
  3. 【請求項3】前記第1及び第2のFIFOメモリは、そ
    れぞれ1個の入力ポートと1個の出力ポートを有する請
    求項1または2記載の画像データ処理回路。
  4. 【請求項4】動画像信号データを構成する輝度信号デー
    タと第1及び第2の色差信号データに関する量子化DC
    T係数データが可変長符号化された符号化ビットストリ
    ームを可変長復号する可変長復号回路と、 前記可変値長復号回路から出力される量子化DCT係数
    データを逆量子化してDCT係数データを出力する逆量
    子化回路と、 前記逆量子化回路から出力されるDCT係数データを逆
    離散コサイン変換して4ブロックの輝度信号データと各
    1ブロックの第1及び第2の色差信号データからなる画
    像データを順次出力する逆離散コサイン変換回路と、 前記逆離散コサイン回路から出力される画像データを処
    理する画像データ処理回路と、 前記画像データ処理回路から出力される画像データに対
    し動き補償予測を行って動画像信号データを再生する動
    き補償予測回路とを具備し、 前記画像データ処理回路は、 第1及び第2のFIFOメモリと、 前記逆離散コサイン変換回路から出力される輝度信号デ
    ータを所定単位ずつ交互に第1及び第2のFIFOメモ
    リに書き込み、かつ所定単位ずつの輝度信号データをそ
    れぞれ書き込むべきFIFOメモリをブロック単位で入
    れ替える輝度信号データ書き込み手段と、 前記逆離散コサイン変換回路から出力される第1及び第
    2の色差信号データを所定単位ずつ交互に第1及び第2
    のFIFOメモリの互いに異なる方に書き込み、かつ第
    1及び第2の色差信号データをそれぞれ書き込むべきF
    IFOメモリをブロック単位で入れ替える色差信号デー
    タ書き込み手段と、 前記第1及び第2のFIFOメモリから前記輝度信号デ
    ータを所定単位ずつ同時に読み出す輝度信号データ読み
    出し手段と、 前記第1及び第2のFIFOメモリから画像再生順に同
    一行、同一画素の第1及び第2の色差信号データを同時
    に読み出す色差信号データ読み出し手段と、 前記第1及び第2のFIFOメモリから読み出された輝
    度信号データを画像再生順に並べ替えて多重化し、前記
    第1及び第2のFIFOメモリから画像再生順に同時に
    読み出された同一行、同一画素の第1及び第2の色差信
    号データを多重化する多重化手段とを有することを特徴
    とする動画像復号化装置。
  5. 【請求項5】前記動き補償予測回路は、再生した動画像
    信号データの輝度信号データと第1及び第2の色差信号
    データを参照画像信号データとして格納する参照画像メ
    モリから読み出された参照画像信号データを用いて、前
    記多重化手段から出力されるデータに対して動き補償予
    測を行う請求項4に記載の動画像復号化装置。
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