KR19980075611A - 움직임 보상장치의 입력버퍼 - Google Patents

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KR19980075611A
KR19980075611A KR1019970011853A KR19970011853A KR19980075611A KR 19980075611 A KR19980075611 A KR 19980075611A KR 1019970011853 A KR1019970011853 A KR 1019970011853A KR 19970011853 A KR19970011853 A KR 19970011853A KR 19980075611 A KR19980075611 A KR 19980075611A
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김민년
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배순훈
대우전자 주식회사
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Abstract

본 발명은 움직임 보상장치의 입력버퍼에 관한 것으로서, 본 발명의 장치는 쓰기 어드레스 신호에 따라 화소 데이터를 저장하고, 저장된 화소 데이터를 읽기 어드레스 신호에 따라 출력하는 저장수단(612); 및 블록의 시작을 알리는 신호를 입력받아 상기 저장수단(612)으로부터의 화소 데이터를 인터페이싱하여 출력하는 인터페이스 수단(614)으로 구성되며, 상기와 같이 구성된 본 발명에 따르면 영상 복호화기에서 움직임 보상을 수행함에 있어서 동작 속도가 서로 다른 블록간에 인터페이싱 기능을 수행하는 블록을 구비하므로써 움직임 보상을 효율적으로 수행할 수 있다.

Description

움직임 보상장치의 입력버퍼
본 발명은 움직임 보상장치의 입력버퍼에 관한 것으로, 특히 영상 복호화기(video decoder)에서 역 이산여현변환(IDCT: Inverse Discrete Cosine Transform )된 영상 데이터와 움직임 벡터(mv: motion vector)를 이용하여 움직임 보상(MC: Motion Compensation)을 효율적으로 수행하기 위해 화소 데이터를 인터페이싱 하도록 되어진 움직임 보상장치의 입력버퍼에 관한 것이다.
일반적으로 고화질 텔레비젼(HDTV: High Definition TeleVision) 신호의 전송을 위해서는 대역 압축이 반드시 필요하게 되는데, 이때 대역을 압축하기 위한 방법으로는 크게 세가지가 있다. 첫째, 화상과 다음 화상간의 관계, 즉 움직임 벡터(mv)의 값을 이용하여 전송 정보량을 줄이는 기법과, 둘째로 한 화상내의 정보 압축을 위한 이산여현변환(DCT: Discrete Cosine Transformation)과 양자화(Q: Quantization)기법, 그리고 셋째로 이들 변환된 정보를 확률적 분포에 의해 적절한 크기의 비트로 변환하는 가변길이 부호화(VLC: Variable Length Coding)기법이 있다.
상기 대역 압축 기법중 움직임 보상(motion compensation)은 보다 나은 화질의 영상으로 복원하기 위해 영상 부호화시 검출된 움직임 벡터를 이용하여 영상 데이터량을 감소시키는 기술을 말한다. 동영상 부호화에서는 높은 데이터 압축률을 얻기 위하여 시간적인 중복성을 제거하는 움직임 보상 부호화(motion compensated coding)를 행하고 있으며, 이러한 움직임 보상 부호화 방법은 MPEG(Moving Picture Expert Group) 및 H.261(ITU-T: International Telecommunication Union - Telecommunication Standardization 에서 정해진 권고 번호중 하나) 등의 국제 영상 부호화 표준에서도 중요한 부분을 차지하고 있다.
움직임 보상 부호화 기법의 핵심 기술은 움직임 벡터를 검출하는 것으로, 일반적으로 블록 정합 알고리즘(Block Matching Algorithm: 이하, BMA 라 한다.)과 화소 순환 알고리즘(Pixel Recursive Algorithm: 이하, PRA 라 한다.)으로 나누어진다. 데이터 감축면에서는 PRA 방식이 BMA 방식보다 우수하나 시스템의 복잡도 측면에서는 블록단위로 처리하는 BMA 방식이 화소단위로 처리하는 PRA 방식보다 계산량이 적고 하드웨어 구현이 용이하기 때문에 대부분의 움직임 부호화에 널리 이용되고 있다. BMA 로 움직임을 추정할 경우, 가장 일반적인 탐색 방법은 완전 탐색 방법(Full search algorithm)인데, 이러한 방법은 이전 프레임의 탐색 영역내에서 모든 블록에 대하여 탐색한 후, 현 프레임의 기준 블록과 가장 유사한 블록을 찾기 때문에 최적의 방법이라 할 수 있다.
움직임 보상에 관한 기술은 미국 특허번호 5,379,076호, 5,469,517호, 5,473,379호 등에 개시되어 있는데, 이러한 움직임 보상 부호화는 이전 프레임을 이용하여 움직임 추정 및 보상을 행하는 과정과 보상된 영상과 원 영상과의 차분 신호를 부호화하는 과정으로 이루어져 있으며, 움직임의 추정이 정확할수록 보다 단순한 차분 신호를 얻을 수 있어 부호화 효율을 높일 수 있다.
이처럼 영상 부호화기(video encoder)에서 움직임 추정을 수행하여 움직임 벡터를 구한 후, 움직임 벡터를 전송하면 영상 복호화기(video decoder)에서는 역 이산여현 변환된 영상 데이터와 그 움직임 벡터를 이용하여 움직임 보상을 효율적으로 수행하기 위해서는 보상할 데이터를 적절히 인터페이싱 해야할 필요성이 제기된다.
이에 본 발명은 상기한 바와 같은 필요성을 충족시키기 위해 안출된 것으로, 영상 복호화기에서 효율적으로 움직임 보상을 수행하기 위해 움직임 보상될 데이터를 적절히 인터페이싱 하도록 되어진 움직임 보상장치의 입력버퍼를 제공하는데 그 목적이 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 움직임 보상장치의 입력버퍼는, 쓰기 어드레스 신호에 따라 화소 데이터를 저장하고, 저장된 화소 데이터를 읽기 어드레스 신호에 따라 출력하는 저장수단; 및
블록의 시작을 알리는 신호를 입력받아 상기 저장수단으로부터의 화소 데이터를 인터페이싱하여 출력하는 인터페이스 수단으로 구성된 것을 특징으로 한다.
상기와 같이 구성된 본 발명에 따르면 영상 복호화기에서 움직임 보상을 수행함에 있어서 서로 동작속도가 다른 기능 블록사이에 데이터의 입출력을 적절히 인터페이싱하는 기능 블록을 구비하므로써 움직임 보상을 원할하게 수행할 수 있다.
도 1 은 일반적인 MPEG-2 영상 복호화기의 개념 블록도,
도 2 는 본 발명에 따른 입력버퍼가 포함된 움직임 보상장치의 전체 구성블 록도,
도 3 은 본 발명에 따른 움직임 보상장치의 입력버퍼에 대한 구성 블록도,
도 4 는 도 3 에 도시된 인터페이스 수단의 세부 구성도,
도 5 의 (a)는 한 매크로블록의 휘도신호(Y)에 대한 포맷도,
(b)와(c)는 색차신호(Cb, Cr)에 대한 포맷도,
(d)는 본 발명의 입력버퍼로 전송된 데이터의 포맷도이다.
* 도면의 주요부분에 대한 부호의 설명
100: 움직임 보상 제어부 200: 메모리 제어부
300: 메모리 400: 버스 제어부
500: 공통 버스 600: 움직임 보상부
610: 입력 버퍼 612: 저장 수단
612-1: 제 1 저장부 612-2: 제 2 저장부
614: 인터페이스 수단 614a : 래치부
614a-1: 제 1 래치 614a-2: 제 2 래치
614a-3: 제 3 래치 614b: 계수부
614c: 데이터 결합부 630: 반화소 보상부
650: 합산부 670: 출력 버퍼
이하, 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.
우선, 본 발명의 이해를 돕기 위해 MPEG-2 영상 복호화기에 대해서 살펴보면 다음과 같다.
도 1 은 일반적인 MPEG-2 영상 복호화기의 개념 블록도로서, 영상 복호화기는 버퍼(10), 역다중화 및 가변길이 복호블록(20: DeMux VLD), 역양자화 블록(30: IQ), 역 이산여현 변환블록(40: IDCT), 움직임 보상블록(50: MC) 및 선택블록(60)으로 구성되어 있다.
도 1 에 도시된 바와 같이, 버퍼(10)는 영상 부호화기(도시하지 않음)로부터 전송된 부호화된 비트 스트림을 입력받아 버퍼링을 수행한 후 그 버퍼링된 비트 스트림을 출력한다.
역다중화 및 가변길이 복호블록(20)은 상기 버퍼(10)로부터 버퍼링된 비트 스트림을 입력받아 역다중화 및 가변길이 복호화(VLD: Variable Length Decoding)를 수행하여 양자화 레벨, 이산여현변환 모드 및 움직임 보상정보를 출력한다. 여기서, 가변길이 복호화(VLD)를 수행하는 이유는 영상 부호화기에서 가변길이 부호화(VLC)가 수행되었기 때문이다.
역양자화 블록(30)은 상기 역다중화 및 가변길이 복호블록(20)으로부터 입력된 양자화 레벨 정보에 따라 가변길이 복호화된 영상 데이터를 역양자화시키는데, 여기서 역양자화(IQ)를 수행하는 이유는 영상 부호화기에서 양자화(Q)가 수행되었기 때문이다.
역 이산여현 변환블록(40)은 상기 역다중화 및 가변길이 복호블록(20)으로부터 입력된 이산여현변환 모드 정보(필드 DCT 인지 프레임 DCT인지에 대한 정보)에 따라 역양자화된 영상 데이터에 대해 역이산여현변환을 수행하는데, 여기서 역 이산여현변환(IDCT)을 수행하는 이유는 영상 부호화기에서 이산여현변환(DCT)이 수행되었기 때문이다.
움직임 보상블록(50)은 상기 역다중화 및 가변길이 복호블록(20)으로부터 입력된 움직임 보상정보(즉, 움직임 벡터, 플래그)에 따라 상기 역 이산여현 변환블록(40)으로부터의 역 이산여현변환된 영상 데이터를 입력받아 움직임 보상을 수행하는데, 본 발명은 이 움직임 보상 블록(50)에 관한 것이다.
마지막으로 선택 블록(60)은 상기 역 이산여현 변환블록(40)으로부터의 역 이산여현변환된 영상 데이터 또는 상기 움직임 보상블록(50)으로부터의 움직임 보상된 영상 데이터중에서 하나를 선택하여 출력한다.
도 2 는 본 발명에 따른 입력버퍼가 포함된 움직임 보상장치의 전체 구성블록도로서, 도 2 에 도시된 움직임 보상장치는 움직임 보상 제어부(100), 메모리 제어부(200), 메모리(300), 버스 제어부(400), 공통 버스(500) 및 움직임 보상부(600)로 구성되어 있다.
움직임 보상 제어부(100)에서는 가변길이 복호부(도 1 참조: 20)로부터 움직임 벡터(mv)와 플래그(flag)를 입력받아 움직임 보상 과정을 제어하기 위한 움직임 보상 제어신호를 발생하고, 움직임 보상의 계산 과정에 대한 타이밍을 조절한다. 이때 플래그(flag)는 움직임 보상을 위한 정보로서 유효한 데이터인지를 알려주는 신호(decoded _pels), I-픽쳐, P-픽쳐, B-픽쳐중 어느 픽쳐에 해당하는 지를 알려주는 신호(picture_coding_type), 상위필드, 하위필드, 프레임 픽쳐중 어느 것에 해당되는 지를 알려주는 신호(picture_structure), 움직임의 형태를 알려주는 신호(motion_type), 필드 이산여현변환인지 프레임 이산여현변환인 지를 알려주는 신호(dct_type), 순방향, 역방향, 양방향 예측중 어느 예측에 해당하는 지를 알려주는 신호(macroblock_motion_forward, macroblock _motion_backward)등이 있다.
메모리 제어부(200)에서는 가변길이 복호부(도 1 참조: 20)로부터 움직임 벡터(mv)와 플래그(flag)를 입력받아 읽기/쓰기 어드레스 신호 및 메모리 제어신호를 발생하고, 후단의 버스 제어부(400)로부터 버스 모드 신호(bus_mode)를 입력받아 쓰기 어드레스 신호(write_address)를 출력한다.
메모리(300)에서는 상기 메모리 제어부(200)로부터의 어드레스 신호에 따라 보상된 화소 데이터를 읽거나 쓰는 역할을 하는데, 이 메모리(300)에는 네 개분의 프레임(I-픽쳐, B-픽쳐, P-픽쳐등)을 저장하도록 되어 있다.
버스 제어부(400)에서는 버스 제어 신호와 버스 모드 신호(bus_mode)를 출력한다.
공통 버스(500)에서는 상기 버스 제어부(400)로부터의 버스 제어신호에 따라 상기 메모리(300)에 저장시킬 보상된 화소 데이터와 디스플레이부(도시하지 않음)와 같은 다른 기능블록으로 보낼 보상된 화소 데이터를 전송하기 위한 전송로 역할을 하는데, 이 공통 버스(500)는 12 개의 화소(pel) 즉, 96 비트의 화소 데이터를 전송하도록 되어 있다.
움직임 보상부(600)에서는 상기 움직임 보상 제어부(100)로부터의 움직임 보상 제어신호에 따라 상기 공통 버스(500)로부터 입력된 화소 데이터와 역 이산여현변환부(도 1 참조: 40)로부터 입력된 역 이산여현변환된 데이터를 이용하여 움직임 보상을 수행한다. 본 발명은 도 2 에 도시된 움직임 보상장치의 구성중 움직임 보상부(600)와 관련이 있는데, 구체적으로는 입력버퍼(610)에 관한 것이다.
한편, 도 2 를 참조하면 상기 움직임 보상부(600)는 입력버퍼(610), 반화소 보상부(630), 합산부(650) 및 출력버퍼(670)로 이루어져 있다. 여기서, 움직임 보상부(600)의 내부에 입력버퍼(610)와 출력버퍼(670)를 구비한 이유는 상기 메모리(300)와 움직임 보상부(600)의 동작 속도가 다르기 때문이다. 즉, 상기 메모리(300)는 81MHz 로 동작하고, 움직임 보상부(600)는 54MHz 로 동작하기 때문이다.
입력버퍼(610)에서는 상기 움직임 보상 제어부(100)로부터의 움직임 보상 제어 신호(start_block: 블록의 시작을 알리는 신호로서 이 신호는 카운팅을 시작할 때 이용된다.)와 읽기 어드레스 신호(read_address: 움직임보상 제어부(100)로 입력된 버스 모드 신호에 따라 발생된다.)에 따라 상기 메모리(300)로부터의 12 화소 단위의 화소 데이터를 상기 공통 버스(500)를 통해 입력받아 인터페이싱을 수행한 후, 9 화소 단위로 출력한다. 이때, 입력 버퍼(610)는 블록단위로 데이터를 처리하도록 구현할 수 있다.
반화소 보상부(630)에서는 상기 움직임 보상 제어부(100)로부터의 움직임 보상 제어 신호 즉, 반화소 보상을 할 것인지 아니면 안할 것인지를 알려주는 신호(hpctl)에 따라 상기 입력버퍼(610)로부터의 9 화소 단위의 화소 데이터를 반화소 보상을 하거나 그대로 2 화소 단위로 출력하고, 순방향, 역방향, 양방향 예측중 어느 예측에 해당하는 지를 알려주는 신호(mb_type)에 따라 I-픽쳐에 대한 화소 데이터, P-픽쳐에 대한 화소 데이터 또는 I-픽쳐와 P-픽쳐의 화소 데이터에 대한 평균값을 2 화소 단위로 출력한다.
합산부(650)에서는 상기 움직임 보상 제어부(100)로부터의 움직임 보상 제어 신호(dct_type: 필드 DCT 가 수행되었는 지 프레임 DCT 가 수행되었는 지를 알리는 신호, mc_type: 어떤 형태의 움직임 보상이 수행되는 지를 알려주는 신호)에 따라 상기 반화소 보상부(630)로부터의 2 화소 단위의 화소 데이터와 역 이산여현변환부(도 1 참조: 40)로부터의 2 화소 단위의 화소 데이터를 합산하여 출력한다.
출력버퍼(670)에서는 상기 합산부(650)로부터의 보상된 2 화소 단위의 화소 데이터를 필드방식에 따라 상기 메모리(300)에 저장하기 위해 상기 공통 버스(500)로 12 화소 단위로 출력한다. 이때, 출력 버퍼(670)는 화소 데이터를 매크로블록 단위로 처리하도록 구현할 수 있다.
도 3 은 본 발명에 따른 움직임 보상장치의 입력버퍼에 대한 구성 블록도로서, 본 발명의 입력버퍼(610)는 저장수단(612)과 인터페이스 수단(614)으로 구성되어 있다.
도 3 을 참조하면, 상기 저장수단(612)은 메모리(도 2 참조:300)로부터 공통버스(도 2 참조:500)를 통해 입력된 12 화소 단위(96 비트)의 화소 데이터를 메모리 제어부(도 2 참조: 200)로부터의 쓰기 어드레스 신호(write_address)에 따라 저장하고, 저장된 화소 데이터를 움직임 보상 제어부(도 2 참조:100)로부터의 읽기 어드레스 신호(read_address)에 따라 12 화소 단위(96 비트)로 출력한다.
상기 인터페이스 수단(614)은 움직임 보상 제어부(도 2 참조:100)로부터의 블록의 시작을 알리는 신호(start_block)에 따라 상기 저장수단(612)으로부터의 12 화소 단위(96 비트)의 화소 데이터를 인터페이싱하여 9 화소 단위(72 비트)의 화소 데이터로 출력한다.
도 3 을 참조하여, 상기 저장수단(612)을 좀 더 구체적으로 살펴보면, 상기 저장수단(612)은 제 1 저장부(612-1)와 제 2 저장부(612-2)로 이루어져 있으며, 실시예로서 상기 제 1 저장부(612-1)와 제 2 저장부(612-2)는 각각 듀얼 포트 램(Dual Port RAM)으로 구현하였고, 또한 각각은 폭(width)이 48, 깊이(depth)가 15 즉, 저장 용량이 48*15 가 되도록 구현하였다.
도 4 는 도 3 에 도시된 인터페이스 수단(614)의 세부 구성도로서, 본 발명의 인터페이스 수단(614)은 래치부(614a), 계수부(614b) 및 데이터 결합부(614c)로 구성되어 있다.
도 4 를 참조하면, 상기 래치부(614a)는 저장수단(도 3 참조:612)으로부터 12 화소 단위의 데이터를 입력받아 잠시 저장하였다가 출력한다.
상기 계수부(614b)는 움직임 보상 제어부(도 2 참조:100)로부터 블록의 시작을 알리는 신호(start_block)를 입력받아 카운팅을 시작한 후, 카운트 신호를 출력하는데, 이때 상기 계수부(614b)는 상기 래치부(614a)에서 데이터가 래치되어 있는 시간을 고려하여 3 클럭을 지연시킨 후에 카운팅을 시작할 수 있도록 5 비트 카운터로 구현하였다.
상기 데이터 결합부(614c)는 상기 계수부(614b)로부터 입력된 카운트 신호에 따라 상기 래치부(614a)로부터 입력된 화소 데이터(data1: 제 1 데이터, data2: 제 2 데이터, data3: 제 3 데이터)들을 결합하여 반화소 보상부(도 2 참조:630)로 출력한다.
그리고, 도 4 를 참조하여 상기 래치부(614a)를 구체적으로 살펴보면, 상기 래치부(614a)는 제 1 래치(614a-1), 제 2 래치(614a-2) 및 제 3 래치(614a-3)로 이루어져 있다.
상기 제 1 래치(614a-1)는 저장수단(도 3 참조:612)로부터 12 화소 단위의 화소 데이터를 직접 입력받아 잠시 저장하였다가 제 3 데이터(data3)를 출력한다. 상기 제 2 래치(614a-2)는 상기 제 1 래치(614a-1)로부터 화소 데이터를 입력받아 잠시 저장하였다가 제 2 데이터(data2)를 출력한다. 상기 제 3 래치(614a-3)는 상기 제 2 래치(614a-2)로부터 화소 데이터를 입력받아 잠시 저장하였다가 제 1 데이터(data1)를 출력한다. 상기 제 1 래치(614a-1), 제 2 래치(614a-2) 및 제 3 래치(614a-3)로부터 출력되는 화소 데이터(제 1 데이터, 제 2 데이터, 제 3 데이터)는 한 클럭에 상기 데이터 결합부(614c)로 동시에 입력된다.
도 5 의 (a)는 한 매크로블록의 휘도신호(Y)에 대한 포맷도이고, (b)와(c)는 색차신호(Cb, Cr)에 대한 포맷도이며,(d)는 본 발명의 입력버퍼(도 2 참조:610)로 전송된 데이터의 포맷도로서, t1, t2, t3 … 는 전송되는 화소값들의 순서를 나타낸다. 도 5 의 (a)에 표시된 Tb 는 상위 박스(Top box)를 나타내며, Bb 는 하위 박스(Bottom box)를 나타내는데, 상위 박스(Tb)와 하위 박스(Bb)에는 각각 4 개의 화소가 존재한다. 그리고, 도 5 의 (a)에 표시된 빗금친 부분은 반화소 보상을 위한 화소값들을 나타낸다. 예를 들어, 도 5 의 (d)를 참조하면, (a)의 첫 번째(t1) 상위 박스내에 있는 휘도신호(Y)에 대한 4 개의 화소값과 첫 번째(t1) 하위 박스내에 있는 휘도신호(Y)에 대한 4 개의 화소값이 앞부분에 위치하고, 그 다음에는 (b)의 첫 번째(t1)에 있는 색차신호(Cb)에 대한 2 개의 화소값이 위치하며, 마지막으로 (c)의 첫 번째(t1)에 있는 색차신호(Cr)에 대한 2 개의 화소값이 위치한다. 이때, 형성된 포맷은 총 12 화소값 단위로서 메모리(도 2 참조:300)로부터 공통버스(도 2 참조:500)을 통해 움직임 보상부(도 2 참조:600)의 입력버퍼(도 2 참조:610)로 입력된다.
이어서, 첨부된 도면을 참조하여 본 발명에 따른 움직임 보상장치의 입력버퍼에 대한 동작을 설명하기로 한다. 여기서는 설명의 중복을 피하기 위해 인터페이스 수단(도 3 참조:614)의 데이터 결합부(도 4 참조:614c)에 대한 입출력 관계를 중점적으로 설명하기로 한다.
도 4 에 도시된 데이터 결합부(614c)의 입출력 관계는 다음 표 1 에 나타낸 바와 같다. 다음 표 1 에 표시된 data1 , data2, data3 는 결합되는 제 1 , 제 2 , 제 3 화소 데이터를 나타낸다.
[표 1]
입력 출력
카운트신호 데이터 결합
00000 data1(95-64) data2(95-64) data3(95-88)
00001 data1(63-32) data2(63-32) data3(63-56)
00010 data1(95-64) data2(95-64) data3(95-88)
00011 data1(63-32) data2(63-32) data3(63-56)
00100 data1(95-64) data2(95-64) data3(95-88)
00101 data1(63-32) data2(63-32) data3(63-56)
00110 data1(95-64) data2(95-64) data3(95-88)
00111 data1(63-32) data2(63-32) data3(63-56)
01000 data1(95-64) data2(95-64) data3(95-88)
01001 data1(31-16) data2(31-16) data3(31-24)
01010 data1(31-16) data2(31-16) data3(31-24)
01011 data1(31-16) data2(31-16) data3(31-24)
01100 data1(31-16) data2(31-16) data3(31-24)
01101 data1(31-16) data2(31-16) data3(31-24)
01110 data1(15-0) data2(15-0) data3(15-8)
01111 data1(15-0) data2(15-0) data3(15-8)
상기 표 1 을 참조하면, 카운트 신호가 0 부터 1000 까지는 휘도 신호(Y)를 위한 것으로 32 비트(4화소)의 제 1 데이터(data1), 32 비트(4화소)의 제 2 데이터(data2) 및 8 비트(1화소)의 제 3 데이터(data3)가 결합되고, 카운트 신호가 1001 부터 1111 까지는 색차 신호(Cr,Cb)를 위한 것으로 16 비트(2화소)의 제 1 데이터(data1), 16 비트(2화소)의 제 2 데이터(data2) 및 8 비트(1화소)의 제 3 데이터(data3)가 결합된다.
이어서, 상기 표 1 을 참조하여 카운트 신호에 따른 데이터의 결합을 살펴보면, 카운트 신호가 0 일 때 95 번째 비트에서 64 번째 비트까지(4 화소: 32 비트)의 제 1 데이터(data1)와 제 2 데이터(data2) 및 95 번째 비트에서 88 번째 비트까지(1 화소: 8비트)의 제 3 데이터(data3)가 결합되어 그 결합된 데이터(4 화소 + 4 화소 + 1 화소 = 9 화소)가 출력된다. 카운트 신호가 1 일 때 63 번째 비트에서 32 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 63 번째 비트에서 56 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 10 일 때 95 번째 비트에서 64 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 95 번째 비트에서 88 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 11 일 때 63 번째 비트에서 32 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 63 번째 비트에서 56 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 100 일 때 95 번째 비트에서 64 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 95 번째 비트에서 88 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 101 일 때 63 번째 비트에서 32 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 63 번째 비트에서 56 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 110 일 때 95 번째 비트에서 64 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 95 번째 비트에서 88 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 111 일 때 63 번째 비트에서 32 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 63 번째 비트에서 56 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 1000 일 때 95 번째 비트에서 64 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 95 번째 비트에서 88 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다.
그리고, 카운트 신호가 1001 일 때 31 번째 비트에서 16 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 31 번째 비트에서 24 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 1010 일 때 31 번째 비트에서 16 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 31 번째 비트에서 24 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 1011 일 때 31 번째 비트에서 16 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 31 번째 비트에서 24 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 1100 일 때 31 번째 비트에서 16 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 31 번째 비트에서 24 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 1101 일 때 31 번째 비트에서 16 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 31 번째 비트에서 24 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다.
또한, 카운트 신호가 1110 일 때 15 번째 비트에서 0 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 15 번째 비트에서 8 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다. 카운트 신호가 1111 일 때 15 번째 비트에서 0 번째 비트까지의 제 1 데이터(data1)와 제 2 데이터(data2) 및 15 번째 비트에서 8 번째 비트 까지의 제 3 데이터(data3)가 결합되어 출력된다.
상술한 바와 같이 인터페이스 수단(도 3 참조:614)의 데이터 결합부(도 4 참조:614c)에서 데이터들이 결합되어 9 화소 단위(제 1 데이터(4 화소)+제 2 데이터(4 화소)+제 3 데이터(1화소))의 화소 데이터가 출력되는 것이다.
결국, 본 발명은 81MHz로 동작하는 메모리(도 2 참조:300)로부터 공통버스(도 2 참조:500)를 통해 12 화소 단위의 화소 데이터가 54MHz 로 동작하는 움직임 보상부(도 2 참조:600)에 입력되면, 움직임 보상부(도 2 참조:600)내의 입력버퍼(도 3 참조:610)에서 인터페이싱을 수행하여 9 화소 단위의 화소 데이터를 출력시키는 것이다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
그리고, 상기에서 서술된 실시예는 모든 점에서 예시에 불과한 것이고, 이를 한정적으로 해석해서는 안되며, 단지 본 발명의 진정한 정신 및 범위내에 존재하는 변형예는 모두 본 발명의 청구 범위에 속하는 것이다.
이상에서 서술한 바와 같이 본 발명에 따르면 영상 복호화기에서 움직임 보상을 수행함에 있어서 서로 동작속도가 다른 기능 블록사이에 데이터의 입출력을 적절히 인터페이싱 하는 블록을 구비하므로써 움직임 보상을 원할하게 수행할 수 있다는 데 그 효과가 있다.

Claims (8)

  1. 쓰기 어드레스 신호에 따라 화소 데이터를 저장하고, 저장된 화소 데이터를 읽기 어드레스 신호에 따라 출력하는 저장수단(612); 및
    블록의 시작을 알리는 신호를 입력받아 상기 저장수단(612)으로부터의 화소 데이터를 인터페이싱하여 출력하는 인터페이스 수단(614)으로 구성된 움직임 보상장치의 입력버퍼.
  2. 제 1 항에 있어서, 상기 저장수단(612)이, 쓰기 어드레스 신호에 따라 화소 데이터를 저장하고, 저장된 화소 데이터를 읽기 어드레스 신호에 따라 출력하기 위해 제 1 저장부(612-1)와 제 2 저장부(612-2)로 이루어진 것을 특징으로 하는 움직임 보상장치의 입력버퍼.
  3. 제 2 항에 있어서, 상기 제 1 저장부(612-1)와 제 2 저장부(612-2)가, 각각 듀얼 포트 램으로 구현된 것을 특징으로 하는 움직임 보상장치의 입력버퍼.
  4. 제 2 항에 있어서, 상기 제 1 저장부(612-1)와 제 2 저장부(612-2)가, 각각의 폭은 48, 깊이는 15 로 구현된 것을 특징으로 하는 움직임 보상장치의 입력버퍼.
  5. 제 1 항에 있어서, 상기 인터페이스 수단(614)이, 입력된 화소 데이터를 잠시 저장하였다가 출력하는 래치부(614a)와;
    블록의 시작을 알리는 신호를 입력받아 카운팅을 시작한 후, 카운트 신호를 출력하는 계수부(614b); 및
    상기 계수부(614b)로부터 입력된 카운트 신호에 따라 상기 래치부(614a)로부터 입력된 화소 데이터들을 결합하여 출력하는 데이터 결합부(614c)로 구성된 것을 특징으로 하는 움직임 보상장치의 입력버퍼.
  6. 제 5 항에 있어서, 상기 래치부(614a)가, 외부로부터 화소 데이터를 직접 입력받아 잠시 저장하였다가 제 3 데이터를 출력하는 제 1 래치(614a-1)와;
    상기 제 1 래치(614a-1)로부터 화소 데이터를 입력받아 잠시 저장하였다가 제 2 데이터를 출력하는 제 2 래치(614a-2); 및
    상기 제 2 래치(614a-2)로부터 화소 데이터를 입력받아 잠시 저장하였다가 제 1 데이터를 출력하는 제 3 래치(614a-3)로 구현된 것을 특징으로 하는 움직임 보상장치의 입력버퍼.
  7. 제 5 항에 있어서, 상기 계수부(614b)가, 5 비트 카운터로 구현된 것을 특징으로 하는 움직임 보상장치의 입력버퍼.
  8. 제 5 항에 있어서, 상기 데이터 결합부(614c)가, 카운트 신호가 0, 10, 100, 00110 및 01000 일 때 95 번째 비트에서 64 번째 비트까지의 제 1 데이터와 제 2 데이터 및 95 번째 비트에서 88 번째 비트 까지의 제 3 데이터가 결합되어 출력되고, 카운트 신호가 1, 11, 101 및 00111 일 때 63 번째 비트에서 32 번째 비트까지의 제 1 데이터와 제 2 데이터 및 63 번째 비트에서 56 번째 비트 까지의 제 3 데이터가 결합되어 출력되며, 카운트 신호가 1001, 1010, 1011, 01100 및 01101 일 때 31 번째 비트에서 16 번째 비트까지의 제 1 데이터와 제 2 데이터 및 31 번째 비트에서 24 번째 비트 까지의 제 3 데이터가 결합되어 출력되고, 카운트 신호가 1110 및 1111 일 때 15 번째 비트에서 0 번째 비트까지의 제 1 데이터와 제 2 데이터 및 15 번째 비트에서 8 번째 비트 까지의 제 3 데이터가 결합되어 출력되도록 구현된 것을 특징으로 하는 움직임 보상장치의 입력버퍼.
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