JPS63167968A - ディジタルデータからなるマトリックスの行と列の加算を行うための信号処理用集積回路 - Google Patents
ディジタルデータからなるマトリックスの行と列の加算を行うための信号処理用集積回路Info
- Publication number
- JPS63167968A JPS63167968A JP62325136A JP32513687A JPS63167968A JP S63167968 A JPS63167968 A JP S63167968A JP 62325136 A JP62325136 A JP 62325136A JP 32513687 A JP32513687 A JP 32513687A JP S63167968 A JPS63167968 A JP S63167968A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- column
- integrated circuit
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims description 16
- 230000015654 memory Effects 0.000 claims description 43
- 230000003068 static effect Effects 0.000 claims description 2
- 230000009466 transformation Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 101100490849 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) alg-2 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Discrete Mathematics (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- Complex Calculations (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、特定の型のディジタル信号の処理を実行する
ための集積回路のアーキテクチャに関するものである。
ための集積回路のアーキテクチャに関するものである。
さらに詳細には、ここで考えているディジタル信号の処
理は、ｎＸｎ個のディジタルデータからなるマトリック
スのディジタルデータｘ （ｉ、 ｊ）を、まず行、
次いで列について重みつきの二重加算を実行することで
ある。
理は、ｎＸｎ個のディジタルデータからなるマトリック
スのディジタルデータｘ （ｉ、 ｊ）を、まず行、
次いで列について重みつきの二重加算を実行することで
ある。
ディジタルデータｘ（ｉ、ｊ）（ただしｉは上記のマト
リックスの行の番号であり、ｊは列の番号である）から
係数マトリックス（： （Ｕ、Ｖ）（ただしＵは行の番
号であり、Ｖは列の番号である） Ｃ（ｕ、ｖ）＝ Σ Ｃ’ （ｖ）ｇ （ｉ、ｕ
）ｍＱ （ただし、 Ｃ’ （Ｖ） ＝ Σ ｘ （ｉ、 ｊ） ｆ （ｊ、
ｖ）である） を発生させることが研究されている。
リックスの行の番号であり、ｊは列の番号である）から
係数マトリックス（： （Ｕ、Ｖ）（ただしＵは行の番
号であり、Ｖは列の番号である） Ｃ（ｕ、ｖ）＝ Σ Ｃ’ （ｖ）ｇ （ｉ、ｕ
）ｍＱ （ただし、 Ｃ’ （Ｖ） ＝ Σ ｘ （ｉ、 ｊ） ｆ （ｊ、
ｖ）である） を発生させることが研究されている。
ディジタルデータｘ （ｉ、ｊ）を表す人力電気信号か
ら、まず係数Ｃ’ （ｖ）を表すｎＸｎ個の信号を発生
させる。ここに、各係数Ｃ’ （ｖ）は、第１行のディ
ジタルデータｘ （ｉ、ｊ）に係数ｆ （ｊ、ｖ）の
重みをつけた和を表す。ところでＶは列の番号であり０
〜（ｎ−１）まで変化するため、各行ｉに対してｎ個の
係数Ｇ’ （ｖ）がある。
ら、まず係数Ｃ’ （ｖ）を表すｎＸｎ個の信号を発生
させる。ここに、各係数Ｃ’ （ｖ）は、第１行のディ
ジタルデータｘ （ｉ、ｊ）に係数ｆ （ｊ、ｖ）の
重みをつけた和を表す。ところでＶは列の番号であり０
〜（ｎ−１）まで変化するため、各行ｉに対してｎ個の
係数Ｇ’ （ｖ）がある。
この操作は行変換と呼ばれている。
係数Ｃ’ （ｖ）を表すｎＸｎ個の信号からは、係数（
： （ｕ、 ｖ）を表すｎＸｎ個の信号を発生させる
。各係数Ｃ（ｕ、 ｖ）は、第Ｖ列の値Ｃ’ （ｖ）
に係数ｇ （ｉ、 ｕ）の重みをつけた和を表す。と
ころでＵは行の番号であり０〜（ｎ−１）まで変化する
ため、各列Ｖに対してｎ個の係数Ｃ（ｕ。
： （ｕ、 ｖ）を表すｎＸｎ個の信号を発生させる
。各係数Ｃ（ｕ、 ｖ）は、第Ｖ列の値Ｃ’ （ｖ）
に係数ｇ （ｉ、 ｕ）の重みをつけた和を表す。と
ころでＵは行の番号であり０〜（ｎ−１）まで変化する
ため、各列Ｖに対してｎ個の係数Ｃ（ｕ。
■）がある。この操作は列変換と呼ばれている。
このタイプのディジタル処理は、特に、係数ｆ （ｊ、
ｖ）とｇ （ｉ、 ｕ）がＣＯ５（２ｉ＋１）ｕｆｆ
／２ｎの形で表されるコサイン変換と呼ばれる変換を実
現する際に実行される。この変換は、信号のディジタル
伝送、特に画像のディジタル伝送にあたって情報を圧縮
するのに有利である。
ｖ）とｇ （ｉ、 ｕ）がＣＯ５（２ｉ＋１）ｕｆｆ
／２ｎの形で表されるコサイン変換と呼ばれる変換を実
現する際に実行される。この変換は、信号のディジタル
伝送、特に画像のディジタル伝送にあたって情報を圧縮
するのに有利である。
従来の技術
上記のタイプの変換を実行することのできる集積回路の
アーキテクチャは比較的複雑である。というのは、この
アーキテクチャを用いてリアルタイムの処理を行うこと
ができなければならない、すなわち、処理するディジタ
ルデータが所定の流量でこの集積回路の入力に入力され
、処理されたディジタルデータがディジタル入力データ
と同じ流量でこの集積回路の出力から出力されねばなら
ないからである。もちろんこの流量は大きく、画像のデ
ィジタル伝送のためには例えば１６Ｘ１６個のディジタ
ルデータからなるブロック（２５６画素）を２０マイク
ロ秒以内に処理することが望まれる。
アーキテクチャは比較的複雑である。というのは、この
アーキテクチャを用いてリアルタイムの処理を行うこと
ができなければならない、すなわち、処理するディジタ
ルデータが所定の流量でこの集積回路の入力に入力され
、処理されたディジタルデータがディジタル入力データ
と同じ流量でこの集積回路の出力から出力されねばなら
ないからである。もちろんこの流量は大きく、画像のデ
ィジタル伝送のためには例えば１６Ｘ１６個のディジタ
ルデータからなるブロック（２５６画素）を２０マイク
ロ秒以内に処理することが望まれる。
これは、２５６個のディジタルデータのブロックが約２
０マイクロ秒の周期で連続して集積回路の入力に人力さ
れるからである。
０マイクロ秒の周期で連続して集積回路の入力に人力さ
れるからである。
第１図はかなり簡単な集積回路のアーキテクチャのブロ
ックダイヤグラムであり、同一の集積回路チップ上でｎ
Ｘｎ個のディジタルデータｘ （ｉ。
ックダイヤグラムであり、同一の集積回路チップ上でｎ
Ｘｎ個のディジタルデータｘ （ｉ。
Ｊ）のブロックをｎｘｎ個の係数Ｃ（ｕ、ｖ）のブロッ
クに完全に変換することができる。
クに完全に変換することができる。
このブロックダイヤグラムでは、行の加算を実行する第
１の演算器ＣＴＬと、列の加算を実行する第２の演算器
ＣＴＣと、係数Ｃ’ （ｖ）を表すデータを記憶するた
めの２つのメモ！ＪＭＥＭ１とＭＥＭ２と、演算器ＣＴ
ＬとメモリＭＥＭ１とＭＥＭ２の間の接続またはこれら
メモリと演算器ＣＴＣの間の接続を行うための２つのス
イッチＡｌＧ１とＡｌＧ２とを利用する。この全体は、
シーケンサＳＥＱにより制御される。
１の演算器ＣＴＬと、列の加算を実行する第２の演算器
ＣＴＣと、係数Ｃ’ （ｖ）を表すデータを記憶するた
めの２つのメモ！ＪＭＥＭ１とＭＥＭ２と、演算器ＣＴ
ＬとメモリＭＥＭ１とＭＥＭ２の間の接続またはこれら
メモリと演算器ＣＴＣの間の接続を行うための２つのス
イッチＡｌＧ１とＡｌＧ２とを利用する。この全体は、
シーケンサＳＥＱにより制御される。
ｎｘｎ個のディジタルデータｘ （ｉ、ｊ）からなるブ
ロックは、入力バスＥを介して行変換演算器ＣＴＬに送
られ、この演算器ＣＴＬはｎｘｎ個の係数Ｃ’ （ｖ）
を表すｎｘｎ個のデータを発生させる。これらデータは
メモリＭ Ｅ Ｍ ｌ （ｎ ｘ ｎワードのメモリ
）のｎｘｎ個のアドレスに記憶される。ｎｘｎ個のデー
タのブロックの処理速度は例えば１ブロツクにつき２０
マイクロ秒である。つまり、１個のデータｘ （ｉ、
ｊ）は例えば７４ナノ秒ごとに現れる（ｎｘｎ＝２５６
の場合）。
ロックは、入力バスＥを介して行変換演算器ＣＴＬに送
られ、この演算器ＣＴＬはｎｘｎ個の係数Ｃ’ （ｖ）
を表すｎｘｎ個のデータを発生させる。これらデータは
メモリＭ Ｅ Ｍ ｌ （ｎ ｘ ｎワードのメモリ
）のｎｘｎ個のアドレスに記憶される。ｎｘｎ個のデー
タのブロックの処理速度は例えば１ブロツクにつき２０
マイクロ秒である。つまり、１個のデータｘ （ｉ、
ｊ）は例えば７４ナノ秒ごとに現れる（ｎｘｎ＝２５６
の場合）。
ｎｘｎ個のディジタルデータｘ （ｉ、ｊ）からなる次
のブロックを処理するため、演算器ＣＴＬには連続的に
データｘ （ｉ、ｊ）が受信されて行の変換が実行され
る。しかし、今回はシーケンサＳＥＱがスイッチＡＩＧ
Ｉを制御して計算結果の係数Ｃ’ （ｖ）を第２のメモ
！ＪＭＥＭ２ｋ記憶させる。この間、先にメモ！ＪＭＥ
Ｍ１に記憶されたデータは処理する入力ディジタルデー
タとしてスイッチＡｌＧ２を介して列変換演算器ＣＴＣ
に送られ、この演算器ＣＴＣから係数Ｃ（ｕ、ｖ）が出
力される。
のブロックを処理するため、演算器ＣＴＬには連続的に
データｘ （ｉ、ｊ）が受信されて行の変換が実行され
る。しかし、今回はシーケンサＳＥＱがスイッチＡＩＧ
Ｉを制御して計算結果の係数Ｃ’ （ｖ）を第２のメモ
！ＪＭＥＭ２ｋ記憶させる。この間、先にメモ！ＪＭＥ
Ｍ１に記憶されたデータは処理する入力ディジタルデー
タとしてスイッチＡｌＧ２を介して列変換演算器ＣＴＣ
に送られ、この演算器ＣＴＣから係数Ｃ（ｕ、ｖ）が出
力される。
以下同様に、一方のメモリ内にｎｘｎ個の係数Ｃ’ （
ｖ）からなるブロックが記憶され、この間に先に他方の
メモリに記憶された係数Ｃ’ （ｖ）のブロックが処理
されるという操作が交互に続く。
ｖ）からなるブロックが記憶され、この間に先に他方の
メモリに記憶された係数Ｃ’ （ｖ）のブロックが処理
されるという操作が交互に続く。
発明が解決しようとする問題点
このアーキテクチャはニレガントであるが、２つのメモ
リを用意してそれぞれにｎｘｎ個の係数データＣ’ （
ｖ）を記憶させる必要がある。実際、係数Ｃ’ （Ｖ）
に対して列変換を実行することができるためには、同一
の列Ｖの全係数Ｃ’ （Ｖ）が記憶されている必要があ
る。ところで、これら係数Ｃ’ （ｖ）は列ごとにでは
なく行ごとに演算器ＣＴＬに到着するため、実際にはマ
トリックスの全係数Ｃ’ （ｖ）がこの演算器ＣＴＬに
到着したときでないと列変換を開始することができない
。このようなわけで、第１図のアーキテクチャでは交互
に動作する２つのメモリを使用する。さらに、データＣ
’（ｖ）がメモリ内に行ごとに記憶されるとすると（ｉ
は行の番号）、これらデータは次の周期に列ごとに読出
さねばならないことに注意されたい（Ｖは行の番号）。
リを用意してそれぞれにｎｘｎ個の係数データＣ’ （
ｖ）を記憶させる必要がある。実際、係数Ｃ’ （Ｖ）
に対して列変換を実行することができるためには、同一
の列Ｖの全係数Ｃ’ （Ｖ）が記憶されている必要があ
る。ところで、これら係数Ｃ’ （ｖ）は列ごとにでは
なく行ごとに演算器ＣＴＬに到着するため、実際にはマ
トリックスの全係数Ｃ’ （ｖ）がこの演算器ＣＴＬに
到着したときでないと列変換を開始することができない
。このようなわけで、第１図のアーキテクチャでは交互
に動作する２つのメモリを使用する。さらに、データＣ
’（ｖ）がメモリ内に行ごとに記憶されるとすると（ｉ
は行の番号）、これらデータは次の周期に列ごとに読出
さねばならないことに注意されたい（Ｖは行の番号）。
ここに提案されている本発明を用いると、ｎｘｎ個の係
数Ｃ’（ｖ）用のメモリだけで十分である。
数Ｃ’（ｖ）用のメモリだけで十分である。
従って、本発明により集積回路チップの表面積を大きく
節約することができる。
節約することができる。
問題点を解決するための手段
本発明によれば、
ディジタルデータをマトリックスｘ （ｉ、ｊ）（ただ
しｉはこのマトリックスの行の番号であり、ｊは列の番
号である）の形式にした人力信号から行と列に関する二
重加算を行って以下のように表される係数Ｃ（ｕ、
ｖ） ： Ｃ（ｕ、ｖ）＝ｎ Ｃ’（ｖ）ｇ（ｉ、ｕ）（ただ
し、 Ｃ’ （ｖ） ＝ Σｘ （ｉ、 ｊ） ｆ （ｊ、
ｖ） テＪ、０ ある） を発生させるための信号ディジタル処理用集積回路であ
って、 −上記ディジタルデータｘ （ｉ、ｊ）を表す信号を受
信して値Ｃ’ （Ｖ）を表す信号を発生させる第１の加
算回路と、 −上記信号Ｃ’ （Ｖ）を記憶して再構成するための、
アドレスがｎ行ｎ列に構成されたバッファメモリと、 −上記値Ｃ’ （ｖ）を表す信号を連続的に受信して上
記値Ｃ（ｕ、 ｖ）を発生させる第２の加算回路と、 −上記第１の加算回路から出力された記憶させ、または
再構成すべき信号Ｃ’ （ｖ）のアドレスを連続的に上
記メモリに供給してこの信号を上記第２の加算回路に向
けて出力させる、上記メモリのアドレス用シーケンサと
を備え、 このシーケンサは行ごとに順番にｎ×ｎ個のアドレス列
を供給し、次いで列ごとに順番にｎ×ｎ個のアドレス列
を供給するという操作を交互に実行し、読出し後に書込
みを行うという操作をこのシーケンサから供給された各
アドレスに対して実行することを特徴とする集積回路が
提供される。
しｉはこのマトリックスの行の番号であり、ｊは列の番
号である）の形式にした人力信号から行と列に関する二
重加算を行って以下のように表される係数Ｃ（ｕ、
ｖ） ： Ｃ（ｕ、ｖ）＝ｎ Ｃ’（ｖ）ｇ（ｉ、ｕ）（ただ
し、 Ｃ’ （ｖ） ＝ Σｘ （ｉ、 ｊ） ｆ （ｊ、
ｖ） テＪ、０ ある） を発生させるための信号ディジタル処理用集積回路であ
って、 −上記ディジタルデータｘ （ｉ、ｊ）を表す信号を受
信して値Ｃ’ （Ｖ）を表す信号を発生させる第１の加
算回路と、 −上記信号Ｃ’ （Ｖ）を記憶して再構成するための、
アドレスがｎ行ｎ列に構成されたバッファメモリと、 −上記値Ｃ’ （ｖ）を表す信号を連続的に受信して上
記値Ｃ（ｕ、 ｖ）を発生させる第２の加算回路と、 −上記第１の加算回路から出力された記憶させ、または
再構成すべき信号Ｃ’ （ｖ）のアドレスを連続的に上
記メモリに供給してこの信号を上記第２の加算回路に向
けて出力させる、上記メモリのアドレス用シーケンサと
を備え、 このシーケンサは行ごとに順番にｎ×ｎ個のアドレス列
を供給し、次いで列ごとに順番にｎ×ｎ個のアドレス列
を供給するという操作を交互に実行し、読出し後に書込
みを行うという操作をこのシーケンサから供給された各
アドレスに対して実行することを特徴とする集積回路が
提供される。
本発明の好ましい実施態様によれば、上記メモリは互い
に独立な２つのデータバスを備えている。
に独立な２つのデータバスを備えている。
一方のデータバスは第１の加算回路からのデータ受信用
であり、他方のデータバスは第２の加算回路にデータを
供給するためのものである。この場合、読出し操作が完
全に終わっていなくとも書込み操作を始めることができ
る。
であり、他方のデータバスは第２の加算回路にデータを
供給するためのものである。この場合、読出し操作が完
全に終わっていなくとも書込み操作を始めることができ
る。
本発明の別の実施例によれば、上記メモリは単一の入出
力バスしか備えていない。この場合、書込み操作を開始
する前に同一のアドレスへの読出し操作を完全に終えて
いなくてはならない。
力バスしか備えていない。この場合、書込み操作を開始
する前に同一のアドレスへの読出し操作を完全に終えて
いなくてはならない。
さらに、上記メモリはスタティックメモリ （ＳＲＡＭ
）であることが好ましい。
）であることが好ましい。
本発明の他の特徴および利点は、添付の図面を参照した
以下の説明により明らかになろう。
以下の説明により明らかになろう。
実施例
第２図に本発明の集積回路のアーキテクチャが示されて
いる。
いる。
処理するデータｘ （ｉ、 ｊ）は入力バスＥを介し
て連続的に伝送される。このとき、データ１個ずつは周
期的に到着する（周期Ｔ）。ｎＸｎ個のデータからなる
ブロックは、 Ｔｅｃｈ＝ｎｘｎｘＴ の周期で到着する。
て連続的に伝送される。このとき、データ１個ずつは周
期的に到着する（周期Ｔ）。ｎＸｎ個のデータからなる
ブロックは、 Ｔｅｃｈ＝ｎｘｎｘＴ の周期で到着する。
これらデータは行変換（同一の第１行のデータｘ （ｉ
、 ｊ）の重みつき加算）を実行する第１の加算回路
ＣＴＬにより処理されて、ｎ×ｎ個の係数Ｃ’ （Ｖ）
が内部バスＥ１に出力される。この内部バスＥ１は加算
回路ＣＴＬの出力とｎｘｎワードのメモＩＪ Ｍ Ｅ
Ｍのデータ人力を接続している。
、 ｊ）の重みつき加算）を実行する第１の加算回路
ＣＴＬにより処理されて、ｎ×ｎ個の係数Ｃ’ （Ｖ）
が内部バスＥ１に出力される。この内部バスＥ１は加算
回路ＣＴＬの出力とｎｘｎワードのメモＩＪ Ｍ Ｅ
Ｍのデータ人力を接続している。
メモリＭＥＭ内のｎ×ｎ個のアドレスに記憶された係数
Ｃ’ （ｖ）は出力バスＳ１上で再構成することができ
る。この出力バスＳ１は、メモリと列変換（同一の第Ｖ
列の係数Ｃ’ （Ｖ）の重みつき加算）を実行する第２
の加算回路ＣＴＣを接続している。この第２の加算回路
ＣＴＣは、上記の２次元コサイン変換の結果として係数
Ｃ（ｕ、 ｖ）を出力バスＳ上に出力する。
Ｃ’ （ｖ）は出力バスＳ１上で再構成することができ
る。この出力バスＳ１は、メモリと列変換（同一の第Ｖ
列の係数Ｃ’ （Ｖ）の重みつき加算）を実行する第２
の加算回路ＣＴＣを接続している。この第２の加算回路
ＣＴＣは、上記の２次元コサイン変換の結果として係数
Ｃ（ｕ、 ｖ）を出力バスＳ上に出力する。
メモ！ＪＭＥＭと上記の２つの加算回路はシーケンサＳ
ＥＱにより制御される。
ＥＱにより制御される。
このシーケンサは、特に係数Ｃ’ （ｖ）の記憶ならび
に再構成のときにメモリＭＥＭ内のワードの様々な位置
にアドレスする順番を決定するのに役立つ。
に再構成のときにメモリＭＥＭ内のワードの様々な位置
にアドレスする順番を決定するのに役立つ。
これら位置のアドレスの順番は、シーケンサからメモリ
に向けてアドレスバスＡＤ上に出力される２ｋビット
（２’ ＝ｎ）のワードにより決まる。
に向けてアドレスバスＡＤ上に出力される２ｋビット
（２’ ＝ｎ）のワードにより決まる。
この２ｋビットのうちの半分（すなわち最初のにビット
）はアドレスの上位ビットであり、残りの半分（やはり
にビット）は下位ビットである。
）はアドレスの上位ビットであり、残りの半分（やはり
にビット）は下位ビットである。
簡単のため、行アドレスを上位にビットと呼び、列アド
レスを下位にビットと呼ぶ。このようにすると、メモリ
をｎ×ｎ個の係数Ｃ’ （ｖ） と同じ構成をもつｎｘ
ｎ点の正方マトリックスとみなすことができる。この場
合、各係数は各点に対応している。もちろん、メモリの
物理的構成が正方形に限定されることはない。
レスを下位にビットと呼ぶ。このようにすると、メモリ
をｎ×ｎ個の係数Ｃ’ （ｖ） と同じ構成をもつｎｘ
ｎ点の正方マトリックスとみなすことができる。この場
合、各係数は各点に対応している。もちろん、メモリの
物理的構成が正方形に限定されることはない。
本発明によれば、シーケンサは、処理するｎ×ｎ個のデ
ータブロックが新たに到着する周期である周期Ｔｅｃｈ
で周期的にメモ！ＪＭＥＭの行と列のアドレスを反転さ
せる。
ータブロックが新たに到着する周期である周期Ｔｅｃｈ
で周期的にメモ！ＪＭＥＭの行と列のアドレスを反転さ
せる。
すなわち、ｎ×ｎ個のデータからなる２つの連続したブ
ロックは加算回路ＣＴＬによって厳密に同じように処理
され、その結果として得られる係数Ｃ１（Ｖ） も加
算回路ＣＴＣによってやはり厳密に同じように処理され
ねばならないが、第１のデータブロックに対応する係数
Ｃ’（ｖ）の一時記憶法は次のデータブロックに対応す
る係数Ｃ’ （ｖ）の記憶法とはことなる。
ロックは加算回路ＣＴＬによって厳密に同じように処理
され、その結果として得られる係数Ｃ１（Ｖ） も加
算回路ＣＴＣによってやはり厳密に同じように処理され
ねばならないが、第１のデータブロックに対応する係数
Ｃ’（ｖ）の一時記憶法は次のデータブロックに対応す
る係数Ｃ’ （ｖ）の記憶法とはことなる。
バスＥｌ上に所定の順番で到着する係数Ｃ’ （ｖ）は
、処理されているのが第１のデータブロックであれば行
ごとに記憶され、処理されているのが第２のデータブロ
ックであれば列ごとに記憶される。
、処理されているのが第１のデータブロックであれば行
ごとに記憶され、処理されているのが第２のデータブロ
ックであれば列ごとに記憶される。
加算回路ＣＴＬ内で実行される処理に変化がなく、しか
もバスＥにはデータｘ （ｉ、 ｊ）が同じ順番で到
着するにもかかわらず、以下同様にして行、次いで列の
順番で交互に記憶がなされる。
もバスＥにはデータｘ （ｉ、 ｊ）が同じ順番で到
着するにもかかわらず、以下同様にして行、次いで列の
順番で交互に記憶がなされる。
例えば、係数Ｃ’ （ｖ）の到着の順番は、Ｃ’ （０
）、Ｃ’（１） 、Ｃ’（２）、、、 Ｃ’（ｎ−１）
、次イテ、Ｃ’ （０）、Ｃ’ （１）、、 、 Ｃ
’ （ｎ−１） と続き、最後ニ、Ｃ”−’（０）、
Ｃ”（１）、、、 Ｃ’−’（ｎ−１）となルト仮定
スルコトカできる。
）、Ｃ’（１） 、Ｃ’（２）、、、 Ｃ’（ｎ−１）
、次イテ、Ｃ’ （０）、Ｃ’ （１）、、 、 Ｃ
’ （ｎ−１） と続き、最後ニ、Ｃ”−’（０）、
Ｃ”（１）、、、 Ｃ’−’（ｎ−１）となルト仮定
スルコトカできる。
これは、マトリックスＣ’ （りの第１行（添字１＝０
）の係数がまず最初に到着して、次に第２行（ｉ＝１）
の係数が到着しという具合に続き、最後に最終行（ｉ＝
ｎ−１）の係数が到着することを意味する。
）の係数がまず最初に到着して、次に第２行（ｉ＝１）
の係数が到着しという具合に続き、最後に最終行（ｉ＝
ｎ−１）の係数が到着することを意味する。
処理された係数Ｃ’ （ｖ）の第１のブロックを考える
。このブロックは、添字ｉ （係数Ｃ’ （ｖ）のデー
タマトリックスの行番号）をメモリの行のアドレスとし
、添字Ｖ（このマトリックスの列番号）をこのメモリの
列のアドレスとして利用してこのメモリ内に記憶される
。
。このブロックは、添字ｉ （係数Ｃ’ （ｖ）のデー
タマトリックスの行番号）をメモリの行のアドレスとし
、添字Ｖ（このマトリックスの列番号）をこのメモリの
列のアドレスとして利用してこのメモリ内に記憶される
。
しかし、次の周期Ｔｅｃｈにおいて到着するのが第２の
ブロックの場合には、行番号ｉを列アドレスとして用い
、列番号Ｖをアドレスとして用いる。
ブロックの場合には、行番号ｉを列アドレスとして用い
、列番号Ｖをアドレスとして用いる。
上記の２つの場合に係数が同一の順番、すなわちＣ’（
０） 、Ｃ’（１） 、、、 Ｃ’（ｎ−１） 、Ｃ
’（０）、Ｃ’（１）、、、 Ｃ’（ｎ−１） 、Ｃ”
（０）、Ｃ’−’（１）、、。
０） 、Ｃ’（１） 、、、 Ｃ’（ｎ−１） 、Ｃ
’（０）、Ｃ’（１）、、、 Ｃ’（ｎ−１） 、Ｃ”
（０）、Ｃ’−’（１）、、。
Ｃ”−’（ｎ−１）の順番で到着するので、メモリに供
給される連続したアドレス列の変更を行わねばならない
のはシーケンサである。
給される連続したアドレス列の変更を行わねばならない
のはシーケンサである。
例えば簡単な例としてｎ＝４の場合を考えると、処理さ
れるブロックの係数は以下のようになる。
れるブロックの係数は以下のようになる。
Ｃ’（０） Ｃ’（１） Ｃ’（２） Ｃ
０（３）Ｃ’ （０） Ｃ’ （１） Ｃ’
（２） Ｃ’ （３）Ｃ２（０） Ｃ’（１）
Ｃ”（２） Ｃ２（３）Ｃ３（０） Ｃ３
（１） Ｃ’（２） Ｃ’（３）加算回路ＣＴ
Ｌが上記の順番で結果Ｃ’ （Ｖ）を出力すると仮定す
ると、処理される第１のブロックに対しては以下のよう
に記憶が実行される。
０（３）Ｃ’ （０） Ｃ’ （１） Ｃ’
（２） Ｃ’ （３）Ｃ２（０） Ｃ’（１）
Ｃ”（２） Ｃ２（３）Ｃ３（０） Ｃ３
（１） Ｃ’（２） Ｃ’（３）加算回路ＣＴ
Ｌが上記の順番で結果Ｃ’ （Ｖ）を出力すると仮定す
ると、処理される第１のブロックに対しては以下のよう
に記憶が実行される。
メモリ内のアドレス
上位 下位 記憶されたワード００
００ Ｃ’（０）００ ０１
Ｃ’（１）００ １０
Ｃ’（２）００ １１ Ｃ’（３）
０１ ００ Ｃ’（０）０１
０１ Ｃ’（１）０１ １０
Ｃ’（２）０１ １１
Ｃ’（３）１０ ００ Ｃ２（０）
１０ ０１ Ｃ”（１）１０
１０ Ｃ”（２）１０ １１
Ｃ”（３）１０ ００
Ｃ’（０）１１ ０１ Ｃ’（１）
１１ １０ Ｃ３（２）１１
１１ Ｃ’（３）しかし、処理される第
２のブロックの記憶は以下のように実行される。
００ Ｃ’（０）００ ０１
Ｃ’（１）００ １０
Ｃ’（２）００ １１ Ｃ’（３）
０１ ００ Ｃ’（０）０１
０１ Ｃ’（１）０１ １０
Ｃ’（２）０１ １１
Ｃ’（３）１０ ００ Ｃ２（０）
１０ ０１ Ｃ”（１）１０
１０ Ｃ”（２）１０ １１
Ｃ”（３）１０ ００
Ｃ’（０）１１ ０１ Ｃ’（１）
１１ １０ Ｃ３（２）１１
１１ Ｃ’（３）しかし、処理される第
２のブロックの記憶は以下のように実行される。
メモリ内のアドレス
上位 下位 記憶されたワード００
００ Ｃ’（０）０１ ００
Ｃｏ（１）１０ ００
Ｃ’（２）１１ ０’ＯＣ０（３） ００ ０１ Ｃ’（０）０１
０１ Ｃ’（１）１０ ０１
Ｃ’（２）１１ ０１
Ｃ’（３）００ １０ Ｃ２（０）
０１ １０ Ｃ２（１）１０
１０ Ｃ２（２）１１ １０
、Ｃ’（３）００ １１
Ｃ３（０）０１ １１ Ｃ’（１）
１０ １１ Ｃ３（２）１１ １
１ Ｃ’（３）上記の表は、先の表の下位
と上位を置換することにより得られる。
００ Ｃ’（０）０１ ００
Ｃｏ（１）１０ ００
Ｃ’（２）１１ ０’ＯＣ０（３） ００ ０１ Ｃ’（０）０１
０１ Ｃ’（１）１０ ０１
Ｃ’（２）１１ ０１
Ｃ’（３）００ １０ Ｃ２（０）
０１ １０ Ｃ２（１）１０
１０ Ｃ２（２）１１ １０
、Ｃ’（３）００ １１
Ｃ３（０）０１ １１ Ｃ’（１）
１０ １１ Ｃ３（２）１１ １
１ Ｃ’（３）上記の表は、先の表の下位
と上位を置換することにより得られる。
これは、実際には以下の形態のマトリックスを記憶する
ことに帰着する。
ことに帰着する。
Ｃ０（０） Ｃ’（０） Ｃ”（０） Ｃ３
（０）Ｃ’（１） Ｃ’（１） Ｃ”（１）
Ｃ３（１）Ｃ’（２） Ｃ’（２） Ｃ２（２）
Ｃ３（２）Ｃ’ （３） Ｃ’ （３）
Ｃ” （３） Ｃ’ （３）この集積回路の動作は
以下の通りである。
（０）Ｃ’（１） Ｃ’（１） Ｃ”（１）
Ｃ３（１）Ｃ’（２） Ｃ’（２） Ｃ２（２）
Ｃ３（２）Ｃ’ （３） Ｃ’ （３）
Ｃ” （３） Ｃ’ （３）この集積回路の動作は
以下の通りである。
データｘ （ｉ、 ｊ）が周期Ｔで到着する。係数Ｃ
’ （ｖ）は同じ速度で出力されて、やはり同じ速度で
メモリに記憶される。また、これら係数はこのメモリか
ら同じ速度で読出され、第２の加算回路ＣＴＣに送られ
て係数Ｃ（ｕ、■）が発生する。
’ （ｖ）は同じ速度で出力されて、やはり同じ速度で
メモリに記憶される。また、これら係数はこのメモリか
ら同じ速度で読出され、第２の加算回路ＣＴＣに送られ
て係数Ｃ（ｕ、■）が発生する。
各周期Ｔごとに処理速度が決定されて以下の２つの操作
が実行される。
が実行される。
−シーケンサから供給されたメモリアドレス（ｒ、Ｓ）
（ただしｒはアドレスの上位ビットを表し、Ｓはアドレ
スの下位ビットを表す）に記憶されている係数Ｃ１（ｖ
）の読出し。ワードはバスＳ１を介して加算回路ＣＴＣ
に送られる。
（ただしｒはアドレスの上位ビットを表し、Ｓはアドレ
スの下位ビットを表す）に記憶されている係数Ｃ１（ｖ
）の読出し。ワードはバスＳ１を介して加算回路ＣＴＣ
に送られる。
−加算回路ＣＴＬからバスＥ１に出力された新しい係数
Ｃ’ （ｖ）の同一のアドレスへの書込み。
Ｃ’ （ｖ）の同一のアドレスへの書込み。
ｎｘｎ個のデータからなるブロックに対応する周期Ｔｅ
ｃｈの間を通じて、アドレス（ｒ、 ｓ）が増加して
行ごとの記憶が実行される。このとき、まずｒを一定に
してＳを増加させ、次いでｒを増加させるという順番に
操作が行われる。
ｃｈの間を通じて、アドレス（ｒ、 ｓ）が増加して
行ごとの記憶が実行される。このとき、まずｒを一定に
してＳを増加させ、次いでｒを増加させるという順番に
操作が行われる。
次のブロックに対応する次の周期ＴｅｃｈＯ間を通じて
、アドレス（ｒ、 ｓ）が増加して列ごとの記憶が実
行される。このとき、まずＳを一定にしてｒを増加させ
、次いでＳを増加させるという順番に操作が行われる。
、アドレス（ｒ、 ｓ）が増加して列ごとの記憶が実
行される。このとき、まずＳを一定にしてｒを増加させ
、次いでＳを増加させるという順番に操作が行われる。
前の周期で係数が行ごとに記憶されている場合には、第
２の加算回路ＣＴＣに列ごとの係数列が到着して初めて
結果が得られる。逆もまた同様である。
２の加算回路ＣＴＣに列ごとの係数列が到着して初めて
結果が得られる。逆もまた同様である。
いずれの場合にも、行ごとの加算により係数マトリック
スが得られた場合には、加算回路は列ごとにこの係数マ
トリックスの処理を実行する。
スが得られた場合には、加算回路は列ごとにこの係数マ
トリックスの処理を実行する。
第１の加算回路ＣＴＬにより処理された結果である係数
Ｃ’ （ｖ）が上記の平凡な順番（ｉを一定にして列番
号Ｖを増加させ、次いでｉを増加させる）以外の順番で
発生して記憶されたとしてもこのことがあてはまる。
Ｃ’ （ｖ）が上記の平凡な順番（ｉを一定にして列番
号Ｖを増加させ、次いでｉを増加させる）以外の順番で
発生して記憶されたとしてもこのことがあてはまる。
満たすべき唯一の条件は、原則として、行ごとに係数Ｃ
’ （ｖ）を出力する行変換回路が、この係数が一度列
ごとに取り出されて加算回路ＣＴＣに入力されるのに都
合のよい順番になるように行の順番を決定することであ
る。例えば、第２回目の加算操作の際には列Ｖの４つの
係数Ｃ’ （ｖ）がランダムな順番Ｃ’（ｖ） 、Ｃ’
（ｖ） 、Ｃ３（ｖ） 、Ｃ”（ｖ）で到着する必要あ
ると仮定すると、加算回路ＣＴＬは係数Ｃ’ （ｖ）行
を同じランダムな順番で、すなわち、行０．１．３．２
の順番で出力する。
’ （ｖ）を出力する行変換回路が、この係数が一度列
ごとに取り出されて加算回路ＣＴＣに入力されるのに都
合のよい順番になるように行の順番を決定することであ
る。例えば、第２回目の加算操作の際には列Ｖの４つの
係数Ｃ’ （ｖ）がランダムな順番Ｃ’（ｖ） 、Ｃ’
（ｖ） 、Ｃ３（ｖ） 、Ｃ”（ｖ）で到着する必要あ
ると仮定すると、加算回路ＣＴＬは係数Ｃ’ （ｖ）行
を同じランダムな順番で、すなわち、行０．１．３．２
の順番で出力する。
メモリのアドレスを連続的に供給するのに役立つ回路の
構成は極めて簡単である。この構成が第３図に示されて
いる。
構成は極めて簡単である。この構成が第３図に示されて
いる。
シーケンサは、ｎｘｎワード（ｎ＝２ｋ）のメモリに対
する（２ｋ＋１）ビットのカウンタＣＰＴを主構成要素
として備えている。
する（２ｋ＋１）ビットのカウンタＣＰＴを主構成要素
として備えている。
最上位ビット出力がスイッチＡＩＧを制御する。
このスイッチにはこれ以外の２ｋビットかにビットずつ
のグループに分けられて受信される。第１のグループ上
位ビットに対応し、第２のグループ下位ビットに対応す
る。このスイッチは２ｋ個の出力を有しており、このス
イッチを制御するビットの状態に応じて出力にカウンタ
の２ｋ個の出力をそのままの順番で出力するか、あるい
は、この２ｋ個の出力を上位のにビットと下位のにビッ
トを置換した状態で出力する。スイッチＡＩＧの２ｋ個
の出力は、メモリに伝送されるアドレス（ｒ。
のグループに分けられて受信される。第１のグループ上
位ビットに対応し、第２のグループ下位ビットに対応す
る。このスイッチは２ｋ個の出力を有しており、このス
イッチを制御するビットの状態に応じて出力にカウンタ
の２ｋ個の出力をそのままの順番で出力するか、あるい
は、この２ｋ個の出力を上位のにビットと下位のにビッ
トを置換した状態で出力する。スイッチＡＩＧの２ｋ個
の出力は、メモリに伝送されるアドレス（ｒ。
Ｓ）を構成する。
カウンタは、データｘ （ｉ、ｊ）の人力および結果Ｃ
’ （ｖ）の出力周期Ｔに対応する周波数Ｈを有するク
ロック信号によりインクリメントされる。
’ （ｖ）の出力周期Ｔに対応する周波数Ｈを有するク
ロック信号によりインクリメントされる。
周期Ｔの２ｋ倍ごとに、アドレスの順番が変化する。
アドレス（ｒ、ｓ）からの係数Ｃ’ （Ｖ）の読出しと
同一アドレスへの別の係数の書込みは、使用するメモリ
のタイプに応じて異なった方法で実施される。特に、メ
モリの入力バスＥ２と出力バスＳ２が２つの独立なバス
であるか単一の複合バスであるかによって異なる。
同一アドレスへの別の係数の書込みは、使用するメモリ
のタイプに応じて異なった方法で実施される。特に、メ
モリの入力バスＥ２と出力バスＳ２が２つの独立なバス
であるか単一の複合バスであるかによって異なる。
単一のバスの場合には、ワードの読出しは別のワードの
書込みが始まる前に完全に実行され終えている必要があ
る。従って、読出し段階と書込み段階への時間の和は周
期Ｔ以下でなければならない。一般に、読出しは半周期
中に実行され（例えば３７ナノ秒）、書込みは次の半周
期中に実行される。読出しと書込みはそれ自身サブ段階
（プリチャージならびにいわゆる読出しと書込み）に分
割されていることがあるので、周期Ｔ／２のクロックを
備えておく必要がある。
書込みが始まる前に完全に実行され終えている必要があ
る。従って、読出し段階と書込み段階への時間の和は周
期Ｔ以下でなければならない。一般に、読出しは半周期
中に実行され（例えば３７ナノ秒）、書込みは次の半周
期中に実行される。読出しと書込みはそれ自身サブ段階
（プリチャージならびにいわゆる読出しと書込み）に分
割されていることがあるので、周期Ｔ／２のクロックを
備えておく必要がある。
人力バスと出力バスがはっきりと分離されている場合に
は、読出し段階と書込み段階が相互に重なっていてもよ
い。
は、読出し段階と書込み段階が相互に重なっていてもよ
い。
この２つの段階の例を第４図に示す。
タイムチャートａ）は周波数１３．５ＭＨｚのクロック
信号Ｈであり、半周期Ｔ／２は３７ナノ秒である。
信号Ｈであり、半周期Ｔ／２は３７ナノ秒である。
立ち下がりは読出し段階のトリガを表している。
アドレス（ｒ、ｓ）は、前の立ち上がりから存在してい
ると仮定する。
ると仮定する。
タイムチャー）ｂ）は出力バスＳ１を表す。読出された
データはクロック信号Ｈの立ち下がりの約１０ナノ秒後
に現れる。データは、次の立ち下がりまで出力バスＳｌ
上にブロックされた状態にとどまる。データが加算回路
ＣＴＣに実際に人力されるのは、クロックの第２周期に
なってからである。
データはクロック信号Ｈの立ち下がりの約１０ナノ秒後
に現れる。データは、次の立ち下がりまで出力バスＳｌ
上にブロックされた状態にとどまる。データが加算回路
ＣＴＣに実際に人力されるのは、クロックの第２周期に
なってからである。
タイムチャー）ｃ）は書込み有効化信号ＷＥを表す。こ
の信号は、クロック信号Ｈの立ち下がりの後に人力バス
Ｅｌ上に存在している書込みデータがメモリのビット線
上に現れる時期を決定する。
の信号は、クロック信号Ｈの立ち下がりの後に人力バス
Ｅｌ上に存在している書込みデータがメモリのビット線
上に現れる時期を決定する。
この書込み有効化信号ＷＥは、読出されたデータが出力
バスＳ１に現れることによりアクティブにされ、クロッ
ク信号Ｈが再度立ち上がることによりインアクティブに
される。
バスＳ１に現れることによりアクティブにされ、クロッ
ク信号Ｈが再度立ち上がることによりインアクティブに
される。
第１図は、行と列についてディジタルデータの二重加算
を実行する回路の可能なアーキテクチャを示す図である
。 第２図は、これと同じディジタル処理を実行するための
本発明のアーキテクチャを示す図である。 第３図は、行ごとのアドレス操作および列ごとのアドレ
ス操作を交代するのに役立つアドレス用シーケンサの一
部分の概略図である。 第４図は、メモリのワードの読出しと書込みのタイムチ
ャートである。 （主な参照番号） ＡＩＧＩ、２・・スイッチ、 ＣＰＴ・・カウンタ、 ＣＴＣ，ＣＴＬ・・加算回路、 ＭＥＭｌ、２・・メモリ、 ＳＥＱ・・シーケンサ
を実行する回路の可能なアーキテクチャを示す図である
。 第２図は、これと同じディジタル処理を実行するための
本発明のアーキテクチャを示す図である。 第３図は、行ごとのアドレス操作および列ごとのアドレ
ス操作を交代するのに役立つアドレス用シーケンサの一
部分の概略図である。 第４図は、メモリのワードの読出しと書込みのタイムチ
ャートである。 （主な参照番号） ＡＩＧＩ、２・・スイッチ、 ＣＰＴ・・カウンタ、 ＣＴＣ，ＣＴＬ・・加算回路、 ＭＥＭｌ、２・・メモリ、 ＳＥＱ・・シーケンサ
Claims (4)
- （１）ディジタルデータをマトリックスｘ（ｉ、ｊ）（
ただしｉはこのマトリックスの行の番号であり、ｊは列
の番号である）の形式にした入力信号から行と列に関す
る二重加算を行って以下のように表される係数Ｃ（ｕ、
ｖ）： Ｃ（ｕ、ｖ）＝Σ＾ｉ＾＝＾ｎ＾−＾ｉ＿ｉ＿＝＿０Ｃ
＾ｉ（ｖ）ｇ（ｉ、ｕ）（ただし、 Ｃ＾ｉ（ｖ）＝Σ＾ｊ＾＝＾ｎ＾−＾１＿ｊ＿＝＿０ｘ
（ｉ、ｊ）ｆ（ｊ、ｖ）である） を発生させるためのディジタル信号処理用集積回路であ
って、 ―上記ディジタルデータｘ（ｉ、ｊ）を表す信号を受信
して値Ｃ＾ｉ（ｖ）を表す信号を発生させる第１の加算
回路と、 ―上記信号Ｃ＾ｉ（ｖ）を記憶して再構成するための、
アドレスがｎ行ｎ列に構成されたバッファメモリと、 ―上記値Ｃ＾ｉ（ｖ）を表す信号を連続的に受信して上
記値Ｃ（ｕ、ｖ）を発生させる第２の加算回路と、 ―上記第１の加算回路から出力された記憶させ、または
再構成すべき信号Ｃ＾ｉ（ｖ）のアドレスを連続的に上
記メモリに供給してこの信号を上記第２の加算回路に向
けて出力させる、上記メモリのアドレス用シーケンサと
を備え、 このシーケンサは行ごとに順番にｎ×ｎ個のアドレス列
を供給し、次いで列ごとに順番にｎ×ｎ個のアドレス列
を供給するという操作を交互に実行し、読出し後に書込
みを行うという操作をこのシーケンサから供給された各
アドレスに対して実行することを特徴とする集積回路。 - （２）上記メモリが、互いに独立な入力バス（Ｅ１）と
出力バス（Ｓ１）を備えることを特徴とする特許請求の
範囲第１項に記載の集積回路。 - （３）上記アドレス用シーケンサが（２ｋ＋１）ビット
のカウンタを備え、このカウンタの出力の最上位ビット
がスイッチ回路の制御を行い、残りの２ｋビットは上位
ｋビットのグループと下位ｋビットのグループに分割さ
れ、上記スイッチ回路は、このスイッチ回路を制御する
上記最上位ビットの状態に応じて上記２つのグループを
上記カウンタの出力に現れたままの状態で、あるいは、
この２つのグループを交換して伝送することを特徴とす
る特許請求の範囲第１項に記載の集積回路。 - （４）上記メモリがスタティックメモリであることを特
徴とする特許請求の範囲第１項に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8617937A FR2608802B1 (fr) | 1986-12-22 | 1986-12-22 | Circuit integre de traitement de signal pour la sommation en ligne et en colonne de matrices de valeurs numeriques |
| FR8617937 | 1986-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63167968A true JPS63167968A (ja) | 1988-07-12 |
Family
ID=9342152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325136A Pending JPS63167968A (ja) | 1986-12-22 | 1987-12-22 | ディジタルデータからなるマトリックスの行と列の加算を行うための信号処理用集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4872134A (ja) |
| EP (1) | EP0274323A1 (ja) |
| JP (1) | JPS63167968A (ja) |
| KR (1) | KR880008140A (ja) |
| FR (1) | FR2608802B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053985A (en) * | 1989-10-19 | 1991-10-01 | Zoran Corporation | Recycling dct/idct integrated circuit apparatus using a single multiplier/accumulator and a single random access memory |
| US6801680B2 (en) * | 2000-08-01 | 2004-10-05 | Tellabs Operations, Inc. | Signal interconnect incorporating multiple modular units |
| FR2845784B1 (fr) * | 2002-10-11 | 2005-01-14 | St Microelectronics Sa | Dispositif de memorisation de donnees de type lifo incorporant deux memoires a acces aleatoire |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044243A (en) * | 1976-07-23 | 1977-08-23 | Nestor Associates | Information processing system |
| NL8004521A (nl) * | 1980-08-08 | 1982-03-01 | Philips Nv | Werkwijze voor het digitaliseren van een kleuren-videosignaal. |
| GB2108736B (en) * | 1981-10-27 | 1984-12-12 | Standard Telephones Cables Ltd | Sum of products multiplier |
-
1986
- 1986-12-22 FR FR8617937A patent/FR2608802B1/fr not_active Expired
-
1987
- 1987-12-18 EP EP87402910A patent/EP0274323A1/fr not_active Withdrawn
- 1987-12-21 US US07/135,270 patent/US4872134A/en not_active Expired - Fee Related
- 1987-12-22 JP JP62325136A patent/JPS63167968A/ja active Pending
- 1987-12-22 KR KR870014667A patent/KR880008140A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0274323A1 (fr) | 1988-07-13 |
| US4872134A (en) | 1989-10-03 |
| FR2608802B1 (fr) | 1989-04-28 |
| FR2608802A1 (fr) | 1988-06-24 |
| KR880008140A (ko) | 1988-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2630802B2 (ja) | 変換符号化を用いたテレビジョン転送システム | |
| US6105114A (en) | Two-dimensional array transposition circuit reading two-dimensional array in an order different from that for writing | |
| JPS6247786A (ja) | 近傍画像処理専用メモリ | |
| WO1986004176A1 (en) | Apparatus for interpolating video data | |
| JP2630801B2 (ja) | １次元線形画像変換器 | |
| JPS59157811A (ja) | デ−タ補間回路 | |
| JPH01258066A (ja) | データ処理回路のための転置メモリ | |
| JP5549442B2 (ja) | Ｆｆｔ演算装置 | |
| JPS63167968A (ja) | ディジタルデータからなるマトリックスの行と列の加算を行うための信号処理用集積回路 | |
| CN116050492A (zh) | 一种扩展单元 | |
| JPH07501167A (ja) | 一連の積の和を形成する方法および装置 | |
| JPH01321574A (ja) | メモリ装置 | |
| JPS59101089A (ja) | メモリ回路 | |
| JP2790911B2 (ja) | 直交変換演算装置 | |
| JPS5947394B2 (ja) | 可変長二次元シストレジスタ | |
| JP2697619B2 (ja) | Ｎポイントｆｆｔ専用プロセッサ | |
| JPS6039988A (ja) | 画像信号変換装置 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JP3104001B2 (ja) | ラインバッファ及びこれを用いた画像処理装置 | |
| JP3675948B2 (ja) | データ変換方法及びその装置 | |
| SU1273917A1 (ru) | Устройство дл суммировани @ -разр дных чисел | |
| JPH08305819A (ja) | ２次元直交変換演算装置 | |
| JP2524637B2 (ja) | バレル・シフタへのデ―タ入力装置 | |
| JPH0516740Y2 (ja) | ||
| JPH0542010B2 (ja) |