JPH08305819A

JPH08305819A - ２次元直交変換演算装置

Info

Publication number: JPH08305819A
Application number: JP10491495A
Authority: JP
Inventors: Shigeo Sumi; 成生角; Akira Hase; 昌長谷; Hiroki Watanabe; 浩己渡辺; Masuo Oku; 万寿男奥; Jinichi Hori; 仁一堀
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1996-11-22

Abstract

(57)【要約】【目的】離散コサイン変換装置等の直交変換装置の回路
規模を低減する。【構成】１次元ＤＣＴ演算回路６からの出力データの転
置を行う転置メモリ７として、ツーポートメモリを用
い、転置メモリ制御回路１０は、あるブロックの書き込
みが完了するより１から（２Ｎ−２）クロック前より、
書き込み済みのデータを読み出し、この書き込みに続い
て、さらに後続のブロックの書き込みを上記読み出しと
並行して実行する。各ブロックの書き込みは行順と列順
をブロック毎に交互に切り替えて行い、各ブロックの読
み出しは、そのブロックの書き込み順と異なるように制
御される。この動作のために、転置メモリ７の読出しア
ドレス２２を発生する回路１２は、アドレスが１ずつイ
ンクリメントする場合とＮごとにインクリメントする場
合の２種類の方法をＮ×Ｎ回毎に交互に入れ替えるよう
にして読み出しアドレスを生成し、書込みアドレスは、
読出しアドレスを１から２Ｎ−２クロックのいずれかの
時間遅延回路１３により遅延して生成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像信号の圧縮または
伸長にそれぞれ用いられる離散コサイン変換（ＤＣ
Ｔ）、逆離散コサイン変換（ＩＤＣＴ）あるいは離散サ
イン変換（ＤＳＴ）などの直交変換を実行する装置に関
する。

【０００２】

【従来の技術】情報圧縮の際に必要な画像信号の周波数
成分の分解は、一般的に直交変換により行われている。
これは、直交変換を行うことにより、ランダムに分布し
ていた画素値を低周波項に集中させることが可能なため
である。そしてこの直交変換の代表的な手法の一つとし
て、離散コサイン変換（ＤＣＴ）が知られている。例え
ば、２次元の画像データに対してこの２次元ＤＣＴ変換
を施すことにより、この画像データの空間周波数データ
を得られる。その空間周波数の内、より高い周波数に対
応する部分をカットし、残りの画像データを逆ＤＣＴ変
換することにより、もとの画像データに近い画像データ
を復元する。ここでカットされたデータの量だけ少ない
データを用いて、元の画像データのを復元できるので、
もとの画像データを圧縮したことになる。なお、２次元
ＩＤＣＴ演算も直交変換の他の例であり、２次元ＤＣＴ
演算の逆の演算により、それと同様に実現される。ま
た、離散サイン変換（ＤＳＴ）も同様に実現される。

【０００３】２次元の画像データについてＤＣＴ処理を
使用する画像データ圧縮回路はいろいろあるが、その一
つとして特開平４−５３１号公報に記載された回路の例
を図２に示す。図において、データ入力装置１により入
力された２次元の離散化されたデータは、メモリ２に格
納された後、それぞれＮ行Ｎ列の入力データからなる複
数のブロックに分けられ、それらのブロックが順次メモ
リ２から制御回路３の制御により読み出されて、２次元
ＤＣＴ演算装置３０に供給される。２次元ＤＣＴ演算装
置３０は、メモリ２から供給される各ブロックの、Ｎ行
Ｎ列のデータ（これをｆ（ｘ，ｙ）（但し、ｘ＝０，
１，，Ｎ、ｙ＝０，１，，Ｎ）と表わす）４に対して２
次元ＤＣＴ変換を実行して、Ｎ行Ｎ列の離散化された変
換結果データ（これをＦ（ｕ、ｖ）（但し、ｕ＝０，
１，，Ｎ、ｙ＝０，１，，Ｎ）と表わす）からなる中間
結果ブロックを得る。ここで、ｕ、ｖの値の範囲と、
ｘ、ｙの範囲と同じである。この回路の出力信号２４
は、量子化回路２５により量子化され、量子化された信
号は、符号化回路２６により符号化される。以上の操作
を経て元の入力ブロックが圧縮される。

【０００４】２次元ＤＣＴ演算装置３０は、メモリ２か
ら読み出された各入力ブロックに対して第１の１次元Ｄ
ＣＴ演算を行い、中間結果ブロックを生成する回路３１
と、その中間結果ブロックを保持する転置メモリ３２
と、転置メモリ３２内の中間結果ブロックに対して第２
の１次元ＤＣＴ演算を実行して、変換結果ブロックを生
成する回路３３と、転置メモリ３２への中間結果ブロッ
クの書き込みとそこからのそのブロックの読み出しを制
御する転置メモリ制御回路３５と、これらの１次元ＤＣ
Ｔ演算回路３１、３３および転置メモリ制御回路３５を
制御するための制御回路３４とからなる。

【０００５】各入力ブロックのＮ行Ｎ列のデータｆ
（ｘ，ｙ）に対する２次元ＤＣＴ演算は以下の式で表わ
される。ここで、ｘ、ｙは、これらのデータを識別する
２次元の変数であり、具体的には、そのブロックが２次
元画像データであるときには、２次元座標を表わす。

【０００６】

【数１】

【０００７】２次元ＤＣＴ演算装置３０は、この２次元
ＤＣＴ演算を行うために、各ｕ、ｖの値に対して、先
ず、ｘを固定して、異なるｙについて式１により決まる
第１の積和演算（この積和演算を１次元ＤＣＴ演算と呼
ぶ）を行った後、その演算の結果データに対して、さら
に異なるｘについて式１で決まる第２の積和演算を行え
ばよい（これも１次元ＤＣＴ演算である）。図２の１次
元ＤＣＴ演算装置３１、３３はそれぞれこれらの１次元
ＤＣＴ演算を実行する。

【０００８】この第１のＤＣＴ演算の結果得られる中間
結果ブロックに対して、第２のＤＣＴ演算を二つのこの
演算の途中結果を保持するために、転置メモリ３２が使
用される。この転置メモリ３２は、各中間結果ブロック
のＮｘＮ個のデータを保持するためのＮｘＮ個の記憶位
置を有する。これらの記憶位置は、Ｎ行Ｎ列のいずれか
の行番号との列番号の組みで呼ぶことがある。

【０００９】２次元ＤＣＴ演算は、より具体的には以下
のようにして行われる。メモリ２からは、いずれかの入
力ブロックに属するＮ行Ｎ列の入力データｆ（ｘ，ｙ）
が、まず最初に第１列に属するＮ個のデータｆ（０，
０）からｆ（０，Ｎ）が順次それらのデータが属する行
の順に入力され、次に、次の列のＮ個のデータｆ（１，
０）からｆ（１，Ｎ）が行の順に順次入力され、以下同
様にして、第Ｎ列のＮ個のデータｆ（Ｎ，０）からｆ
（Ｎ，Ｎ）がそれらの行に順に順次入力される。第１の
１次元ＤＣＴ演算装置３１は、同じ列に属するＮ個のデ
ータに対して、上記式１に基づいて、ｙについての積和
演算を、いろいろのｘとｖの組み合せに対して実行し、
その結果として、ｘとｖとに依存する中間結果データを
生成し、このデータを転置メモリ３２の中の、ｘ列ｖ行
に対応する位置に書き込む。より具体的には、１次元Ｄ
ＣＴ演算装置３１は、中間結果データを列順に転置メモ
リ３２に順次書き込む。

【００１０】第２の１次元ＤＣＴ演算装置３３は、転置
メモリ３２内の中間結果データに基づいて、式１で決ま
るｘについての積和演算を行う。このときは、Ｎ行Ｎ列
の中間結果データが行順に順次転置メモリ３２から読み
出される。これらに対して、式１で定まる積和演算をそ
れらのＮ個のデータに対して行い、Ｎ行Ｎ列の演算結果
データを順次生成する。

【００１１】このように転置メモリ３２は、異なる方向
の積和演算に供されるので、転置メモリと言われ、２次
元ＤＣＴ演算を実行するには重要である。

【００１２】特開平４−５３１号公報は、その第３図、
第４図、第５図、第６図、第７図に転置メモリの構成と
そこへのデータの書き込み動作と読み出し動作の制御方
法の例を３つ述べている。以下では、Ｎ＝８とする。ま
た、転置メモリ３２に保持されたいずれかのブロックに
属するＮ行Ｎ列の入力データｆ（ｘ，ｙ）を保持する８
×８個の記憶位置のアドレスを列順、行順にしたがって
順番に０，１，，６３と呼ぶ。

【００１３】第１の制御方法では、転置メモリ３２とし
て８×８ワードのメモリを１個用い、第１の１次元ＤＣ
Ｔ演算により得られるＮ行Ｎ列の中間結果データの書き
込みとそれらの読み出しを６４サイクル以上の周期ごと
に交互にで行うものである。このときのメモリの動作
は、図３に示すように、まず初めに、ブロック０の中の
６４個のデータをアドレス０，１，２，３，，６２，６
３の順に書き込む。次に、これらのデータの読み出し
は、アドレス０，８，１６，２４，，，５５，６３の順
に行う。このように、書込みアドレスと読出しアドレス
を替えることにより、データの転置を実現している。こ
の場合、メモリの動作は６４クロックごとに書き込みと
読み出しが交互に行われるため、データのスループット
は２クロックサイクル／データとなる。

【００１４】第２の制御方法では、転置メモリ３２とし
て、８×８ワードのメモリを１個用い、図４（１）に示
すように、１クロックサイクルの時間内に前のブロック
のデータの読出しと次のブロックのデータの書込みを順
次行う。このときのメモリの動作は、図４（２）に示す
ように、まず初めにブロック０のデータ６４個がアドレ
ス０，１，２，３，４，，，６２，６３の順に書き込ま
れ、次にブロック０のデータの読み出しとブロック１の
データの書き込みがアドレス０，８，１６，２４，３
２，，，５５，６３の順に行われる。このとき、アドレ
スの生成順は６４クロック毎に変わる。この場合、デー
タのスループットは１クロックサイクル／データとな
る。

【００１５】さらに、第３の転置メモリの構成方法で
は、図２と異なり、図５に示すように、８×８ワードの
転置メモリ５３と８×８ワードの転置メモリ５４との二
つの転置メモリ読み出しと書き込みに交互に使用する。
１次元ＤＣＴ演算回路５０からのデータは、転置メモリ
５１または５２に連続的に入力され、これらのメモリに
より転置されたデータは１次元ＤＣＴ回路５７に連続的
に出力される。転置メモリ１が書き込み動作のとき転置
メモリ２は読み出し動作となり、逆に、転置メモリ２が
読み出し動作のとき転置メモリ２は書き込み動作を行う
ように、転置メモリ制御回路５１、５６がこれらのメモ
リの動作を制御する。この例では、各転地メモリの動作
は６４クロックごとに入れ替わる。そのため、１クロッ
クサイクル／データのスループットを実現できる。

【００１６】なお、上記３つの従来の構成方法の場合、
データが８×８個の場合転置メモリ部分のレイテンシは
いずれの場合も６４となる。

【００１７】

【発明が解決しようとする課題】通常、図２に示したよ
うなＤＣＴ回路では、１次元ＤＣＴ演算回路３１から転
置メモリ３２へのデータが連続的に送られる場合が多
く、１クロックサイクル／データのスループットが要求
される。しかし、図３に示した従来の第１の制御方法で
は、このスループットの要求を満足できない。また、図
４に示した従来の第２の制御方法では、スループットの
要求を満足するが、そのためには、１クロックサイクル
内にデータの読み出しと書き込みを行う必要があり、メ
モリに高速動作が要求される。また、図５および図６に
示した従来の第３の制御方法では、スループットの要求
も満足し、メモリの高速動作も要求されないが、メモリ
を２個用いるため回路規模が増大するという問題があ
る。

【００１８】本発明の目的は、特別に高速なメモリを使
用しないで、かつ、回路規模が少なメモリを使用して２
次元直交変換を実現可能な直交変換装置を提供すること
である。

【００１９】本発明の他の目的は、特別に高速なメモリ
を使用しないで、かつ、回路規模が少なメモリを使用し
て高いスループットで２次元直交変換を実現可能な直交
変換装置を提供することである。

【００２０】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明の直交変換演算装置では、転置メモリは、
複数のメモリセルと、書き込み動作と読み出しを互いに
異なるメモリセルに対して並行して行う回路とを有する
２ポートメモリからなり、このメモリに対する該制御回
路は、第１の１次元直交変換演算装置から供給された各
中間結果データブロックを該メモリに書き込むためのア
ドレスとして、所定の第１のアドレス順と該第１のアド
レス順で決まるアドレス列をＮ毎に飛ばして得られるア
ドレス列を指定する第２のアドレス順との内、該メモリ
に書き込むべき中間データブロックが変わる毎に交互に
変わるいずれか一方のアドレス順に従って発生する第１
のアドレス発生回路と、該メモリに書き込まれた該各中
間結果データブロックを読み出すためのアドレスとし
て、該各中間結果データブロック内の所定数の中間結果
データが該メモリに書き込まれた後に、該第１、第２の
アドレス順の内、該各中間結果データブロックに対して
該第１のアドレス生成回路が従うアドレス順と異なるア
ドレス順番にしたがって一群の読み出しアドレスを発生
する第２のアドレス発生回路とを有する。

【００２１】

【作用】本発明によれば、転地メモリは、ツーポートメ
モリでるため、異なるメモリセルに対しては、データの
書き込みと読み出しを並行して行い得る。しかも、これ
ら同じメモリ内のメモリセルに対して行い得るので、従
来技術で説明した第３の制御方法のごとく、二つのメモ
リを使用する場合より少ないメモリセルで済む。但し、
ツーポートメモリでは、同じメモリセルに対しては同時
に書き込みと読み出しを行えない。本発明では、Ｎ×Ｎ
のデータの書き込みと並行して読み出しを開始するため
に、第１のアドレス生成回路により発生される書き込み
アドレスより遅れて一群の読み出しアドレスを発生する
ことにより、各読み出しアドレスで指定されるデータが
すでに書き込まれた後に、このデータの読み出しを行う
ようにし、それでもって、読み出しを書き込みと並行し
て実行可能にしている。

【００２２】

【実施例】以下、本発明に係るディスクアレイを図面に
示したいくつかの実施例を参照してさらに詳細に説明す
る。なお、以下においては、同じ参照番号は同じものも
しくは類似のものを表わすものとする。

【００２３】＜実施例１＞図１は、本発明による２次元
のＤＣＴ演算装置を用いた画像データ圧縮回路の実施例
である。図１において、５はＤＣＴ演算装置であり、こ
れ以外の部分は図２に示した従来技術と同じである。Ｄ
ＣＴ演算装置５の中では、６は図２の回路３１と同じ
く、メモリ２から供給される入力ブロックに対してｙ方
向の積和演算を式１に従って実行して、中間結果ブロッ
クを生成する１次元ＤＣＴ演算装置である。７はこの中
間結果ブロックを保持する転置メモリであり、本実施例
では２ポートメモリからなる。８は、図２の演算装置３
３と同様に、転置メモリ７から読み出された中間結果ブ
ロックに対して、式１に従って、ｘ方向の積和演算を実
行する第２の１次元ＤＣＴ演算装置である。ＤＣＴ制御
回路９は、メモリ２から１次元ＤＣＴ演算回路への、入
力データの供給に同期して、制御信号１５、１７および
１６を１次元ＤＣＴ演算回路６、８および転置メモリ制
御回路１０に対して供給する。これらの制御信号１５、
１６、１７およびクロック信号１４に応答してＤＣＴ演
算装置５は動作する。１０は転置メモリ制御回路であ
り、ここには、読み出しアドレスを発生するアドレス生
成回路１２とそれらを遅延して書き込みアドレスとして
転置メモリ７に供給する遅延回路１３と、転置メモリ７
に対する読み出しと書き込みを制御するメモリコントロ
ール信号発生回路１１とを有する。メモリコントロール
信号生成回路１１は、制御信号１６および２７に応答し
て転置メモリ７にＷｒｉｔｅ信号２０およびＲｅａｄ信
号２１を生成する。本実施例では、各ブロックデータは
８行８列のデータからなると仮定する。従って、転置メ
モリ７も、８×８ワードからなる。この転置メモリ７に
対して第１の１次元ＤＣＴ演算装置６から供給される８
行８列の中間結果データを、順次一定の方向に、例えば
行方向に、書き込み、この書き込みと並行して、書き込
み済みのデータをこの書き込みと直行する方向、今の例
では列方向に順次読み込むようになっている。さらに、
最初の８行８列のデータがこのメモリ７に書き込まれた
後は、この読み出しと並行して、次の８行８列のデータ
を、今度は、この読み出しと同じく列方向に書き込むよ
うになっている。

【００２４】転置用メモリ７に使用するする２ポートメ
モリは、周知のメモリを使用できる。図７に、そのメモ
リの構造の概略を示す。

【００２５】各メモリセル６０は、一対の書き込みワー
ド線７３と、一対のデータが読み出しワード線７４と、
一対の書き込みデータ線６９、７０と、一対の読み出し
データ線７１、７２に接続されている。このメモリに
は、行方向と列方向に配列された複数のメモリセルを有
するが、図では簡単化のために、一つのメモリセルを示
す。各行に属する一群のメモリセルは、共通の書き込み
ワード線７３と読み出しワード線７４の対に接続されし
ている。この一群のメモリセルは、このメモリに書き込
むべき中間結果データを構成する複数のビット分に等し
い数よりなる。

【００２６】各行の一群のメモリセルに対して、一対の
書き込みワード線７３と一対の読み出しワード線７４が
同様に設けられているが、図では簡単化のために一つの
行に対するもののみを示す。

【００２７】各列に属する一群のメモリセルにも図示し
た一つのメモリセルに接続された一対の書き込みデータ
線６９、７０と一対の読み出しデータ線７１、７２が接
続され、さらに、この一対の書き込みデータ線は、デー
タ入力端子６５と同じようにデータ入力端子を介して外
部より書き込みデータが供給されるようになっている。
同様に、図示しないメモリセルの各々に接続された一対
のデータ線には、図示したセンスアンプ６１、レジスタ
６３と同じ回路が接続され、そのメモリセルの読み出し
に使用される。こうして、この各行に属する一群のメモ
リセルが同時に読み出しあるいは書き込み動作を実行す
るようになっている。

【００２８】各列に属するメモリセルの数は、各中間結
果データブロックに含まれる中間結果データの総数、今
の例では６４に等しい。各行に属する一群のメモリセル
には、他の行に属するメモリセルのアドレスとは異なる
一つの共通なアドレスが割り当てられている。

【００２９】この転置用メモリ７は、書き込み動作と読
み出し動作が異なるアドレスのメモリセルに対して同時
に行える。ただし、同一時間における同じアドレスの読
出し動作と書込み動作は禁止される。また、本メモリ
は、図１に示すＤＣＴ演算装置５内の他の回路と同一Ｌ
ＳＩ（大規模集積回路）上に作られる。本転置用２ポー
トメモリ７は、クロック信号１４、Ｗｒｉｔｅ信号２
０、Ｒｅａｄ信号２１、書込みアドレス信号２３、読出
しアドレス信号２２の入力端子および入力データ端子６
５、出力データ端子６６を備えている。さらにメモリ内
部は主に、メモリセル６０、センスアンプ６１、出力デ
ータ用レジスタ６３、メモリコントロール回路６４、ア
ドレスデコーダ６７、６８により構成されている。

【００３０】まず書込み時の動作について説明すると、
Ｗｒｉｔｅ信号２０が入力されるとコントロール回路６
４から書込みイネーブル信号７７が生成されると同時に
書込みアドレス２３がアドレスデコーダ６７に入力さ
れ、書き込みワード線７３が活性化される。このとき書
込みデータ線６９、７０の内容がメモリセルに書込まれ
る。一方、読み出し動作は、Ｒｅａｄ信号２１が入力さ
れるとコントロール回路６４から読出し書込みイネーブ
ル信号７８が生成されると同時に書込みアドレス２２が
アドレスデコーダ６８に入力され、読出しワード線７４
が活性化される。このとき読出しデータ線７１、７２に
メモリセルの内容が読出される。読出されたメモリセル
の内容は、センスアンプ６１により増幅される。増幅さ
れたメモリからの出力データ６２は、出力データ用レジ
スタ６３により１クロック遅延させて出力される。

【００３１】図９に、アドレス生成回路１２の回路構成
を示す。この回路１４は、７ビットのバイナリカウンタ
９０、トライステートバッファ９１〜１０２により構成
され、トライステートバッファ９７−１０２の出力信号
２２が転置メモリ７に読出しアドレス信号として供給さ
れ、読み出しアドレス信号２２を遅延回路１３により遅
延させた信号２３が書込みアドレス信号として転置メモ
リ７に供給されるようになっている。バイナリカウンタ
９０は、クロックに同期してカウントアップされる。こ
のカウンタのビット数は、Ｎ×Ｎ個のアドレスを発生す
るに必要なビット数より１大きい値（ｌｏｇ₂Ｎ²）＋
１、今の例では７ビット、に選ばれる。そのカウント値
のビットｂ０〜ｂ５がアドレス信号として使用される。
カウント値の各ビットは、トライステートバッファ９７
から１０２を介して読み出しアドレス線２２に接続され
るとともに、トバッファ９１から９６を介して読み出し
アドレス線２２に接続されている。トライステートバッ
ファ９７から１０２は、カウンタ９０の各ビット出力
を、読み出しアドレス線２２の、そのビットの位置と同
じ桁位置に供給する。一方、トライステートバッファ９
１から９６は、カウンタ９０の下位のビットｂ０，ｂ
１，ｂ２を読み出しアドレス線２２の上位桁のビット位
置４、５、６に供給するとともに、カウンタ９０の上位
のビットｂ３，ｂ４，ｂ５を読み出しアドレス線２２
の、下位のビット０，１，２の位置に供給するように、
カウンタ９０の出力ビットをずらして読み出しアドレス
線に供給している。

【００３２】カウンタ９０の最上位ビットｂ６は、トラ
イステートバッファ９１〜１０２を制御するための信号
として使用する。ビットｂ６が”Ｌｏｗ”のときは、ト
ライステートバッファ９７〜１０２を信号が通過するた
め、読み出しアドレス２２は、０，１，２・・・・・６
２，６３と１ずつインクリメントされる。一方、ビット
ｂ６が”Ｈｉｇｈ”のときは、トライステートバッファ
９１〜９６を信号が通過するため、読み出しアドレス２
２は、０，８，１６・・・・・５５，６３と８ずつイン
クリメントされることになる。ビットｂ６は、６４クロ
ック毎に交互に０と１になるので、読み出しアドレス２
２は、６４クロックごとに上の２種類の態様で変化す
る。すなわち、本実施例では、転置メモリ７に対するデ
ータの読み出しは、０，１，，という列順の読み出しと
０，８，，，という行順の読み出しを交互に行うことに
なる。

【００３３】遅延回路１３は、読出しのアドレス信号２
２を一定時間遅延させ、書込みのアドレス信号２３を生
成している。本実施例では、この遅延時間は１クロック
サイクルである。転置メモリ７には、１次元ＤＣＴ演算
装置６から供給される中間結果ブロックがまず書き込ま
れ、その後、そのブロックが読み出されるため、書き込
みアドレスが読み出しアドレスより先に使用される。し
かし、本実施例では、図１２に示し、かつ、後に詳しく
説明するように、書き込まれた中間結果ブロックを読み
出す順は、その中間結果ブロックの書き込み順と異な
る。逆に、ある中間結果ブロックの読み出し順と次の中
間結果ブロックの書き込み順が同じであるため、読み出
しアドレスを遅延して書き込みアドレスとしている。こ
の結果、このアドレス生成回路１２により最初に読み出
しアドレス列０，１，，，６３が生成されたときには、
読み出すべき中間結果ブロックが転置メモリ７にまだ書
き込まていないことになる。従って、このアドレス列は
転置メモリ７へのアクセスには使用されないようにする
必要がある。図１２に示すように、制御信号生成回路１
０３は、カウンタ９０からのビットｂ０〜ｂ５が最初に
６３に達したときに、制御信号２７を生成し、メモリコ
ントロール信号生成回路１１にメモリのアクセスを許可
する。この結果、メモリコントロール信号生成回路１１
は、この制御信号２７が１になる前にアドレス生成回路
１２により生成されている上記最初の読み出しアドレス
列による転置メモリ７へのアクセスを行わない。本実施
例では、このようにして、１つのカウンタ９０と遅延回
路という簡単な回路により読み出しアドレス列と書き込
みアドレス列を生成することができる。

【００３４】図８に、メモリコントロール信号生成回路
１１の概略構成を示す。メモリコントロール信号生成回
路１１は、主にフリップフロップ８０、８１、８２、ラ
ッチ回路８３、８４により構成される。本回路には、制
御信号１６、クロック信号１４、制御信号２７が入力さ
れ、Ｗｒｉｔｅ信号２０、Ｒｅａｄ信号２１を出力す
る。動作を図１２のタイムチャートを用いながら説明す
る。まず、上記中間結果ブロック０が１次元ＤＣＴ演算
装置６から転置メモリ７に供給されるより前に、制御信
号１６が”Ｈｉｇｈ”レベルになるように、ＤＣＴ制御
回路９（図１）により、制御信号１６を１次元ＤＣＴ演
算装置６に供給される制御信号１５に同期して”Ｈｉｇ
ｈ”レベルにされる。この制御信号１６がフリップフロ
ップ８０に入力され、１クロック遅延された”Ｈｉｇ
ｈ”レベルの信号８５が出力される。信号８５はラッチ
回路８３に入力され、ラッチ回路８３によりＷｒｉｔｅ
信号２０が”Ｈｉｇｈ”レベルに変化し、転置メモリ６
にデータに書き込みを指示する。この信号２０は、中間
結果ブロックが順次１次元ＤＣＴ演算装置６から転置メ
モリ７に供給されている間は、”Ｈｉｇｈ”レベルを維
持する。その後、書き込むべき中間結果ブロックが転置
メモリ７に供給されなくなった時点で、ＤＣＴ制御装置
９（図１）が制御信号１６を”Ｌｏｗ”レベルに落すよ
うになっている。したがって、その後制御信号１６が”
Ｌｏｗ”レベルになったときに、ラッチ回路８３は、信
号８５の反転信号と信号８６が入力されるＡＮＤゲート
の出力８７によりリセットされ、Ｗｒｉｔｅ信号２０
が”Ｌｏｗ”レベルに変化する。またアドレス生成回路
１２より供給された制御信号２７の”Ｈｉｇｈ”レベル
がフリップフロップ８２に入力され、１クロック遅延さ
れた”Ｈｉｇｈ”レベルの信号８８が出力される。信号
８８はラッチ回路８４に入力され、ラッチ回路８４によ
りＲｅａｄ信号２１が”Ｈｉｇｈ”レベルに変化し、転
置メモリ７にデータの読み出しを指示する。読み出すべ
き中間結果ブロックが転置メモリ７にある間はＭこのＲ
ｅａｄ信号２１は”Ｈｉｇｈ”レベルを維持する。その
後、前述の理由により制御信号１６が”Ｌｏｗ”レベル
になると、制御信号１６の反転信号と信号８８が入力さ
れるＡＮＤゲートの出力８９により、ラッチ回路８４
は、リセットされ、Ｒｅａｄ信号２１が”Ｌｏｗ”レベ
ルに変化する。

【００３５】図１２に、メモリコントロール信号生成回
路１１およびアドレス生成回路１２の動作タイミングに
ついて示す。まずＤＣＴ制御回路９より制御信号１５が
生成され１次元ＤＣＴ演算回路６の動作が開始される。
その後一定時間経過した後制御信号１６が生成され読出
しアドレス信号が生成される。次に、次のクロックでＷ
ｒｉｔｅ信号が”Ｈｉｇｈ”になると同時に読出しアド
レス信号に対し１クロック遅延した書込みアドレス信号
が生成されブロック０のデータの書込みが開始される。
このとき、Ｒｅａｄ信号は”Ｌｏｗ”のままであるため
データの読出しは行われない。次に、制御信号２７によ
りＲｅａｄ信号が”Ｈｉｇｈ”になりブロック０のデー
タの読出しが開始される。ここで、実際のデータの出力
は読出しのアドレスに対し１クロック遅延する。そして
次に、次のクロックで読出しアドレス信号に対し１クロ
ック遅延した書込みアドレス信号が生成されブロック１
のデータの書込みが開始される。以後同様に繰り返され
る。

【００３６】以下、本実施例での転置メモリ７への中間
結果ブロックの書込みとそれの読出しの詳細を図１０と
図１１を参照して説明する。

【００３７】図１のメモリ２からいずれかの入力データ
ブロックに属する８行８列の入力データが順次１次元Ｄ
ＣＴ演算装置３１に供給され出すのに同期して、この１
次元ＤＣＴ演算装置６に制御信号１５がＤＣＴ制御装置
９より供給される。この制御信号１６に応答して、１次
元ＤＣＴ演算装置６において、演算が開始され、そこか
ら中間結果ブロック０を構成する８行８列の中間結果デ
ータが、転置メモリ７に順次供給される。引続き１次元
ＤＣＴ演算装置６から、後続の中間結果ブロック１を構
成する８行８列の中間結果データが順次メモリ７に供給
される。以下同様にして後続の中間結果ブロックがこの
メモリ７に順次供給される。図１０に示すように、これ
らのブロックは順次転置メモリ７に書き込まれる。

【００３８】各中間結果ブロックの最後の中間結果デー
タが書き込まれる直前に、その中間結果ブロックの読み
出しが開始される。

【００３９】各中間ブロックの書き込みの際、中間結果
ブロックを書き込むメモリセルの順番は、中間ブロック
毎に交互に変更される。本実施例では、先頭の中間結果
ブロック０は、メモリ７の複数のセルに、それらのアド
レス順０，１，２，，にしたがって順次書き込まれ、次
の中間結果ブロック１は、この順できまるアドレス列
を、Ｎに等しい数毎に飛ばすことにより決まるアドレス
列を規定するアドレス順０，８，１６，，に従って順次
書き込まれる。書き込まれた各中間結果ブロックを読み
出すときには、これら二つのアクセス順の内、その中間
結果ブロックが書き込まれたときに採用されたアクセス
順と異なるアクセス順に読み出される。これにより、第
１の１次元ＤＣＴ演算装置６が行った１次元ＤＣＴ演算
と異なる１次元ＤＣＴ演算を第２の１次元ＤＣＴ演算装
置８が実行し易いように、中間結果データを転置メモリ
７から読み出している。

【００４０】図１１（１）は、転置メモリ７のアドレス
を、メモリ７の動作を理解し易くするために行列に配置
して示す。図１２に例示するように、また、図９に関し
て説明したことから明かなように、本実施例では、ま
ず、中間結果ブロック０の８×８個のデータが、転置メ
モリ７に列順に、すなわち、アドレス０，１，２，
３，，６３に順次書き込まれる。この中間結果ブロック
０のデータの書込みが終了する１クロック前からこのブ
ロック０のデータの転置メモリ７からの読出しが開始さ
れる。この読み出しは、行順、すなわち、アドレス０，
８，１６，，６３の順に読み出される。図１１（２）に
はこれらのアドレス８，１６、２４からの中間結果ブロ
ック０の３つのデータの読み出しが３つの連続するクロ
ックサイクル１、２、３で行われている模様を示す。本
実施例では、この読み出しと並行して、かつ、中間結果
ブロック０の読み出しより１サイクル遅延して、次の中
間結果ブロック１の書き込みが開始される。すなわち、
これらのクロックサイクル１，２、３でこの中間結果ブ
ロック１のデータが順次アドレス０、８、１６に書き込
まれる。

【００４１】このように図１１に示した動作の場合、先
行する中間結果ブロックのための読出しアドレスと同じ
アドレスが、後続の中間結果ブロックの書込みのアドレ
スとして１サイクル遅れて使用される。そのため、転置
メモリ制御回路では読出しのアドレスを生成しそれを遅
延させることにより書込みアドレス信号としており、２
種類のアドレス信号を生成しているにもかかわらず転置
メモリ制御回路１０の回路規模はさほど増加しない。

【００４２】この中間結果ブロック０の読み出しが終了
すると、次に、この中間結果ブロック１の読み出しが引
き続いて実行される。この際、読み出しは転置メモリ７
の行順に従い、すなわち、アドレス０，１，２，，の順
に行われる。このように、本実施例では、ある中間結果
ブロックの書き込みを中間結果ブロックごとに変化さ
せ、それに併せて、その中間結果ブロックの読み出しの
順を変えている。

【００４３】以上から明らかなように、本実施例では、
転置メモリ７としてツーポートメモリを使用して、連続
して中間結果データブロックを書き込みながら、それと
並行して、すでに書き込まれた中間結果ブロックを、そ
の書き込み順と異なる順で読み出すことが出来る。

【００４４】本実施例によれば、転置メモリとしてツー
ポートメモリを使用したので、格別に高速動作をするメ
モリを用いることなく、連続する複数のブロックの、転
置メモリへの書き込みと読み出しを実行できる。しか
も、１面構成の転置メモリを使用するので、従来例に記
載した２面構成のメモリを採用する場合より回路規模も
小さく出来る。また、転置メモリ用の書き込みアドレス
を、読み出しアドレスを遅延して生成出来る。これらの
改善により、離散コサイン変換装置全体から見た場合、
約１０％の回路規模の低減につながる。

【００４５】＜実施例２＞図１３は、本発明の第２の実
施例について示したものである。

【００４６】図１３は、転置メモリの読出しのアドレス
に対し書込みのアドレスを最大限に遅延させた場合につ
いて示したものである。図１３は、ブロック０のデータ
を図に示す様に横方向に書込みながら、ブロック０のデ
ータの縦方向の読出しタイミングを最も早くした場合に
ついて示したものである。図１３より、８行８列のデー
タが入力された場合、書込みと読出しのアドレスの方向
の違いより、アドレスの最大遅延量は２Ｎ−２となる。
この遅延量より遅延が大きくなった場合、正しいデータ
の読出しが行われない。この理由を図１３により説明す
る。図１３に示すようにアドレス５０の書込みと同時に
アドレス０の読み出しを開始したとする。この動作タイ
ミングの場合、アドレス５６の書込みの時アドレス４８
の読出しが行われ、メモリは正常動作する。このときの
読出しアドレスに対する書込みアドレスの遅延量は２Ｎ
−２となる。しかし、上記読出しアドレスに対する書込
みアドレスの遅延量を更に大きくし２Ｎ−１にした場
合、アドレス５６の書込みの時間と同時に同じアドレス
５６の読出しが行われるため、メモリが正常動作しな
い。これらの理由により、読出しアドレスに対する書込
みアドレスの最大遅延量は２Ｎ−２となる。しかしこの
ように、アドレスの遅延量を大きくすることによりメモ
リのレイテンシを減らすことができる。これについて図
１４を用いて説明する。図１４の（１）は、読出しアド
レスに対し書込みのアドレスの遅延量が１の場合を示し
ている。この場合、データがメモリに入力されてから出
力されるまでのレイテンシはＮ²となる。ここで、レイ
テンシがＮ²−１ではなくＮ²になる理由は、本実施例に
用いたメモリがデータの出力部にレジスタを持つため、
読み出しのアドレス信号が入力されてから実際の出力結
果が１クロック遅延するためである。次に、図１４
（２）は、読出しアドレスに対し書込みのアドレスの遅
延量が最大の２Ｎ−２の場合を示している。この場合、
データがメモリに入力されてから出力されるまでのレイ
テンシはＮ²−（２Ｎ−１）となり、レイテンシの小さ
い回路を設計することができる。ここで、データの入力
から出力までの時間の短縮が要求されるようなシステム
の場合では、本発明によりレイテンシの小さい回路を提
供することができる。

【００４７】＜変形例＞（１）以上の実施例では、主に８×８のデータが入力さ
れた場合について示したが、本発明は、その他の大きさ
のデータについても適用可能である。

【００４８】（２）実施例１、２の回路構成は、２次元
離散コサイン変換（ＤＣＴ）のみならず、２次元離散サ
イン変換（ＤＳＴ）にも同様に適用される。

【００４９】

【発明の効果】本発明によれば、各データブロックの転
置メモリへの書き込みと読み出しを高速に連続して実行
できる、回路が比較的簡単で、使用するメモリの回路規
模が比較的小さい２次元直交変換装置を得ることが出来
る。

【図面の簡単な説明】

【図１】本発明による離散コサイン変換装置の第１の実
施例を示す図。

【図２】一つのメモリを用いる従来の離散コサイン変換
装置の概略構成を示す図。

【図３】従来の離散コサイン変換装置の転置メモリの動
作タイミングを示す図。

【図４】従来の離散コサイン変換装置の他の転置メモリ
の動作タイミングを示す図。

【図５】二つのメモリを用いる従来の離散コサイン変換
装置の概略構成を示す図。

【図６】図５の装置の転置メモリの動作タイミングを示
す図。

【図７】図１の装置に用いる転置メモリの概略構成図。

【図８】図１の装置に用いるメモリコントロール信号生
成回路の概略回路構成図。

【図９】図１の装置に用いるアドレス生成回路の概略回
路構成図。

【図１０】図１の装置の転置メモリに対する読み出しと
書き込みの概略動作タイミングを示す図。

【図１１】図１の装置の転置メモリに対する読み出しと
書き込みのより詳細な動作タイミングを示す図。

【図１２】図１の装置のメモリコントロール信号生成回
路およびアドレス生成回路の動作タイミングを示す図。

【図１３】本発明の第２の実施例における転置メモリの
動作タイミングを示す図。

【図１４】本発明の第２の実施例における転置メモリの
レイテンシーを示す図。

【符号の説明】

14………クロック信号 15,16………制
御信号 17………制御信号 18………１次元
ＤＣＴ演算回路出力 19………転置メモリ出力 20………Ｗｒｉ
ｔｅ信号 21………Ｒｅａｄ信号 22………読出し
アドレス 23………書込みアドレス 27………制御信
号 62………出力データ 65………データ
入力端子 66………データ出力端子 69………書込み
データ線 70………書込みデータ線 71………読出し
データ線 72………読出しデータ線 73………書込み
ワード線 74………書込みワード線 75………アドレ
スデコーダ出力信号 76………アドレスデコーダ出力信号 77………書込み
イネーブル信号線 78………読出しイネーブル信号線 80,81,82 ……
…フリップフロップ 83.84………ラッチ回路 90………バイナ
リカウンタ 91〜102…トライステートバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺浩己東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者奥万寿男神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像メディア研究所内 (72)発明者堀仁一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】それぞれＮ行Ｎ列（Ｎは２以上の整数）に
構成された入力データからなり、順次供給される複数の
入力データブロックのそれぞれに対して、行と列の一方
に関する第１の１次元直交変換を順次実行し、それぞれ
Ｎ行Ｎ列の中間結果データからなる複数の中間結果デー
タブロックを順次生成する第１の演算装置と、該複数の中間結果データブロックを順次保持するための
メモリと、該メモリに保持された各中間結果データブロックに対し
て該行と列の他方に関する第２の１次元直交変換を実行
し、２次元直交変換結果を表わすＮ行Ｎ列に構成された
変換結果データからなるデータブロックを生成する第２
の演算装置と、該メモリに対する書き込みと読み出しの実行を制御する
制御回路とを有し、該メモリは、複数のメモリセルと、該複数のメモリセル
の異なる二つにデータの書き込みとデータの読み出しを
並列に実行可能な周辺回路とを有するツーポートメモリ
からなり、該制御回路は、該第１の演算装置から供給された各中間結果データブロ
ックを該メモリに書き込むためのアドレスとして、所定
の第１のアドレス順と該第１のアドレス順で決まるアド
レス列を該Ｎ毎に飛ばして得られるアドレス列を指定す
る第２のアドレス順との内、該メモリに書き込むべき中
間データブロックが変わる毎に交互に変わる一方のアド
レス順に従って発生する第１のアドレス発生回路と、該メモリに書き込まれた該各中間結果データブロックを
読み出すためのアドレスとして、該各中間結果データブ
ロック内の所定数の中間結果データが該メモリに書き込
まれた後に、該第１、第２のアドレス順の内、該各中間
結果データブロックに対して該第１のアドレス生成回路
が従うアドレス順と異なるアドレス順番にしたがって一
群の読み出しアドレスを発生する第２のアドレス発生回
路とを有する２次元直交変換演算装置。
【請求項２】該所定数は、Ｎ×Ｎより小さい請求項１記
載の２次元直交変換演算装置。
【請求項３】該所定数は、Ｎ×Ｎ−（２Ｎ−２）以上で
ある請求項１記載の２次元直交変換演算装置。
【請求項４】該所定数は、Ｎ×Ｎ−（２Ｎ−２）からＮ
×Ｎ−１の範囲に属する請求項１記載の２次元直交変換
演算装置。
【請求項５】該第２のアドレス発生回路は、前記第１、第２のアドレス順の内、該メモリに書き込む
べき中間結果データブロックが変わる毎に交互に変わる
一方の順番に従って一群のアドレスを各中間結果データ
ブロックに対して順次発生する回路と、該複数の中間結果データブロックの各々に対して発生し
た一群のアドレスの内、先頭の中間結果データブロック
以外の中間結果データブロックの各々に対して発生した
一群のアドレスを該メモリに有効な読み出しアドレスと
して供給する回路とを有し、該第１のアドレス発生回路は、該第１のアドレス発生回
路により各中間結果データブロックに対して発生された
一群のアドレスを所定時間遅延する回路と、該各中間結果データブロックに対する遅延後の一群のア
ドレスを有効な書き込みアドレスとして該メモリに供給
する回路とを有し、該第１のアドレス発生回路により該先頭の中間結果デー
タブロックに対する該一群の書き込みアドレスは、該第
２の演算装置から該メモリに該先頭の中間結果データブ
ロックが供給されるタイミングに同期して発生されるよ
うに、該第２のアドレス発生回路は、該先頭の中間結果
ブロックに該第１の演算装置から供給されるタイミング
より先行して該先頭の中間結果データブロックに対する
一群の読み出しアドレスを生成し始める請求項１記載の
２次元直交変換演算装置。
【請求項６】該所定時間は、１から（２Ｎ−２）から選
んだいずれかの整数と該２次元直交変換演算装置を制御
する基本クロックサイクルとの積に等しい請求項５記載
の２次元直交変換演算装置。
【請求項７】上記第１、第２の演算装置、上記メモリお
よび上記制御回路は、共通の大規模集積回路上に形成さ
れている請求項１記載の２次元直交変換演算装置。
【請求項８】該第１、第２の１次元直交変換演算装置
は、離散コサイン変換演算装置である請求項１記載の２
次元直交変換演算装置。
【請求項９】該第１、第２の１次元直交変換演算装置
は、離散サイン変換演算装置である請求項１記載の２次
元直交変換演算装置。