JP2001117909A

JP2001117909A - マトリクス形式データの転置回路

Info

Publication number: JP2001117909A
Application number: JP29903099A
Authority: JP
Inventors: Kenichi Natsume; 賢一夏目
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-10-21
Filing date: 1999-10-21
Publication date: 2001-04-27
Also published as: US7231413B2; US20040186869A1

Abstract

(57)【要約】【課題】処理速度の速いマトリクス形式データの転置
回路を提供する。【解決手段】前半のＮ（ここではＮ＝４）周期の間、
すべてのセレクタ１２_ｉ _，ｊ，１４_ｋは第１入力側が選
択され、並列入力された行方向の入力データＤＩ１〜Ｄ
Ｉ４は、図の左から右にシフトされてレジスタ１３
_ｉ，ｊに格納される。この時、最上段のレジスタ１３
_１，ｊ中のデータが、列方向の出力データＤＯ１〜ＤＯ
４として出力される。後半のＮ周期の間、すべてのセレ
クタ１２_ｉ，ｊ，１４_ｋは第２入力側が選択され、並列
入力された行方向の入力データＤＩ１〜ＤＩ４は、図の
下から上にシフトされてレジスタ１３_ｉ，ｊに格納され
る。この時、一番右側のレジスタ１３_ｉ，４中のデータ
が、列方向の出力データＤＯ１〜ＤＯ４として出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば離散コサイ
ン変換回路等に用いられ、マトリクス形式データの転置
処理を行う転置回路に関するものである。

【０００２】

【従来の技術】図２（ａ）〜（ｃ）は、従来のマトリク
ス形式データの転置処理の説明図であり、同図（ａ）は
回路構成図、同図（ｂ）はメモリのイメージ図、及び同
図（ｃ）はタイムチャートである。図２（ａ）に示すよ
うに、転置処理には２ポートのランダム・アクセス・メ
モリ（以下、「ＲＡＭ」という）１と、アドレス生成部
２が用いられている。２ポートのＲＡＭ１は、書き込み
アドレスＷＡと読み出しアドレスＲＡとを個別に指定し
て、書き込みと読み出しを独立して同時に行うことがで
きるメモリである。ＲＡＭ１では、入力端子に与えられ
た入力データＤＩが書き込みアドレスＷＡで指定された
領域に書き込まれ、読み出しアドレスＲＡで指定された
領域のデータが出力データＤＯとして出力端子から出力
される。また、アドレス生成部２は、クロック信号ＣＫ
に基づいて、書き込みアドレスＷＡと読み出しアドレス
ＲＡを生成するものである。このような回路構成によっ
て、マトリクス形式で順次入力される入力データＤＩの
書き込み順序と、その読み出しの順序を変えることによ
って転置行列を生成し、出力データＤＯを順次出力する
ようになっている。図２（ｂ）は、４行４列のマトリク
ス形式データのメモリ配置のイメージであり、図中の数
字は処理対象の行列の要素を格納するアドレスを示して
いる。

【０００３】図２（ａ）の回路による４行４列のマトリ
クスの転置処理を、同図（ｃ）を参照して説明する。周
期０〜１５において、クロック信号ＣＫに同期して入力
データＤＩが順次入力されると、最初の１６個のデータ
ｄ０〜ｄ１５に対応して、アドレス生成部２から書き込
みアドレスＷＡが０〜１５番地の順序で出力される。こ
れにより、ＲＡＭ１の０〜１５番地には、データｄ０〜
ｄ１５がそれぞれ格納される。周期１６で、読み出しア
ドレスＲＡに０番地が出力され、これによってＲＡＭ１
の０番地に格納されていたデータｄ０が出力データＤＯ
として出力される。この周期１６では、更に書き込みア
ドレスＷＡに０番地が出力され、入力データＤＩとして
与えられたデータｄ１６が、この０番地に格納される。

【０００４】周期１７では、読み出しアドレスＲＡに４
番地が出力され、これによってＲＡＭ１の４番地に格納
されていたデータｄ４が出力データＤＯとして出力され
る。この周期１７では、更に書き込みアドレスＷＡに４
番地が出力され、入力データＤＩとして与えられたデー
タｄ１７が、この４番地に格納される。同様に、周期１
８，１９，２０，２１，…で、読み出しアドレスＲＡに
８，１２，１，５，…番地が出力され、これによってＲ
ＡＭ１の８，１２，１，５，…番地に格納されていたデ
ータｄ８，ｄ１２，ｄ１，ｄ５，…が出力データＤＯと
して出力される。これらの周期１８，１９，２０，２
１，…では、更に書き込みアドレスＷＡに８，１２，
１，５，…番地が出力され、入力データＤＩとして与え
られたデータｄ１８，ｄ１９，ｄ２０，ｄ２１，…が、
それぞれ８，１２，１，５，…番地に格納される。この
ように、行方向に順番に書き込んだ入力データＤＩを列
方向に順番に読み出し、列方向に書き込んだ入力データ
ＤＩを行方向に読み出して出力データＤＯとして出力す
る処理を、交互に繰り返すことによりマトリクス形式デ
ータの転置処理が行われる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
マトリクス形式データの転置処理では、１周期当たり１
データの書き込み及び読み出しを行うように構成されて
いる。このため、Ｎ行Ｎ列のマトリクスではＮ²周期の
処理時間が必要となり、マトリクスのサイズが大きくな
ると極端に処理時間が長くなるという課題があった。本
発明は、１周期に複数のデータを並列処理することによ
って前記従来技術が持っていた課題を解決し、処理速度
の速いマトリクス形式データの転置回路を提供するもの
である。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、Ｎ行Ｎ列（但し、Ｎは
複数）のマトリクス形式データの行と列を転置して転置
行列データを出力する転置回路において、マトリクス形
式のデータを格納するＮ×Ｎ個のレジスタと、行単位に
Ｎ個ずつ並列入力されるデータまたは前記レジスタに格
納されたデータを、制御信号に従って選択することによ
って行方向または列方向に順次転送して該レジスタに与
えるＮ×Ｎ個の第１のセレクタと、前記レジスタに格納
されたデータを前記制御信号に従って選択して列方向に
並列出力する第２のセレクタと、前記行単位に並列入力
されるデータのタイミングに基づいて前記制御信号を生
成する制御部とを備えている。

【０００７】第１の発明によれば、以上のように転置回
路を構成したので、次のような作用が行われる。行単位
に並列入力されたデータは第１のセレクタに与えられ、
制御信号に従って選択されて例えば行方向に転送されて
レジスタに格納される。また、レジスタに既に格納され
ているデータも第１のセレクタによって選択されて行方
向に順次転送される。最終段のレジスタのデータは、第
２のセレクタによって選択されて列方向に並列出力され
る。

【０００８】第２の発明は、第１の発明と同様の転置回
路において、それぞれ行または列単位にＮ個のデータを
格納する記憶領域を有するＮ個のメモリと、前記Ｎ個の
メモリ毎に設けられ、行単位に並列入力されるＮ個のデ
ータのいずれか１つを選択信号に従って選択して該メモ
リに与える第１のセレクタと、前記Ｎ個のメモリの出力
データのいずれか１つを前記選択信号に従って選択して
列単位のデータとして出力するＮ個の第２のセレクタ
と、前記行単位に並列入力されるデータのタイミングに
基づいて前記制御信号及び前記Ｎ個の各メモリに対する
アドレス信号を生成する制御部とを備えている。第２の
発明によれば、次のような作用が行われる。行単位に並
列入力されたデータは第１のセレクタに与えられ、選択
信号で選択されてメモリに格納される。メモリに格納さ
れたデータは、第２のセレクタに与えられ、選択信号に
従って選択されて列単位のデータとして並列に出力され
る。

【０００９】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すマトリクス形式
データの転置回路の構成図である。この転置回路は、例
えば離散コサイン変換処理等において用いられ、Ｎ行Ｎ
列（但し、Ｎは複数、ここではＮ＝４とする）のマトリ
クス形式データの行と列を転置して、転置行列のデータ
を出力するものである。この転置回路は、Ｎ個の入力端
子１１_ｊ（但し、ｊ＝１〜Ｎ）、Ｎ×Ｎ個のセレクタ１
２_ｉ，ｊ（但し、ｉ＝１〜Ｎ）、Ｎ×Ｎ個のレジスタ１
３_ｉ，ｊ、Ｎ−１個のセレクタ１４_ｋ（但し、ｋ＝２〜
Ｎ）、Ｎ個の出力端子１５_ｊ、及び制御部１６を有して
いる。各入力端子１１_ｊは、それぞれｉ行目のＮ個の入
力データＤＩｊが並列に入力されるもので、セレクタ１
２_ｉ，１の第１の入力側及びセレクタ１２_{Ｎ，Ｎ＋１}
_−ｊの第２の入力側に接続されている。各セレクタ１２
_ｉ，ｊの出力側は、レジスタ１３_ｉ，ｊの入力側に接続
されている。ｉが１からＮ−１までの各レジスタ１３
_ｉ，ｊの出力側は、それぞれセレクタ１２_{ｉ，ｊ＋１}の
第１の入力側に接続されている。また、ｉが２からＮま
での各レジスタ１３_ｉ，ｊの出力側は、それぞれセレク
タ１２_{ｉ−１，ｊ}の第２の入力側に接続されている。

【００１０】更に、ｉが２からＮまでの各レジスタ１３
_ｉ，Ｎの出力側は、それぞれセレクタ１４_ｉの第１の入
力側に接続され、ｊが１からＮ−１までの各レジスタ１
３_１ _，ｊの出力側が、それぞれセレクタ１４_{Ｎ＋１−ｊ}
の第２の入力側に接続されている。そして、レジスタ１
３_１，Ｎの出力側が出力端子１５_１に接続され、ｉが２
からＮまでの各セレクタ１４_ｉの出力側が出力端子１５
_ｉに接続されている。制御部１６は、クロック信号ＣＫ
に基づいてセレクタ１２_ｉ，ｊ，１４_ｋに対する制御信
号Ｓを生成するものである。セレクタ１２_ｉ，ｊ，１４
_ｋは、例えば制御信号Ｓが論理値“０”の時に第１の入
力側が選択され、論理値“１”の時に第２の入力側が選
択されるようになっている。

【００１１】図３は、図１の動作を示すタイムチャート
である。以下、この図３を参照しつつ、図１の動作を説
明する。この転置回路では、４×４のマトリクス形式デ
ータｄ０〜ｄ１５，ｄ１６〜ｄ３１，ｄ３２〜ｄ４７，
…が入力端子ＤＩ１〜ＤＩ４から４個ずつ順番に並列入
力され、各マトリクス毎に転置されて出力端子ＤＯ１〜
ＤＯ４から並列出力されるようになっている。図３の周
期０〜３の間、制御部１６から出力される制御信号Ｓは
“０”に設定される。周期０において、入力端子ＤＩ１
〜ＤＩ４からデータｄ０〜ｄ３が並列に入力され、各セ
レクタ１２_１，１〜１２_４，１によって選択出力され
る。周期１において、各セレクタ１２_１，１〜１２
_４，１から出力されたデータｄ０〜ｄ３は、それぞれレ
ジスタ１３_１，１〜１３_４，１に書き込まれる。そし
て、各レジスタ１３_１，１〜１３_４，１内のデータｄ０
〜ｄ３は、それぞれセレクタ１２_１，２〜１２_４，２に
よって選択出力される。更に、入力端子ＤＩ１〜ＤＩ４
から、それぞれデータｄ４〜ｄ７が並列に入力され、各
セレクタ１２_１，１〜１２_４，１によって選択出力され
る。

【００１２】周期２において、セレクタ１２_１，２〜１
２_４，２から出力されたデータｄ０〜ｄ３は、レジスタ
１３_１，２〜１３_４，２に書き込まれ、それぞれセレク
タ１２_１，３〜１２_４，３によって選択出力される。ま
た、セレクタ１２_１，１〜１２_４，１から出力されたデ
ータｄ４〜ｄ７はレジスタ１３_１，１〜１３_４，１に書
き込まれ、セレクタ１２_１，２〜１２_４，２によって選
択出力される。更に、入力端子ＤＩ１〜ＤＩ４から、そ
れぞれデータｄ８〜ｄ１１が並列に入力され、セレクタ
１２_１，１〜１２_４，１によって選択出力される。同様
に、周期３において、図１の横（行）方向に並んだレジ
スタ内のデータが左から右へ順次転送される。これによ
り、データｄ０〜ｄ３はレジスタ１３_１， _３〜１３
_４，３に、データｄ４〜ｄ７はレジスタ１３_１，２〜１
３_４，２に、データｄ８〜ｄ１１はレジスタ１３_１，１
〜１２_４，１に、それぞれ書き込まれる。また、データ
ｄ１２〜ｄ１５は、セレクタ１２_１，１〜１２_４，１に
よって選択出力される。

【００１３】周期４において、同様にデータｄ０〜ｄ３
はレジスタ１３_１，４〜１３_４，４に、データｄ４〜ｄ
７はレジスタ１３_１，３〜１３_４，３に、データｄ８〜
ｄ１１はレジスタ１３_１，２〜１３_４，２に、データｄ
１２〜ｄ１５はレジスタ１３ _１，１〜１２_４，１に、そ
れぞれ書き込まれる。この後、周期４〜７の間、制御部
１６から出力される制御信号Ｓは“１”に切り替えられ
る。これにより、レジスタ１３_１，４に書き込まれたデ
ータｄ０が出力端子１５_１から出力される。また、レジ
スタ１３_１，３，１３_１，２，１３_１ _，１に書き込まれ
たデータｄ４，ｄ８，ｄ１２が、それぞれセレクタ１４
_２〜１４_４で選択出力され、出力端子１５_２〜１５_４か
ら出力される。更に、入力端子ＤＩ１〜ＤＩ４から、並
列に入力されたデータｄ１６〜ｄ１９は、セレクタ１２
_４，４〜１２_４，１によって選択出力される。

【００１４】周期５において、図１の縦（列）方向に並
んだレジスタ内のデータが下から上へ順次転送される。
これにより、データｄ１，ｄ５，ｄ９，ｄ１３は、それ
ぞれレジスタ１３_１，４，１３_１，３，１３_１，２，１
３_１，１に転送され、出力端子１５_２〜１５_４から出力
される。また、データｄ２，ｄ６，ｄ１０，ｄ１４は、
それぞれレジスタ１３_２，４，１３_２，３，１
３_２，２，１３_２，１に転送され、データｄ３，ｄ７，
ｄ１１，ｄ１５は、それぞれレジスタ１３_３，４，１３
_３，３，１３_３，２，１３_３，１に転送される。そし
て、データｄ１６〜ｄ１９は、それぞれレジスタ１３
_４，４，１３_４，３，１３_４，２，１３_４，１に書き込
まれる。更に、入力端子ＤＩ１〜ＤＩ４から、データｄ
２０〜ｄ２３が並列に入力され、セレクタ１２_４，４〜
１２_４，１によって選択出力される。同様に、周期６，
７においてレジスタ内のデータが、図１の下から上へ順
次転送されると共に、入力端子ＤＩ１〜ＤＩ４から並列
に入力されたデータが、行方向のレジスタに書き込まれ
る。これによって、周期６には、出力端子１５_１〜１５
_４からデータｄ２，ｄ６，ｄ１０，ｄ１４が出力され
る。また、周期７には、出力端子１５_１〜１５_４からデ
ータｄ３，ｄ７，ｄ１１，ｄ１５が出力される。

【００１５】更に、周期８〜１１の間、制御部１６から
出力される制御信号Ｓは“０”に切り替えられ、周期４
〜７の間にレジスタ１３_ｉ，ｊに書き込まれたデータｄ
１６〜ｄ３１が出力される。また、これと同時に、次の
マトリクスのデータｄ３２〜ｄ４７が、各レジスタ１３
_ｉ，ｊに書き込まれる。このような動作の繰り返しによ
り、マトリクス形式データの転置が行われる。

【００１６】以上のように、この第１の実施形態の転置
回路は、マトリクス形式のデータを格納するレジスタ１
３_ｉ，ｊに対して、並列に書き込む方向を行方向または
列方向に切り替えるセレクタ１２_ｉ，ｊと、並列に読み
出す方向を列方向または行方向に切り替えるセレクタ１
４_ｋを有している。これにより、マトリクス単位に列方
向に書き込んだデータを行方向に並列に読み出すことが
可能になり、データの並列処理によって処理時間が１／
Ｎとなり、処理速度が向上するという利点がある。更
に、制御部１６の制御信号Ｓは、マトリクス単位に
“０”，“１”を交互に切り替えるだけであるので、回
路構成が簡素化できるという利点がある。

【００１７】第２の実施形態図４は、本発明の第２の実施形態を示すマトリクス形式
データの転置回路の構成図であり、図１中の要素と共通
の要素には共通の符号が付されている。この転置回路
は、図１と同様に離散コサイン変換処理等において用い
られ、Ｎ行Ｎ列（ここではＮ＝４とする）のマトリクス
形式データの行と列を転置して転置行列のデータを出力
するものである。この転置回路は、入力端子１１_ｉ（但
し、ｉ＝１〜Ｎ）、出力端子１５_ｉ、セレクタ１７_ｉ、
２ポートのＲＡＭ１８_ｉ、セレクタ１９_ｉ、及び制御部
２０を有している。

【００１８】Ｎ個の入力端子１１_ｉには、ｉ行目のＮ個
の入力データＤＩｉが並列に入力されるようになってい
る。入力端子１１_１は、セレクタ１７_１の第１入力端
子、セレクタ１７_２の第２入力端子、セレクタ１７_３の
第３入力端子、及びセレクタ１７_４の第４入力端子に共
通接続されている。入力端子１１_２は、セレクタ１７_１
の第４入力端子、セレクタ１７_２の第１入力端子、セレ
クタ１７_３の第２入力端子、及びセレクタ１７_４の第３
入力端子に共通接続されている。入力端子１１_３は、セ
レクタ１７_１の第３入力端子、セレクタ１７_２の第４入
力端子、セレクタ１７_３の第１入力端子、及びセレクタ
１７_４の第２入力端子に共通接続されている。入力端子
１１_４は、セレクタ１７_１の第２入力端子、セレクタ１
７_２の第３入力端子、セレクタ１７_３の第４入力端子、
及びセレクタ１７_４の第１入力端子に共通接続されてい
る。各セレクタ１７_ｉは、選択信号ＳＬの値が０〜３に
対応して、第１、第２、第３、または第４入力端子を選
択し、その入力側に与えられたデータを出力側に出力す
るものである。セレクタ１７_ｉの出力側は、それぞれＲ
ＡＭ１８_ｉのデータ入力端子に接続されている。

【００１９】２ポートのＲＡＭ１８_ｉは、それぞれＮ個
のデータを格納するための記憶領域を有し、データ入力
端子に与えられたデータを書き込みアドレスで指定され
た記憶領域に書き込むと共に、読み出しアドレスで指定
された記憶領域のデータをデータ出力端子に読み出すこ
とができるものである。但し、この転置回路では読み出
しアドレスと書き込みアドレスが同一となるため、アド
レス端子に読み書き共通のアドレス信号Ａｉを与えるよ
うにしている。ＲＡＭ１８_１のデータ出力端子は、セレ
クタ１９_１の第１入力端子、セレクタ１９_２の第４入力
端子、セレクタ１９_３の第３入力端子、及びセレクタ１
９_４の第２入力端子に共通接続されている。ＲＡＭ１８
_２のデータ出力端子は、セレクタ１９_１の第２入力端
子、セレクタ１９_２の第１入力端子、セレクタ１９_３の
第４入力端子、及びセレクタ１９_４の第３入力端子に共
通接続されている。ＲＡＭ１８_３のデータ出力端子は、
セレクタ１９_４の第３入力端子、セレクタ１９_２の第２
入力端子、セレクタ１９_３の第１入力端子、及びセレク
タ１９_４の第４入力端子に共通接続されている。ＲＡＭ
１８_４のデータ出力端子は、セレクタ１９_１の第４入力
端子、セレクタ１９_２の第３入力端子、セレクタ１９_３
の第２入力端子、及びセレクタ１９_４の第１入力端子に
共通接続されている。

【００２０】各セレクタ１９_ｉは、選択信号ＳＬの値が
０〜３に対応して、第１、第２、第３、または第４入力
端子を選択し、その入力側に与えられたデータを出力側
に出力するものである。セレクタ１９_ｉの出力側は、出
力端子１５_ｉに接続されている。制御部２０は、クロッ
ク信号ＣＫに基づいてセレクタ１７_ｉ，１９_ｉに対する
選択信号ＳＬを生成すると共に、各ＲＡＭ１８_ｉに対す
るアドレス信号Ａｉを生成するものである。

【００２１】図５は、図４の動作を示すタイムチャート
である。以下、この図５を参照しつつ、図４の動作を説
明する。この転置回路では、入力端子ＤＩ１〜ＤＩ４か
ら４×４のマトリクス形式データｄ０〜ｄ１５，ｄ１６
〜ｄ３１，ｄ３２〜ｄ４７，…が並列に入力され、各マ
トリクス毎に転置されて、出力端子ＤＯ１〜ＤＯ４から
出力されるようになっている。図５の周期０において、
制御部２０から出力される選択信号ＳＬ、及びアドレス
信号Ａ１〜Ａ４はすべて０に設定され、同時に、入力端
子ＤＩ１〜ＤＩ４からデータｄ０〜ｄ３が並列に入力さ
れる。これにより、各ＲＡＭ１８_１〜１８_４の０番地に
書き込まれるデータは、それぞれｄ０，ｄ１，ｄ２，ｄ
３と決定される。

【００２２】周期１において、各ＲＡＭ１８_１〜１８_４
の０番地に、データｄ０〜ｄ３がそれぞれ書き込まれた
後、選択信号ＳＬ及びアドレス信号Ａ１〜Ａ４は、すべ
て１に設定される。同時に、入力端子ＤＩ１〜ＤＩ４か
らデータｄ４〜ｄ７が並列に入力される。これにより、
各ＲＡＭ１８_１〜１８_４の１番地に書き込まれるデータ
は、それぞれｄ７，ｄ４，ｄ５，ｄ６と決定される。周
期２において、各ＲＡＭ１８_１〜１８_４の１番地に、デ
ータｄ７〜ｄ６がそれぞれ書き込まれた後、選択信号Ｓ
Ｌ及びアドレス信号Ａ１〜Ａ４は、すべて２に設定され
る。同時に、入力端子ＤＩ１〜ＤＩ４からデータｄ８〜
ｄ１１が並列に入力される。これにより、各ＲＡＭ１８
_１〜１８_４の２番地に書き込まれるデータは、それぞれ
ｄ１０，ｄ１１，ｄ８，ｄ９と決定される。周期３にお
いて、各ＲＡＭ１８_１〜１８_４の２番地に、データｄ１
０〜ｄ９がそれぞれ書き込まれた後、選択信号ＳＬ及び
アドレス信号Ａ１〜Ａ４は、すべて３に設定される。同
時に、入力端子ＤＩ１〜ＤＩ４からデータｄ１２〜ｄ１
５が並列に入力される。これにより、各ＲＡＭ１８_１〜
１８_４の３番地に書き込まれるデータは、それぞれｄ１
３，ｄ１４，ｄ１５，ｄ１２と決定される。

【００２３】周期４において、各ＲＡＭ１８_１〜１８_４
の３番地に、データｄ１３〜ｄ１２がそれぞれ書き込ま
れた後、選択信号ＳＬ及びアドレス信号Ａ１が０に設定
され、アドレス信号Ａ２〜Ａ４がそれぞれ１〜３に設定
される。これにより、ＲＡＭ１８_１の０番地、ＲＡＭ１
８_２の１番地、ＲＡＭ１８_３の２番地、及びＲＡＭ１８
_４の３番地が読み出され、出力端子１５_１〜１５_４から
データｄ０，ｄ４，ｄ８，ｄ１２がそれぞれ出力され
る。同時に、入力端子ＤＩ１〜ＤＩ４からデータｄ１６
〜ｄ１９が並列に入力される。これにより、ＲＡＭ１８
_１の０番地、ＲＡＭ１８_２の１番地、ＲＡＭ１８_３の２
番地、及びＲＡＭ１８_４の３番地に書き込まれるデータ
は、それぞれｄ１６，ｄ１７，ｄ１８，ｄ１９と決定さ
れる。

【００２４】周期５において、ＲＡＭ１８_１〜１８_４に
対応するデータｄ１６〜ｄ１９がそれぞれ書き込まれた
後、選択信号ＳＬが１、アドレス信号Ａ１が３、アドレ
ス信号Ａ２が０、アドレス信号Ａ３が１、及びアドレス
信号Ａ４が２にそれぞれ設定される。これにより、ＲＡ
Ｍ１８_１の３番地、ＲＡＭ１８_２の０番地、ＲＡＭ１８
_３の１番地、及びＲＡＭ１８_４の２番地が読み出され、
出力端子１５_１〜１５ _４からデータｄ１，ｄ５，ｄ９，
ｄ１３がそれぞれ出力される。同時に、入力端子ＤＩ１
〜ＤＩ４からデータｄ２０〜ｄ２３が並列に入力され
る。これにより、ＲＡＭ１８_１の３番地、ＲＡＭ１８_２
の０番地、ＲＡＭ１８_３の１番地、及びＲＡＭ１８_４の
２番地に書き込まれるデータは、それぞれｄ２０，ｄ２
１，ｄ２２，ｄ２３と決定される。

【００２５】以下同様に、前半の４周期の間、選択信号
ＳＬ及びアドレス信号Ａ１〜Ａ４は、すべて０から３ま
で順次カウントアップするように設定される。そして、
後半の４周期の間、選択信号ＳＬは０から３まで順次カ
ウントアップするように設定され、アドレス信号Ａｊ
（但し、ｊ＝０〜３）はｊを初期値として４進法で順次
カウントダウンするように設定される。このように、各
周期毎に選択信号ＳＬ及びアドレス信号Ａ１〜Ａ４が、
所定のシーケンスに従って設定され、ＲＡＭ１８_１〜１
８_４へのデータの書き込みが制御されると共に、書き込
んだデータの読み出し順序が制御されて、マトリクス形
式データの転置が行われる。

【００２６】以上のように、この第２の実施形態の転置
回路は、行単位に与えられるマトリクス形式のデータを
格納するＮ個（但し、ここではＮ＝４）のＲＡＭ１８_１
〜１８_４と、各格納位置と読み出し位置を選択するセレ
クタ１７_１〜１７_４，１９_１〜１９_４、及びこれらを制
御する制御部２０を有している。これにより、従来の２
ポートのＲＡＭを用いたものとほぼ同様の回路規模で、
処理時間を１／Ｎに短縮することが可能になり、処理速
度が向上するという利点がある。更に、制御部２０で生
成する選択信号ＳＬやアドレス信号Ａｊを、プログラム
可能にしておけば、Ｎ以下の任意のサイズのマトリクス
形式データに対して回路を変更せずに適用できるという
利点がある。

【００２７】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。（ａ）４行４列のマトリクスに限定されず、任意のＮ
×Ｎの正方行列に適用可能である。（ｂ）図４中のＲＡＭ１８_ｉは２ポートのＲＡＭであ
るが、読み出しアドレス及び書き込みアドレスが同一で
あるので、書き込み制御信号によって書き込みのタイミ
ングを設定するようにすれば、通常のＲＡＭを用いるこ
とができる。（ｃ）行方向に順次入力されたマトリクス形式データ
を、列方向に順次読み出す転置回路として説明したが、
列方向に入力されたマトリクス形式データを、行方向に
読み出す転置回路としても同様に使用することができ
る。

【００２８】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、マトリクス形式のデータを格納するＮ×Ｎ個
のレジスタと、行単位にデータを転送するＮ×Ｎ個の第
１のセレクタと、これらのレジスタに格納されたデータ
を選択して列方向に並列出力する第２のセレクタとを有
している。これにより、データの並列処理が可能にな
り、処理時間が１／Ｎとなって処理速度が向上するとい
う効果がある。更に、制御部はセレクタに対して行方向
または列方向を選択するための制御信号を生成するだけ
であり、回路構成が極めて簡素化できるという効果があ
る。

【００２９】第２の発明によれば、行または列単位にデ
ータを格納するＮ個のメモリと、行単位に並列入力され
るＮ個のデータを選択してメモリに与える第１のセレク
タと、Ｎ個のメモリの出力データのいずれか１つを選択
して列単位のデータとして出力するＮ個の第２のセレク
タとを有している。これにより、データの並列処理で処
理時間が１／Ｎとなって処理速度が向上するという効果
がある。また、メモリを使用しているので、Ｎ以下のサ
イズのマトリクス形式のデータに対して、回路構成を変
更せずに適用できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すマトリクス形式
データの転置回路の構成図である。

【図２】従来のマトリクス形式データの転置処理の説明
図である。

【図３】図１の動作を示すタイムチャートである。

【図４】本発明の第２の実施形態を示すマトリクス形式
データの転置回路の構成図である。

【図５】図４の動作を示すタイムチャートである。

【符号の説明】

１２_ｉ，ｊ，１４_ｋ，１７_ｉ，１９_ｉセレクタ１３_ｉ，ｊレジスタ１６，２０制御部１８_ｉＲＡＭ

Claims

【特許請求の範囲】

【請求項１】Ｎ行Ｎ列（但し、Ｎは複数）のマトリク
ス形式データの行と列を転置して転置行列データを出力
する転置回路であって、マトリクス形式のデータを格納するＮ×Ｎ個のレジスタ
と、行単位にＮ個ずつ並列入力されるデータまたは前記レジ
スタに格納されたデータを、制御信号に従って選択する
ことによって行方向または列方向に順次転送して該レジ
スタに与えるＮ×Ｎ個の第１のセレクタと、前記レジスタに格納されたデータを前記制御信号に従っ
て選択して列方向に並列出力する第２のセレクタと、前記行単位に並列入力されるデータのタイミングに基づ
いて前記制御信号を生成する制御部とを、備えたことを特徴とするマトリクス形式データの転置回
路。
【請求項２】Ｎ行Ｎ列（但し、Ｎは複数）のマトリク
ス形式データの行と列を転置して転置行列データを出力
する転置回路であって、それぞれ行または列単位にＮ個のデータを格納する記憶
領域を有するＮ個のメモリと、前記Ｎ個のメモリ毎に設けられ、行単位に並列入力され
るＮ個のデータのいずれか１つを選択信号に従って選択
して該メモリに与える第１のセレクタと、前記Ｎ個のメモリの出力データのいずれか１つを前記選
択信号に従って選択して列単位のデータとして出力する
Ｎ個の第２のセレクタと、前記行単位に並列入力されるデータのタイミングに基づ
いて前記制御信号及び前記Ｎ個の各メモリに対するアド
レス信号を生成する制御部とを、備えたことを特徴とするマトリクス形式データの転置回
路。