JPS6170668A - イメ−ジ処理メモリ装置 - Google Patents
イメ−ジ処理メモリ装置Info
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- JPS6170668A JPS6170668A JP19206384A JP19206384A JPS6170668A JP S6170668 A JPS6170668 A JP S6170668A JP 19206384 A JP19206384 A JP 19206384A JP 19206384 A JP19206384 A JP 19206384A JP S6170668 A JPS6170668 A JP S6170668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）産業上の利用分野
本発明は、イメージ処理メモリ装置、特にＴ×Ｊ個のイ
メージ点をもつ画像中からｌＸｐ個またはｐＸ１個の任
意の副配列イメージ点情報を１サイクル内でメモリから
読出すようにしたイメージ処理メモリ装置において、１
ｘ ｐ ／ ｋ （［ｌｉｌのイメージ点をに回のア
クセス、あるいはｐ ／ ｋ Ｘ １個のイメージ点を
に回のアクセスによってリード／ライトするよう構成し
、必要とするハードウェア構成を筒車化したイメージ処
理メモリ装置に関するものである。
メージ点をもつ画像中からｌＸｐ個またはｐＸ１個の任
意の副配列イメージ点情報を１サイクル内でメモリから
読出すようにしたイメージ処理メモリ装置において、１
ｘ ｐ ／ ｋ （［ｌｉｌのイメージ点をに回のア
クセス、あるいはｐ ／ ｋ Ｘ １個のイメージ点を
に回のアクセスによってリード／ライトするよう構成し
、必要とするハードウェア構成を筒車化したイメージ処
理メモリ装置に関するものである。
（Ｂ）従来の技術と発明が解決しようとする問題点Ｉ×
Ｊ個のイメージ点をもつ画像情報が、第２図図示の如く
与えられているとする。第２図図示の場合、上記値Ｊが
値０ないし値（２に−１）に選ばれている。このような
画像情報中から、例えば座標（ｉ、ｊ）を指定して、第
３図図示上配列１の如く１×ｐ個のイメージ点をいわば
一斉にリード／ライトすることが望まれる。また第３図
図示上配列２の如くｐ×１個のイメージ点をいわば一斉
にリード／ライトすることが望まれる。
Ｊ個のイメージ点をもつ画像情報が、第２図図示の如く
与えられているとする。第２図図示の場合、上記値Ｊが
値０ないし値（２に−１）に選ばれている。このような
画像情報中から、例えば座標（ｉ、ｊ）を指定して、第
３図図示上配列１の如く１×ｐ個のイメージ点をいわば
一斉にリード／ライトすることが望まれる。また第３図
図示上配列２の如くｐ×１個のイメージ点をいわば一斉
にリード／ライトすることが望まれる。
この場合に、上記１×ｐ個のイメージ点の副配列やｐＸ
１個のイメージ点の副配列を１回のアクセスによってリ
ード／ライトできるようにするために、例えば第４図図
示の如く９個（今ｐ＝１６とする）のバンク上に各イメ
ージ点情報■、■、・・・を格納するようにすることが
行われている。なお、第４図図示のイメージ点情報■、
■、■、・・・は、第３図図示のＩ×Ｊ個の画像情轢を
構成するイメージ点情報であると考えてよい。上記第４
図図示のように各イメージ点を格納することによって、
例えば第３図図示上のｌＸｐ個の副配列を構６
成するイメージ点■ないし＠をリードするに当たっ
ては、第４図に示す如く、バンク・ナンバ「４」、「５
」、・・・「１５」、「０」、・・・「３」のバンクを
並列にアクセスすれば足りる。またｐＸ１個の副配列を
構成するイメージ点１（、■、０、［相］、１１・・・
をリードするに当たっては、第４図に示す如く、バンク
・ナンバ「０」、「４」、「８」、「１２」、「１」・
・・のバンクを並列にアクセスすれば足りる。
１個のイメージ点の副配列を１回のアクセスによってリ
ード／ライトできるようにするために、例えば第４図図
示の如く９個（今ｐ＝１６とする）のバンク上に各イメ
ージ点情報■、■、・・・を格納するようにすることが
行われている。なお、第４図図示のイメージ点情報■、
■、■、・・・は、第３図図示のＩ×Ｊ個の画像情轢を
構成するイメージ点情報であると考えてよい。上記第４
図図示のように各イメージ点を格納することによって、
例えば第３図図示上のｌＸｐ個の副配列を構６
成するイメージ点■ないし＠をリードするに当たっ
ては、第４図に示す如く、バンク・ナンバ「４」、「５
」、・・・「１５」、「０」、・・・「３」のバンクを
並列にアクセスすれば足りる。またｐＸ１個の副配列を
構成するイメージ点１（、■、０、［相］、１１・・・
をリードするに当たっては、第４図に示す如く、バンク
・ナンバ「０」、「４」、「８」、「１２」、「１」・
・・のバンクを並列にアクセスすれば足りる。
第４図に示す如きイメージ点情報格納態様をもつメモリ
装置を実現するには、第５図図示の如き構成が考慮され
る。
装置を実現するには、第５図図示の如き構成が考慮され
る。
第５図において、３−０ないし３−１５は夫々メモリ・
バンクであって独立にアクセス可能なもの、４−０ない
し４−１５は夫々メモリ・ノ飄ンク用ピント・アドレス
計算回路であって第４図図示のバンク内アドレス（バン
ク内ＡＤＲ）を指定するもの、５はリード／ライト・ア
クセス制御装置、６は１６ビノト・サーキュラ−・シフ
ター、７はバッファ・レジスタを表している。
バンクであって独立にアクセス可能なもの、４−０ない
し４−１５は夫々メモリ・ノ飄ンク用ピント・アドレス
計算回路であって第４図図示のバンク内アドレス（バン
ク内ＡＤＲ）を指定するもの、５はリード／ライト・ア
クセス制御装置、６は１６ビノト・サーキュラ−・シフ
ター、７はバッファ・レジスタを表している。
上記の如（、例えば第３図図示のイメージ点■ないし＠
をリードするに当たっては、メモリ・バンク３−〇ない
し３−１５に対して、夫々図示計算回路４−０ないし４
−１５から所望のビット・アドレスを与えることによっ
て、当該リード・アクセスが行われる。上記イメージ点
■ないし＠をリードした場合には、図示す−キュクー・
シフター６によって整列することを必要としないが、一
般には整列を行った上で、バッファ・レジスタ７を介し
てＭＰＵ Ｂｕｓに乗せられる。ライト動作の場合も
、一般にはサーキュラ−・シフター６によって並べ換え
られてメモリ・バンク３−０ないし３−１５にライトさ
れる。
をリードするに当たっては、メモリ・バンク３−〇ない
し３−１５に対して、夫々図示計算回路４−０ないし４
−１５から所望のビット・アドレスを与えることによっ
て、当該リード・アクセスが行われる。上記イメージ点
■ないし＠をリードした場合には、図示す−キュクー・
シフター６によって整列することを必要としないが、一
般には整列を行った上で、バッファ・レジスタ７を介し
てＭＰＵ Ｂｕｓに乗せられる。ライト動作の場合も
、一般にはサーキュラ−・シフター６によって並べ換え
られてメモリ・バンク３−０ないし３−１５にライトさ
れる。
イメージ処理メモリ装置は従来から上述の如く一般に構
成されるが、第５図図示のごとく、ｐ個分のメモリ・バ
ンク用ビット・アドレス計算回路４−０ないし４−１５
が必要であり、また１６ビノト幅のサーキュラ−・シフ
クーが必要となり、ハードウェア量が大となる。
成されるが、第５図図示のごとく、ｐ個分のメモリ・バ
ンク用ビット・アドレス計算回路４−０ないし４−１５
が必要であり、また１６ビノト幅のサーキュラ−・シフ
クーが必要となり、ハードウェア量が大となる。
（Ｃ）問題を解決するだめの手段
本発明は、上記の点を解決することを目的としており、
例えばハードウェア量を半分にしたイメージ処理メモリ
装置を提供するようにしている。
例えばハードウェア量を半分にしたイメージ処理メモリ
装置を提供するようにしている。
そしてそのため、本発明のイメージ処理メモリ装置は、
Ｉ×Ｊ個のイメージ点をもつ画像中から１×ｐ個または
ｐＸ１個のいずれかの任意の副配列イメージ点情報を当
咳副配列上の１つのイメージ点の座標（ｉ、ｊ）を指定
して抽出すべく、複数のバンクに対して夫々アドレス情
報を供給しｌサイクルのアクセスに関して上記１×ｐ個
またはｐ×１個の副配列イメージ点情報をリード／ライ
トするイメージ処理メモリ装置において、上記ｌサイク
ル内をに回（但しｋは２以上の整数）の時間帯に区分し
て単位期間とすると共に、ｐ／ｋ個のバンクを１組のメ
モリ単位として当該メモリ単位からｌｘｐ／ｋ個または
ｐ／ｋＸ１個のイメージ点の情報を上記１車位期間内に
リード／ライトするよう構成してなり、上記１サイクル
内にに回分メモリ単位をアクセスし、上記１×ｐ個また
はｐ×１個の副配列イメージ点情報を１サイクルでリー
ド／ライトするようにしたことを特徴としている。以下
図面を参照しつつ説明する。
Ｉ×Ｊ個のイメージ点をもつ画像中から１×ｐ個または
ｐＸ１個のいずれかの任意の副配列イメージ点情報を当
咳副配列上の１つのイメージ点の座標（ｉ、ｊ）を指定
して抽出すべく、複数のバンクに対して夫々アドレス情
報を供給しｌサイクルのアクセスに関して上記１×ｐ個
またはｐ×１個の副配列イメージ点情報をリード／ライ
トするイメージ処理メモリ装置において、上記ｌサイク
ル内をに回（但しｋは２以上の整数）の時間帯に区分し
て単位期間とすると共に、ｐ／ｋ個のバンクを１組のメ
モリ単位として当該メモリ単位からｌｘｐ／ｋ個または
ｐ／ｋＸ１個のイメージ点の情報を上記１車位期間内に
リード／ライトするよう構成してなり、上記１サイクル
内にに回分メモリ単位をアクセスし、上記１×ｐ個また
はｐ×１個の副配列イメージ点情報を１サイクルでリー
ド／ライトするようにしたことを特徴としている。以下
図面を参照しつつ説明する。
（Ｄ）実施例
第１図は本発明の一実施例構成を示している。
図中の符号３−０ないし３−７は夫々メモリ・バンク、
４−０ないし４−７は夫々メモリ・バンク用ヒ、ト・ア
ドレス計算回路、５はリード／ライト・アクセス制御装
置、６′は８ビツト・サーキュラ−・シフター、７′−
１および７′−２は夫々バッファ・レジスタを表してい
る。図示の場合、メモリ・バンク３−０ないし３−７が
本発明にいう１組のメモリ単位に対応している。
４−０ないし４−７は夫々メモリ・バンク用ヒ、ト・ア
ドレス計算回路、５はリード／ライト・アクセス制御装
置、６′は８ビツト・サーキュラ−・シフター、７′−
１および７′−２は夫々バッファ・レジスタを表してい
る。図示の場合、メモリ・バンク３−０ないし３−７が
本発明にいう１組のメモリ単位に対応している。
第１図図示上方に描かれているメモリ・バンク３−０な
いし３−７と下方に描かれているメモリ・バンク３−０
ないし３−７とは図を簡単にするために別個に描いたも
のであり、各１つのメモリ・バンク３−ｉ（ｉ＝ｏ、１
、・・・７）がバンク内で、２分されていると考えてよ
い。このことを第４図を参照して説明すると、大略、第
１図図示構成 央の太い縦線で区分した左半分
のバンク＃０ないし＃７の下方に、右半分のバンク＃８
ないし＃１５を配置したと同様な形となっていると考え
てよい。
いし３−７と下方に描かれているメモリ・バンク３−０
ないし３−７とは図を簡単にするために別個に描いたも
のであり、各１つのメモリ・バンク３−ｉ（ｉ＝ｏ、１
、・・・７）がバンク内で、２分されていると考えてよ
い。このことを第４図を参照して説明すると、大略、第
１図図示構成 央の太い縦線で区分した左半分
のバンク＃０ないし＃７の下方に、右半分のバンク＃８
ないし＃１５を配置したと同様な形となっていると考え
てよい。
第１図図示構成の場合、第５図を参照して説明した１サ
イクル内を２つの単位期間に区分し、第１の単位期間内
で、例えば第２図図示ｌＸｐ個の副配列イメージ点情報
１について、座標（ｉ、 ｊ）をもって図示左半分の
１×ｐ／２個のイメージ点情報をリードし、次いで第２
の単位期間内で、座標（ｉ、ｊ＋８）をもって図示右半
分の１×ｐ／２個のイメージ点情報をリードしているよ
うになる。また第２図図示ｐＸ１個の副配列イメージ点
情報２について言えば、第１の単位期間内で座標（ｉ、
ｊ）をもって図示上半分のｐ／２Ｘ１個のイメージ点情
報をリードし、次いで第２の単位期間内で座標（ｉ＋８
、ｊ）をもって下半分のＰ／２×１個のイメージ点情報
をリードしているようになる。即ち、第１の単位期間に
おいて例えばバッファ・レジスタ７′−１を介してリー
ド／ライトが行われ、第２の単位期間においてバッファ
・レジスタ７′−２を介してリード／ライトが行われる
。この間、第１の単位期間におけるアクセスと第２の単
位期間におけるアクセスとで、同じビット・アドレスを
与えれば足りるようにすることができ、第１図図示の計
算回路４−０ないし４−７は同じ値を出力しておれば足
りることとなる。
イクル内を２つの単位期間に区分し、第１の単位期間内
で、例えば第２図図示ｌＸｐ個の副配列イメージ点情報
１について、座標（ｉ、 ｊ）をもって図示左半分の
１×ｐ／２個のイメージ点情報をリードし、次いで第２
の単位期間内で、座標（ｉ、ｊ＋８）をもって図示右半
分の１×ｐ／２個のイメージ点情報をリードしているよ
うになる。また第２図図示ｐＸ１個の副配列イメージ点
情報２について言えば、第１の単位期間内で座標（ｉ、
ｊ）をもって図示上半分のｐ／２Ｘ１個のイメージ点情
報をリードし、次いで第２の単位期間内で座標（ｉ＋８
、ｊ）をもって下半分のＰ／２×１個のイメージ点情報
をリードしているようになる。即ち、第１の単位期間に
おいて例えばバッファ・レジスタ７′−１を介してリー
ド／ライトが行われ、第２の単位期間においてバッファ
・レジスタ７′−２を介してリード／ライトが行われる
。この間、第１の単位期間におけるアクセスと第２の単
位期間におけるアクセスとで、同じビット・アドレスを
与えれば足りるようにすることができ、第１図図示の計
算回路４−０ないし４−７は同じ値を出力しておれば足
りることとなる。
（Ｅ）発明の詳細
な説明した如く、本発明によれば、第４図を参照して説
明した如くイメージ処理用メモリ装置の構成の下でも、
第４図図示中央の太い縦線の部分ていわばインタリーブ
をかける形で折り返すようにすることが可能であり、ハ
ードウェア構成を大幅に低減することが可能となる。
明した如くイメージ処理用メモリ装置の構成の下でも、
第４図図示中央の太い縦線の部分ていわばインタリーブ
をかける形で折り返すようにすることが可能であり、ハ
ードウェア構成を大幅に低減することが可能となる。
なお、上記説明において、１サイクル内を２つの単位期
間に区分することを述べたが、必要に応じてに個の単位
期間に区分することは容易に類推できる所である。
間に区分することを述べたが、必要に応じてに個の単位
期間に区分することは容易に類推できる所である。
第１図は本発明の一実施例構成、第２図ないし第４図は
本発明の前提問題を説明する説明図、第５図は従来の構
成を示す。 図中、１．２は夫々副配列イメージ点情報、３−０．３
−１、・・・は夫々メモリ・バンク、４−０．４−１、
・・・は夫々メモリ・バンク用ビット・アドレス計算回
路、５はリード／ライト・アクセス制御装置、６′はサ
ーキュラ−・シフター・、７′はバッファ・レジスタを
表ス。
本発明の前提問題を説明する説明図、第５図は従来の構
成を示す。 図中、１．２は夫々副配列イメージ点情報、３−０．３
−１、・・・は夫々メモリ・バンク、４−０．４−１、
・・・は夫々メモリ・バンク用ビット・アドレス計算回
路、５はリード／ライト・アクセス制御装置、６′はサ
ーキュラ−・シフター・、７′はバッファ・レジスタを
表ス。
Claims (1)
- Ｉ×Ｊ個のイメージ点をもつ画像中から１×ｐ個または
ｐ×１個のいずれかの任意の副配列イメージ点情報を当
該副配列上の１つのイメージ点の座標（ｉ、ｊ）を指定
して抽出すべく、複数のバンクに対して夫々アドレス情
報を供給し１サイクルのアクセスに関して上記１×ｐ個
またはｐ×１個の副配列イメージ点情報をリード／ライ
トするイメージ処理メモリ装置において、上記１サイク
ル内をｋ回（但しｋは２以上の整数）の時間帯に区分し
て単位期間とすると共に、ｐ／ｋ個のバンクを１組のメ
モリ単位として当該メモリ単位から１×ｐ／ｋ個または
ｐ／ｋ×１個のイメージ点の情報を上記１単位期間内に
リード／ライトするよう構成してなり、上記１サイクル
内にｋ回分メモリ単位をアクセスし、上記１×ｐ個また
はｐ×１個の副配列イメージ点情報を１サイクルでリー
ド／ライトするようにしたことを特徴とするイメージ処
理メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19206384A JPS6170668A (ja) | 1984-09-13 | 1984-09-13 | イメ−ジ処理メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19206384A JPS6170668A (ja) | 1984-09-13 | 1984-09-13 | イメ−ジ処理メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6170668A true JPS6170668A (ja) | 1986-04-11 |
Family
ID=16285005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19206384A Pending JPS6170668A (ja) | 1984-09-13 | 1984-09-13 | イメ−ジ処理メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170668A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
-
1984
- 1984-09-13 JP JP19206384A patent/JPS6170668A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
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