JPH02110641A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挟止±ヱ 本発明は情報処理システムに用いられるメモリアクセス
制御装置に関し、特に同時アクセス可能な複数のアクセ
スポートを有するメモリに対するメモリアクセス制御装
置に関する。

良未韮韮 科学技術演算を高速に行なう情報処理システムでは、同
時アクセス可能な複数のアクセスポートを有するメモリ
が用いられている。このメモリ上等間隔に配置されてい
る複数のデータをアクセスする装置として、これら複数
のデータの先頭アドレス情報とデータ間距離情報とによ
りメモリアクセス情報をそれぞれの所望するボートに同
時に整列させ、メモリをアクセスするメモリアクセス制
御装置が提案されている。この技術の詳細は、特開昭６
２−５４３５０号公報を参照できる。

この装置では、アクセスするメモリ上のアドレスがそれ
ぞれ等間隔である複数のメモリアクセス要求を処理する
場合、高速に処理できる。しかしそれぞれが独立した複
数のメモリアクセス要求の場合には、アクセスするメモ
リ上のアドレスにそれぞれ関連がないため第４Ａ図に示
すように１つずつ順に処理しなければならない、その結
果、時間がかかるという欠点がある。

九肌旦旦預 本発明の目的は、互いに独立した複数のメモリアクセス
要求を高速に処理することが可能なメモリアクセス制御
装置を提供することにある。

発明の横風 本発明のメモリアクセス制御装置は、外部から順次与え
られるアドレスを格納するアドレスバッファ手段と、こ
のアドレスバッファ手段から並行して与えられるアドレ
スの１つの少なくとも一部を先頭アドレスとして発生さ
せ、該アドレスの差に基づき最大公約数を求めデータ間
距離情報として発生させる発生手段と、この発生手段か
ら与えられる先頭アドレスおよびデータ間距離情報に基
づき、複数のデータをメモリの複数のアクセスポートに
同時に並列に与える整列手段とを含む構成となっている
。

実施例 次に本発明について図面を参照して詳細に説明する。

第１図および第２図を参照すると、本発明の一実施例は
、データ線１０を介して順次送られてくるメモリに対す
る書込アドレスを複数格納するアドレスバッファ１．こ
のアドレスカウンタ１から信号線１２〜１５を介して与
えられるアドレスを受け、線１２を介して与えられるア
ドレスの下位４ピツ１〜を先頭アドレスとして線２０に
送出し、線１２および１３を介して与えられるアドレス
の差を求め、信号線２１に送出し線１３および１４を介
して与えられるアトｌメスの差を求め信号′５．２２に
送出し線１４および１５を介して与えられるアドレスの
差を求め信号線２３に送出する減算回路２、この減算回
路２から線２１〜２３を介して与えられるアドレスに基
づき最大公約数を求めデータ間距離情報として線３０に
出力し、該アドレス差からメモリアクセス要求の有効マ
スクを作成して線３１に出力゛し、該アドレス差から処
理できるメモリアクセス要求の数を求めデータ線３２に
出力する距離情報算出回路３、この距誦情報算出回路３
から線３２を介して与えられるメモリアクセス要求数に
基づいてアドレスバッファ１にバッファアドレスを与え
るとともに、データ線４１にバッファアドレスを送出す
るアドレスカウンタ４、データ線１１を介して与えられ
る書込データを複数個格納し線４１を介して与えられる
バッファアドレスから連続するデーアを続出し、線３１
からの有効ビットの示すデータ線５０〜６５に送出する
データバッファ５、このデータバッファ５から線５０を
介して与えられるデータを線２０を介して与えられる「
先頭アドレス情報」が示ずポートへ送出し、線５０＋ｉ
を介して与えられるデータを「該先頭アドレス情報」＋
「該データ間距離情報Ｘｉ」の示すポートへデータ線７
０〜８５を介して送出する整列回路６、およびデータ線
７０〜８５を介してアクセスされる１６個のメモリアク
セスポート０〜１５およびこれらメモリアクセスボー１
−０〜１５に対応する１６個のバンクを有するメモリ７
を含む、なお、整列回路６は、特開昭６２−５４３５０
号公報の第１図に示すネットワーク回路で実現できる。

第３図を参照すると、メモリ７に対するアドレス付けは
、バンク１００〜１１５の順に０〜１５番地とアドレス
が付与されろ。また、１６番地はバンク１００に戻り、
１７〜３１番地はバンク１０１〜１１５の順にアドレス
付けされる°。各バンクは各マシンサイクル毎に１回ア
クセスが可能である。

次に本発明の一実施例の動作を第１図から第５図を参照
して詳細に説明する。尚、第５図はメモリアクセス要求
順、書込みアドレス、ポー１〜および書込みデータの関
係を示している。

第１図、第２図および第４Ｂ図を参照すると、メモリア
クセス要求がメモリアクセスサイクルの４倍の早さで順
に行われると、データ線１０を介して書込みアドレスが
アドレスバッファ１に格納されるとともに、データ線１
１を介して書込みデータがデータバッファ５に順に格納
される。

アドレスバッファ１はアドレスカウンタ４からデータ線
４０を介して与えられるバッファアドレスで指示される
１番目のメモリアクセス要求のアクセスアドレスである
書込みアドレス“２”をデータ４！１２を介して、書込
みアドレス″５″をデータ線１３を介して、アドレス“
１１″をデータ線１４を介して、書込みアドレス“２９
″をデータ線１５を介して減算回路２に夫々送出する。

減算回路２はデータ線１３および１２を介して与えられ
た書込みアドレス′５“および“２”の差“３″を求め
てデータ線２１から、データ線１４および１３を介して
与えられた書込みアドレス“１１゛および“５″の差“
６″を求めてデータ線２２から、データ線１５および１
４を介して与えられた書込みアドレス″２９″および“
１１”の差“１８″を求めデータ線２３からそれぞれ距
離情報算出回路３に送出する。また、データ線１２を介
して与えられた書込みアドレス“２”の下位４ビツトの
値′２″を先頭アドレス情報としてデータ線２０から整
列回路６に送出する。

距離情報算出回路３は、データ線２１．２２および２３
を介して与えられる書込みアドレス間の差“３″、“６
”および“１８゛′の最大公約数“３″を求め、データ
線３０から整列回＃１６ヘデータ間距離情報として送出
する。またこの書込みアドレス間の差“３″、“６″お
よび“１８″からボート競合をチエツクする。このボー
ト競合のチエツクはメモリ７のバンク数Ｘに対しＭＯＤ
Ｘの演算で求められる。すなわち、書込みデータＤ（１
）と書込みデータＤ（２）との差“３”、書込みデータ
Ｄ（２）と書込みデータＤ（３）との差“６′°、書込
みデータＤ（３）と書込みデータＤ（４）との差“ｔｓ
”、書込みデータＤ（１）と書込みデータＤ（３）との
差°“９”、８込みデータＤ（１）と書込みデータＤ（
４）との差“２７”、および書込みデータＤ（２）と書
込みデータＤ（４〉との差“２４″のいずれも“１６′
で割り切れない、すなわち下位４ビツトが“０″でない
ため、ボート競合は発生しない。

従って、処理個数“４°”とデータ線３２を介してアド
レスカウンタ４に送出される。また、最大公約数“３”
と書込みアドレス間の差“３”“６′°および“１８″
から有効マスク“１１０１ｏｏｏｏｏｔｏｏｏｏｏｏ”
を作成しデータ線３１を介してデータバッファ５に送出
する。

アドレスカウンタ４はデータ線３２を介して与えられる
データ処理個数“４”によりアドレスバッファ１とデー
タバッファ５へ送出するバッファアドレスをそれぞれ４
デ一タ分更新する。データバッファ５はアドレスカウン
タ４からデータ線４１を介して与えられる１番目のメモ
リアクセス要求の書込みデータの保持されているバッフ
ァアドレスにより、１番目からの書込みデータを読出し
、データ線３１を介して与えられるメモリアクセス有効
マスク“’１１０１０００００１００００００”の有効
ビットの立っているデータ線に送出する。

すなわちデータ線５０からデータＤ（１）が、データ線
５１からデータＤ（２）が、データ線５３からデータＤ
（３）が、データ線５９からデータＤ（４）が整列回路
６に夫々送出される。

整列回路６はデータ線２０を介して与えられた先頭アド
レス情報“２”とデータ線３０を介して与えられたデー
タ間距離情報“３”とにより、データ線５０からのデー
タをボート“２″につながるデータ線７２から、データ
線５１からのデータをボート″５′°につながるデータ
線７５から、データ線５２からのデータをボート“８″
につながるデータ線６８から、・・・・・・、データ線
６５からのデータをボート“１５′′につながるデータ
線７５から、夫々メモリ７に送出する。

メモリ７は有効であるメモリアクセスだけ処理する。第
４Ｂ図に示すタイミング（Ａ）はこの処理を示している
。

次にアドレスバッファ１はアドレスカウンタ４からデー
タ線４０を介して与えられる５番目のメモリアクセス要
求の書込みアドレスの保持されているバッファアドレス
により、データ線１２を介して書込みアドレス′１４”
を、データ線１３を介して書込みアドレス“１６″を、
データ線１４を介して書込みア下レス“２５”を、デー
タ線１５を介して書込みアドレス“３０″を減算回路２
に夫々送出する。

減算回路２はデータ線１３および１２を介して与えられ
た書込みアドレス“１６”および“１４”の差″２″を
求め、データ線２１から、データ線１４および１３を介
して与えられた書込みアドレス“２５″および“１６”
の差″９″をデータ線２２から、データ線１５および１
４を介して与えられた書込みアドレス“３０″および“
２５″の差“５”をデータ線２３から夫々に距離情報算
出回路３に送出する。

また、データ線１２を介して与えられた書込みアドレス
°“１４“の下位の１４ビツトの値“１４”を先頭アド
レス情報としてデータ線２０から整列回路６に送出する
。距離情報算出回！？８３は、デ′−タ線２１．２２お
よび２３を介して与えられた書込みアドレス間の差″２
”、°′９”および“５”の最大公約数“１”を求め、
データ線３０から整列回路６ヘデ一タ間距離情報として
送出する。また、この書込みアドレス間の差“２°°、
“９パおよび“５″からボート競合をチエツクする。デ
ータＤ（５）−データＤ（８）の差が“１６”となるた
めボート競合が生じる。従って、処理個数“３″をデー
タ線３２を介してアドレスカウンタ４に送出する。また
、最大公約数“１”と、書込みアドレス間の差“２”お
よび”　９　”から有効マスク″ｔｏｔｏｏｏｏｏｏｏ
ｏｔｏｏｏｏ″を作成し、データ線３１からデータバッ
ファ５に送出する。

アドレスカウンタ４はデータ線３２を介して与えられた
データ処理個数゛３”によりアドレスバッファ１とデー
タバッファ５へ送出するバッファアドレスをそれぞれ３
デ一タ分更新する。データバッファ５は、アドレスバッ
ファ４からデータ線４１を介して与えられる５番目のメ
モリアクセス要求の書込みデータの保持されているバッ
ファアドレスにより５番目からの書込みデータを読出し
、データ線３１を介して与えられるメモリアクセス有効
マスク“１０１００００００００１００００”“の有効
ビットの立゛つているデータ線から送出する。

つまりデータ線５０からデータＤ（５）が、データ線５
２からデータＤ（６）がデータ線６１からデータＤ（７
）が整列回路６に夫々送出される６整列回路６はデータ
！１２０を介して与えられた先頭アドレス情報“”　１
４　”とデータ線３０を介して、与えられたデータ間距
離情報“１”により、データ線５０からのデータをボー
１−“１４”にアクセスできるデータ１ａ８４から、デ
ータ線５１からのデータをボート“１５″にアクセスで
きるデータ線８５から、データ線５２からのデータをボ
ード′０”にアクセスできるデータ４！７０から、・・
・・・・、データ線６５からのデータをボート“１３”
にアクセスできるデータｆｆ１８３から、夫々メモリ７
に送出する。

メモリ７は有効であるメモリアクセスだけ処理する。第
４Ｂ図におけるタイミング（Ｂ）がこの処理を示してい
る。以下同様に１０番目までのメモリアクセス要求が処
理され、タイミング（Ｃ）が８番目から１０番目のメモ
リアクセスを示している。

また、本実施例では、４つの連続するメモリアクセス要
求の最初のメモリアクセス要求から先頭アドレス情報を
作成しているが、他の３つのメモリアクセス要求からも
この先頭アドレス情報を容易に作成することができる。

発明の効果 本発明によれば、それぞれが独立である複数個のメモリ
アクセス要求を処理する場合、メモリ上に一定間隔で配
置されている複数個のデータを同時にアクセスすること
のできる整列回路への制御情報の１つであるデータ間距
離情報を任意の時間的に連続するメモリアクセス要求の
相互のアクセスアドレス間の差の最大公約数とすること
により、仮想のメモリアクセス要求を発生させ、第４Ｂ
図に示すように同時に複数のメモリアクセス要求を処理
する。この結果、第４Ａ図に示す従来技術での処理時間
と比較して、本発明による処理時間が大幅に短縮できる
という効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す図、第２図はメモリ
７の詳細な構成を示す図、第３図はメモリ７のアドレス
付けを説明するための図、第４Ａ図および第４Ｂ図は夫
々従来処理と本発明の−実施例とにおけるメモリアクセ
スの時間関係を処理するタイムチャート、第５図はメモ
リアクセス要求順と書込みアドレス、ボート、書込みデ
ータの関係を示す図である。 主要部分の符号の説明 １・・・・・・アドレスバッファ ２・・・・・・減算回路 ３・・・・・・距離情報算出回路 ４・・・・・・アドレスカウンタ ５・・・・・・データバッファ ６・・・・・・整列回路 ７・・・・・・メモリ 出願人　日本電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）外部から順次与えられるアドレスを格納するアド
   レスバッファ手段と、このアドレスバッファ手段から並
   行して与えられるアドレスの１つの少くとも一部を先頭
   アドレスとして発生させ、該アドレスの差に基づき最大
   公約数を求めデータ間距離情報として発生させる発生手
   段と、この発生手段から与えられる先頭アドレスおよび
   データ間距離情報に基づき複数のデータをメモリの複数
   のアクセスポートに同時に並列に与える整列手段とを含
   むことを特徴とするメモリアクセス制御装置。