JPS63143647A - 多重階層記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重階層記憶方式に係り、特にスワツピング処
理に好適な多重階層記憶方式に関する−０〔従来の技術
〕 情報処理装置における処理の高速化を図る方法の一つに
、多重階層記憶方式の採用がある。これは記憶装置を、
主記憶装置などの上位記憶装置と、該上位記憶装置の一
部のデータを写しとして格納する高速バッファメモリな
どの下位記憶装置との多重階層構造とし、通常、目的の
データを下位記憶装置より得るというものである。しか
しながら、この多重階層記憶方式においては、下位記憶
装置に必要とする写しデータがなく、かつ、下位記憶装
置に空きエリアがない場合、下位記憶装置のあるデータ
を上位記憶装置へはきだした後（これをスワップアウト
という）、必要とするデータを上位記憶装置から読み出
してきて下位記憶装置へ新たに格納する必要があり、こ
のスワップアウトの処理時間が大きなオーバーヘッドと
なる。

そこで、従来は、例えば特公昭５８−１６２６２号公報
に記載のように、スワップアウトデータを格納するスワ
ップアウトデータ記憶装置を設け、下位記憶装置に対し
てスワップアウトを伴なうメモリ要求が発生した場合、
上位記憶装置に転送要求を出すと共に下位記憶装置から
のスワップアウトデータをスワップアウトデータ記憶装
置に格納し、上記転送要求に応じた上位記憶装置から下
位記憶装置へのデータ転送動作終了後、スワップアウト
データ記憶装置のスワップアウトデータを上位記憶装置
に格納することにより、スワップアウト動作がオーバー
ヘッドとならないようにしている。

〔発明が解決しようとする問題点〕

」二記従来技術はスワップアウトデータ記憶装置に格納
されたデータへのアクセスについて配慮されておらず、
該データへのアクセスは、該データを上位記憶装置にス
ワップアウトした後、再度下位記憶装置にデータ転送し
た後でないとできないという問題があった。

本発明の目的は、スワップアウトデータ記憶装置内のス
ワップアウトデータへのアクセスを可能し、該データの
スワップアウトデータ記憶装置から上位記憶装置へのス
ワップアウト処理及び上位記憶装置から下位記憶装置へ
の再転送処理を不要とすることにある。

〔問題点を解決するための手段〕

」−記目的は、スワップアウトデータ記憶装置に格納し
たスワップアウトデータのアドレスと下位記憶装置への
アクセス要求アドレスとを比較する回路を設け、上記比
較回路で一致が検出されたとき、スワップアウトデータ
記憶装置のデータに対する下位記憶装置からのアクセス
を可能とすることにより、達成される。

〔作　用〕

ある転送要求動作により、下位記憶装置に必要とする写
しデータがなく、かつ下位記憶装置に空きエリアがない
場合、上位記憶装置に対する転送要求動作と下位記憶装
置からのスワップアウトデータ記憶装置へのデータ転送
が並行して実行される。スワップアウトデータ記憶装置
に格納されたデータは、上位記憶装置からの下位記憶装
置への転送動作が終了する迄の間、保持される。スワッ
プアウトデータ記憶装置に設けたアドレスレジスタは、
スワップアウトデータの下位記憶装置に対するアドレス
を示し、アドレス比較回路において、後続の下位記憶装
置への転送要求アドレスとの比較を行い、一致あるいは
不一致の検出をし、不一致の場合は何もしない。一致し
た場合、転送要求動作に従って、リード動作ならスワッ
プアウトデータ記憶装置のデータを下位記憶装置からの
データに見せかけて転送し、ストア動作なら、下位記憶
装置へのデータをスワップアウトデータ記憶装置へ格納
することによって、スワップアウトデータ記憶装置内の
スワップアウトデータに対する転送要求動作を可能とす
る。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

初めに第１図により本発明の詳細な説明する。

情報処理装置において、多重階層記憶方式として最も広
く採用されている方式に、中央処理装置と主記憶装置と
の間に高速小容量の緩衝記憶装置を置く緩衝記憶方式が
ある。この緩衝記憶方式は２レベル階層記憶方式である
が、多重階層記憶方式としては、一般的にｎレベルの階
層記憶装置を想定することができる。緩衝記憶装置方式
の場合、緩衝記憶装置はｎ　＝　ルベル、主記憶装置は
ｎ＝２レベルである。

第１図は３レベル階層記憶方式の例を示し、Ｍｌはｎ　
＝　ルベルの記憶装置、Ｍ２はｎ＝２レベルの記憶装置
、Ｍ３はｎ　＝　３レベルの記憶装置である。Ｍ２Ｓは
スワップアウトデータ記憶装置を示す。各記憶装置間の
データ対応は、Ｍｌ−Ｍ２間をブロックと呼び、Ｍ２−
Ｍ３間をラインと呼ぶ。一般的にラインは複数のブロッ
クから成り、第１図では１ラインは４個のブロックから
成るとしている。

記憶装置間のデータ転送は、転送要求により行われる。

例えば、Ｍｌがブロックａ３をＭ２へ要求すると、要求
ブロックを含むラインＡがＭ２に存在するか否かを調べ
た後、まだ取込まれていない時はＭ３へラインＡを要求
し、Ｍ３からＭ２へのラインＡの転送後、Ｍ２からＭ１
ヘブロックａ３の転送を行ないデータ転送動作を終了す
る。これに対してストア動作では、Ｍｌからのストア要
求により、ストアラインがＭ２に存在する場合は、Ｍ２
のデータ更新でストア動作を終了する。また、ストアラ
イン転送を行った後、Ｍ２のデータ更新でストア動作を
終了する。

スワツピング方式ではＭ２−Ｍ３のデータは必ずしも一
致しておらず、この不一致ラインを表示するためにライ
ン毎に１ビツトの識別ラッチ（チェンジビット）を持ち
、該ラインにストアが行われる度にチェンジビットを１
とする。例えばＭｌからの転送要求が連続して発行され
、先発要求によりＭ３へＡラインデータ要求のライン転
送が発生した場合、既定のアルゴリズムによって、リプ
レースラインが決定される。該ラインにはＢラインデー
タが有り、かつチェンジビットが１のとき、Ｍ３へのラ
イン転送要求と同時にスワップアウトデータのＢライン
データをスワップアラ１〜データ記憶装置Ｍ２３へ格納
する。この時点で、ＭｌからＭ２へ発行された後発要求
がスワップアウトデータ記憶装置Ｍ２３内のＢラインデ
ータを対象とした場合、従来は先発要求Ａラインデータ
のＭ３からＭ２への転送及びスワップアウトデータ記憶
装置Ｍ２３からＭ３ヘスワップアウトにてＭ３のＢライ
ンデータ更新後、再度ＢラインのＭ２への転送を行って
いた。これを本発明では、スワップアラ１−データ記憶
装置Ｍ２３上で直接、Ｂラインデータ中の要求ブロック
（第１図の例ではｂ３）をＭｌへ転送することで、Ｍ３
に対するＢラインデータのスワップアウト処理及び再度
のＢラインデータの転送処理を省略し、後発転送要求処
理を高速化するものである。

第２図は本発明の一実施例のブロック図で、第１図にお
ける記憶装置Ｍ２の制御部を示したものである。第２図
において、１はＭ２のメモリ要求アドレスレジスタでロ
ウアドレス部Ｒ、ラインアドレス部Ｌ、ブロックアドレ
ス部Ｂから成る。２はメモリ要求アドレスレジスタ１の
ブロックアトレス部Ｂのプラス１回路、３は記憶装置Ｍ
２のメモリ部である。４〜９が本発明を実現するための
特徴的な論理回路である。４はＭ２メモリ部３からのス
ワップアウトデータを格納するスワップアウトデータ記
憶回路（Ｍ２３）である。５は記憶回路４にスワップア
ウトデータが格納された時点でメモリ要求アドレスレジ
スタ１のメモリ要求アドレスを格納するスワップアウト
アドレス記憶回路である。６は比較回路であり、スワッ
プアウトデータ記憶回路４にスワップアウトデータが格
納され、有効の時、スワップアウトアドレス記憶回路５
に記憶したスワップアウトアドレスとメモリ要求アドレ
スレジスタ１に格納される後続のメモリ要求アドレスと
を比較し、一致した場合、−数制御信号Ｈを出力する。

７はブロックアドレスレジスタであり、スワップアウト
データ記憶回路４のデータをＭ３へ送出するためのブロ
ックアドレスを格納する。８はアドレスレジスタ７のブ
ロックアドレスのプラス１回路である。９はブロックア
ドレスデコータで、スワップアウトデータ記憶回路４の
ブロック対応にセレクト信号を出力する。

以下、Ｍｌからのメモリ要求が連続して発生した場合に
ついて、第２図の動作を説明する。

記憶装置Ｍ１からＭ２ヘメモリ要求が発生すると、その
対Ｍ２メモリ要求アドレスはメモリ要求アドレスレジス
タ１に格納されるが、要求ブロックを含むラインがＭ２
に存在しない時、リプレースロウ決定回路（図示せず）
にて、リプレースロウを決定する。決定したリプレース
ロウに対応するチェンジビットを調べ、チェンジビット
が′１″′の時、Ｍ３に対して、ライン転送要求を送出
する。

これと同時に、アドレスレジスタ１には、パス１００を
通してリプレースの決定したロウアドレスが、パス１０
１を通してラインアドレスが格納される。アドレスレジ
スタ１にスワップアウトアドレスが格納された後、パス
１０３上に該アドレスが有効となり、Ｍ２メモリ部３へ
読出し要求を出す。同時に、パス１０３上の該アドレス
をスワップアドレスレジスタ５に記憶し、有効とする。

アドレスレジスタ１のブロックアドレスはバス１１２を
通して、ブロックアドレスデコーダ９に送られ、スワッ
プアウトデータ記憶回路４のブロック（Ｂｌ〜Ｂ４）を
セレクトする。該セレクトされたブロックにＭ２メモリ
部３から読出されたデータがパス１０７を通して格納さ
れる。アドレスレジスタ１のブロックアドレス部は、＋
１回路２、パス１０２を通し、１ブロツクずつスワップ
アウト記憶回路４に格納される毎にカウントアツプされ
、スワップアウトする１ラインのデータが全て記憶回路
４に格納されるまで繰返される。

この後、Ｍｌからの後続のメモリアクセス要求が発生す
ると、先発要求と同様にアドレスレジスタ１に該要求ア
ドレスが格納される。このアドレスレジスタ１の要求ア
ドレスをパス１０３を通し、比較回路６にて、スワップ
アドレスレジスタ５の出力パス１０４のスワップアウト
アドレスと比較し、一致を調べる。一致した場合、比較
回路６よりの一致信号１（Ｈ″″が“１”となる。後続
のメモリアクセス要求がストア動作の場合は、アドレス
レジスタ１のブロックアドレスをパス１１２を通しアド
レスデコーダ９に入力して、該ブロックをセレクトし、
Ｍｌからのストアデータをパス１０５を通し、Ｈの一致
信号″１″″の条件にてスワップアウトデータ記憶回路
４に格納し、動作を終了する。後続のメモリアクセス要
求がリード動作の場合は、アドレスレジスタ１のブロッ
クアドレスをパス１１２を通し、アドレスデコーダ９に
入力して、スワップアウトデータ記憶回路４の要求ブロ
ックをセレクトし、パス１０８を経由し、Ｈの一致信号
Ｉｔ　ｌ　１１の条件にてパス１０９を通し、Ｍｌへ要
求ブロックを転送し、動作を終了する。

記憶袋［Ｍ３からＭ２へのライン転送動作及び、スワッ
プアウトデータ記憶回路４（Ｍ２３）からのＭ３へのス
ワップアウト動作は従来技術と同様のため、詳細は省略
するが、Ｍ３からのライン転送は要求ブロックを含むラ
インをパス１０６を通し、Ｍ２のスワップアウトしたエ
リアへ格納し、また記憶回路４からのスワップアウト動
作では、ブロックアドレスレジスタ７のブロックアドレ
スとカウントアツプ回路８にて、記憶回路４のスヮ−１
１＝ ツブアウトデータを１ブロツクずつセレクトし、パス１
１０を通し、Ｍ３へ送出する。

第３図及び第４図は本発明と従来技術の動作を比較した
ものである。こ＼で、Ｍｌ、Ｍ２．Ｍ３及びＭ２３の関
係は第１図と同様である。１０はＭ１記憶装置より発行
された先発のリード要求動作であり、１１はＭ１記憶装
置より発行された後続のリード要求動作である。１０の
Ａリード要求と１１のＢリード要求の関係は、１０のＡ
リード要求によるＭ３記憶装置に対するライン転送がス
ワップアウトを伴ない、そのスワップアウトデータに対
して、１１のＢリード要求が出た場合である。後続要求
がスワップアウトデータに対するアクセス要求以外の場
合は、従来技術と同様である。

第３図は従来技術の場合のタイムチャートであり、２０
０のＡリード要求１０がＭからＭ２へ発行されると、Ｍ
２においては、２０２のＭ３へのライン転送要求と２０
１のスワップアウト要求によるＭ２３へのＢラインデー
タの格納とを並行して行う。Ｍ３では、２０２のライン
転送要求に対し、２０３のＡラインデータ転送を行う。

Ｍ２においては、Ａラインデータによるデータ更新及び
２０４のＭｌへのブロック転送を行い、この時点で１０
のＡリード要求に対する動作が終了する。

これと並行して、Ｍ２３においては、２０５のＭ３への
Ｂラインデータ転送を行い、スワップアウト動作を終了
する。一方、Ａリード要求１０に続いてＢリード要求１
１がＭｌより発行されるが、このＢリード要求１１は、
２０９に示すように、２０５のＭ２３からＭ３へのＢラ
インデータのスワップアウト動作終了まで待たされる。

その後、Ｍ２において、再度、２０６のＭ３へのＢライ
ンデータのライン転送要求を行い、２０７のＭ３からＭ
２へのＢラインデータ転送、２０８のＭ２からＭｌへの
ブロック転送にて、１１のＢリード要求を終了する。

第４図は本発明の場合のタイムチャートで、動作条件は
第３図と同じである。第４図において、Ａリード要求１
０に対する動作は第３図の場合と全く同じであるが、後
続のＢリード要求１１については、Ｍ２３にＢラインデ
ータが確定すると、Ｍ２からＭ２３へ２１１のブロック
転送要求を出し、直接、Ｍ２３のＢラインデータより要
求ブロックを読出し、Ｍ２３よりＭｌへ２１０のブロッ
ク転送を行って終了する。このように、第４図の場合、
第３図のＢラインデータのライン転送要求２０６及びラ
イン転送２０７を省略することができ、Ｂリード要求１
１がＭ２上で待たされることがなくなる。

〔発明の効果〕

本発明によれば、スワップアウトデータ記憶装置内に格
納されたデータに対して、下位記憶装置からアクセス要
求があると直接、スワップアウトデータ記憶装置内のデ
ータに対してアクセスすることができる。これは、従来
のスワップアウトデータ記憶装置内のデータを一旦上位
記憶装置に転送後、再度上位記憶装置からライン転送し
た後、下位記憶装置からのアクセス要求に対するアクセ
スをする方法に比べ、スワップアウト処理及びライン転
送処理のための処理時間が不必要となり、下位記憶装置
からのアクセス処理時間を短縮できるという効果がある
。

【図面の簡単な説明】

第１図は本発明の動作概要を説明するための図、第２図
は本発明の一実施例のブロック図、第３図は従来技術に
よる動作例を示すタイミングチャート、第４図は本発明
による動作例を示すタイミングチャートである。 Ｍｌ、Ｍ２．Ｍ３・・・記憶装置、 １・・・メモリ要求アドレスレジスタ、４・・・スワッ
プアウトデータ記憶回路（Ｍ２３）、５・・・スワップ
アウトアドレスレジスタ、６・・・スワップアウトアド
レス比較回路。

Claims (1)

【特許請求の範囲】
1. （１）下位記憶装置に上位記憶装置の一部のデータを写
   しとして格納する多重階層記憶方式において、下位記憶
   装置から上位記憶装置へのスワップアウトデータを格納
   するスワップアウトデータ記憶手段と、前記スワップア
   ウトデータの下位記憶装置内のアドレスを格納するスワ
   ップアウトアドレス記憶手段と、下位記憶装置に対する
   メモリ要求のアドレスと前記スワップアウトアドレス記
   憶手段のアドレスとを比較するアドレス比較手段を設け
   、下位記憶装置に対するメモリ要求のアドレスが前記ス
   ワップアウトアドレス記憶手段のアドレスと一致する場
   合、前記スワップアウトデータ記憶手段へのアクセスを
   可能とすることを特徴とする多重階層記憶方式。