JPS6368955A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕１゜ 本発明は、複数の入出力装置に対する処理を時。

分割に行う入出力制御装置に係り、特に応答時間。

の異なる種々の入出力装置を接続する場合に好適。

な入出力制御装置に関する。

〔従来の技術〕

従来、応答時間の異なる複数の入出力装置が接続される
入出力制御装置の入出力制御方式とし℃ζζ大入出力装
置一定のタイムスロットを割当てて゛時分割に処理を行
い、そのタイムスロットは応答゛に最も長い時間を要す
る入出力装置に合わせて設・定するという方式があった
。

なお、この種の装置として関連するものには例・えば特
開昭５７−１４７３５４号公報がある。

〔発明が解決しようとする問題点〕

上記従来技術は応答時間の異なる種々の入出力１１゜装
置を制御する場合、システム全体の効率向上の。

点について配慮がされておらず、最も応答の遅い。

入出力装置に合わせて決めた固定のタイムスロッ。

トなすべての入出力装置に割り当てることにより、応答
の早い入出力装置では損失時間が生じること、。

になり、全体としての効率が低下するという問題。

があった。

本発明の目的は、異なる応答時間を有する種々の入出力
装置を時分割に制御するとき入出力制御装置内に各入出
力装置対応に指令送出から応答取り込みまでの時間を設
定し、この設定された時間゛に合わせて時分割のタイム
スロットを変えるコト。

により、従来の固定のタイムスロットでの制御で。

生じていた損失時間をなくし、入出力制御装置の・処理
効率な向上させることにある。

〔問題点を解決するための手段〕

上記目的は、複数の入出力装置が接続される入・出力制
御装置にこの入出力装置対応に指令送出か・ら応答の取
り込みまでの所要時間をあらかじめ設・定しておき、こ
の設定された時間に応じて時分割１０処理のタイムスロ
ット長を変えることにより達成。

される。

〔作用〕

入出力制御装置に各入出力装置対応に指令送出。

から応答取り込みまでの所要時間（一般に本時間工。

は入出力装置の内部処理時間と入出力装置の接続に使用
されるケーブル内の信号遅延により決ま徊を設定する手
段を設けることにより、入出力装置の構成（接続順序、
ケーブル長）や入出力装置の処理時間で決まる様々な応
答時間を知ることが可を設けることにより、各入出力装
置の応答時間に゛合った無駄のない処理が可能となる。

〔実施例〕

以下、本発明の一実施例について図面を用いて゛説明す
る。

第１図は入出力制御システムの構成を示す構成・図、第
２図は入出力制御装置の構成を示し本発明・に関連する
部分のブロック図である。　　　　　１゜本実施例の入
出力制御装置１は４台の種類の異。

なる入出力装置２α〜２ｄにインタフェースケーブル。

３ａ〜３ｄでいもづるに接続されており、入出力装置。

２ａ〜２ｄに対する処理の実行は時分割に行われる。。

ここで入出力装置２α〜２ｄに指令を送出してから応１
５答の受信が可能となるまでの時間はインタフェースケ
ーブル長と入出力装置の内部処理時間により。

決まり、入出力装置２ｃを例にとるとインタフェースケ
ーブル３ａ　、　３ｂおよび３ｃの総ケーブル長（往復
）による信号遅延時間と入出力装置２ｃの内部処理時・
　３　・ 間の和が応答までの所要時間となる。本例では所゛要時
間をダミーサイクルに換算し、各入出力装置゛の応答時
間は表１の通りとする。

第２図において、４は主制御部であり、入出力１０制御
装置の残りの部分との間で入出力装置制御デー。

りの授受、エラー処理等をプログラム制御により。

行い、また入出力装置対応のダミーサイクル情報。

を格納する構成情報格納メモリ５を有する。６は。

入出力制御語が格納されるメモリであり、入出力１゜装
置２ａ〜２ｄの各々に対応する入出力制御のステー。

ジスやデータ指令情報等が格納されている。すべ。

ての入出力装置は走査されるごとにこの入出力制御語を
アクセスして入出力の制御を行う。走査アドレスはアド
レス信号１７で指定される。７はワー２゜・　４　・ クレジスタであり、各入出力装置がスキャンされ・るご
とに入出力制御語をメモリ６から読み出され・て本レジ
スタにセットされる。８は共通制御回路・であり、ワー
クレジスタ７の内容に従って入出力・装置への指令を指
令バス１４を用いて入出力装置２ａ−１〜２ｄへ送出す
る。また後述の応答レジスタ１２の内・容に従って入出
力制御語を更新しメモリ６へ書き。

込む。９はサイクル制御語が格納されるメモリで、あり
、構成情報の初期設定時、サイクル書き込み。

バス１３を介して構成情報格納メモリ５に格納され、。

ているダミーサイクル数が入出力装置対応に書き。

込まれる。１０はワークレジスタであり、ワークレ。

ジスタフと同様に各入出力装置がスキャンされる。

ごとに当該入出力装置に対応するダミーサイクル。

数をメモリ９より読み出して本レジスタにセット、５す
る。１１はタイミング生成回路で、ワークレジスタ１０
内のダミーサイクル数に従ってダミーサイクルを挿入し
て応答受理タイミング信号を生成して信号線１６に出力
する。１２は応答レジスタであり、応答バス１５を介し
て入出力装置２α〜２ｄから転送される応答を取り込む
。

上記構成で入出力装置２αに対して指令を送出す。

る場合の動作を第２図および第３図を用いて説明゛する
。

第３図は主要信号の動作を示したものであり、−・各入
出力装置に対するタイムスロットは、ＣＯ（メ・モリ読
み出し）、Ｃ１（モディファイ）、Ｃ２（指・令発行）
、ＤＯ〜Ｄｎ（ダミーサイクル）、０３〜Ｃ４・（モデ
ィフアイ）およびＣ５（メモリ書き込み）・から成って
いる。　　　　　　　　　　　　　　１゜介入出力装置
２ａがスキャンされたとすると、人。

出力装置２αに対応する入出力制御情報がメモリ６゜よ
りワークレジスタ７に読み出される。またメモ。

す９からも入出力装置２ａに対応するダミーサイク。

ル数′３′がレジスタ１０に読み出される。共通制御１
５回路８では、ワークレジスタ７の内容に従って人。

出力装置２αに対して指令バス１４を介して指令な送。

出する。入出力装置２ａはこの指令を受信して内部処理
を実行した後、応答バス１５を介して応答を返す。一方
タイミング生成回路１１では、ワークレジスタ１０の内
容がダミーサイクル数°３“となってぃ。

ることがら第３図中に示す様に、Ｄｏ　、ＤＩ　ｒ　Ｄ
２の３゜個のダミーサイクルを挿入した後、信号線１６
を介。

して応答受理タイミング信号を出す。この応答受。

環タイミング信号により応答バス１５の内容が応答５レ
ジスタ１２に取り込まれる。応答レジスタ１２ト’７＝
クレジスタ７の内容に従って共通制御回路８は新。

たな入出力制御語を作成し、メモリ６へ書き込む６以上
の例では、入出力装置２αがスキャンされた。

時を例にとって説明したが、他の入出力装置２ｂ〜】０
２ｄがスキャンされた場合も同様の動作をし、第３・図
に示すダミーサイクルが表１に示す個数だけ挿。

大して処理が実行される。

以上の説明から明らかなように、本実施例の場。

合、入出力装置２ａ　、　２４　、２Ｃ、２ｄに対する
各タイム、。

スロットにて挿入するダミーサイクルを３．３．。

８．６のように変えることが可能となり、最も応。

答の遅い入出力装置２Ｃに合わせて固定タイムスロット
とした場合の他の入出力装置２α、　２ｂ　、　２ＣＬ
で生ず。

る損失時間がなくなり、効率な処理を実現できる、−ｌ
　　幸 〔発明の効果〕 本発明によれば、指令送出から応答受信までの゛所要時
間に合わせて各入出力装置に対する時分割。

処理のタイムスロット長を変えることが可能とな。

るので、最も応答の遅い入出力装置に合わせ１決−”め
た固定のタイムスロットを割り当てる場合に比゛し効率
が向上する。また入出力装置の接続に使用。

されるインタフェースケーブルでの信号遅延によ゛る応
答時間の違いも吸収できる効果がある。

【図面の簡単な説明】

第１図は入出力制御システムの構成を示す構成・図、第
２図は入出力制御装置に本発明を適用した・例を示すブ
ロック図、第３図は第２図における主・要信号の動きを
示すタイムチャートである。 ｌ・・・入出力制御装置、　（２α〜２ｃＬ）・・・入
出力装置、５５・・・構成情報格納メモリ、 ９・・・メモリ（サイクル制御語）、 １０・・・ワークレジスタ、１１・・・タイミング生成
回路。 ・　８　・ 第　２　図 躬　３　区

Claims (1)

【特許請求の範囲】
1. １、複数の入出力装置が接続され各入出力装置に順にタ
   イムスロットを割り当てて時分割に入出力処理を行う入
   出力制御装置において、前記入出力制御装置に指令を送
   出してから応答の取り込みを行うまでの時間を前記入出
   力装置対応にあらかじめ設定しておき、前記設定時間に
   応じて当該入出力装置の応答取り込みタイミングを得る
   よう制御することを特徴とする入出力制御装置。