JPH0373039A - 処理装置およびマルチプロセッサシステム - Google Patents
処理装置およびマルチプロセッサシステムInfo
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- JPH0373039A JPH0373039A JP1207835A JP20783589A JPH0373039A JP H0373039 A JPH0373039 A JP H0373039A JP 1207835 A JP1207835 A JP 1207835A JP 20783589 A JP20783589 A JP 20783589A JP H0373039 A JPH0373039 A JP H0373039A
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- Japan
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- memory
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- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、プロセッサおよび共有メモリがページモード
のマルチプロセッサシステムに関するものである。
のマルチプロセッサシステムに関するものである。
（従来の技術）
ページモードのメモリは、連続したアクセスのアドレス
が同一ページであれば高速にアクセス（ショートアクセ
ス）ができるが、そうでなければページのロードを伴う
のでショートアクセスの２倍（ロングアクセス）かかる
。
が同一ページであれば高速にアクセス（ショートアクセ
ス）ができるが、そうでなければページのロードを伴う
のでショートアクセスの２倍（ロングアクセス）かかる
。
従来、マルチプロセッサシステムなどにおいては、クリ
ティ力ルレジョンを少なくするため異なったプロセッサ
のアクセスする領域は離れた領域になっているが、同じ
メモリにアクセスするのでページの切り替わる可能性は
高くなっている。第９図に示すように、マスクプロセッ
サの２回目のアクセスは１本来ショートアクセスで行え
るが、間にスレーブプロセッサがアクセスするとロング
アクセスになることがある。
ティ力ルレジョンを少なくするため異なったプロセッサ
のアクセスする領域は離れた領域になっているが、同じ
メモリにアクセスするのでページの切り替わる可能性は
高くなっている。第９図に示すように、マスクプロセッ
サの２回目のアクセスは１本来ショートアクセスで行え
るが、間にスレーブプロセッサがアクセスするとロング
アクセスになることがある。
（発明が解決しようとする課題）
上記、従来のマルチプロセッサでは、マスタプロセッサ
において、ロングアクセスが多く発生することにより、
全体の性能が低くなる欠点があった。
において、ロングアクセスが多く発生することにより、
全体の性能が低くなる欠点があった。
本発明の目的は、従来の欠点を解消し、信号線をプロセ
ッサ間に設け、スレーブプロセッサに効果的なページ再
ロードをさせる処理装置およびマルチプロセッサシステ
ムを提供することである。
ッサ間に設け、スレーブプロセッサに効果的なページ再
ロードをさせる処理装置およびマルチプロセッサシステ
ムを提供することである。
（課題を解決するための手段）
本発明の処理装置は、アドレスの一部をページと呼ぶと
き現在のメモリのページを記憶するページ記憶部と、次
にアクセスするページと、前記ページ記憶部とを比較す
るページ比較部と、ページモードメモリとのインタフェ
ース部を備え、ページ記憶部に記憶されているページ（
Ｐ）と次にアクセスするページ（Ｑ）をページ比較部で
比較し、それらが異なる場合、インタフェース部がペー
ジＱにアクセスしたのち、ページＰを再ロードするもの
であり、また信号受信部を備え、信号受信部から信号を
受信しているときだけページの再ロードを行うものであ
り、さらに信号を送信する信号送信部をもち、メモリへ
アクセスする毎にアドレスのページを格納する先入れ先
出し記憶装置と、先入れ先出し記憶装置の内容を比較す
る比較部とを備え、先入れ先出し記憶装置の内容を比較
部で比較し、その値が全部一致するときに、信号送信部
から信号を送信するものである。
き現在のメモリのページを記憶するページ記憶部と、次
にアクセスするページと、前記ページ記憶部とを比較す
るページ比較部と、ページモードメモリとのインタフェ
ース部を備え、ページ記憶部に記憶されているページ（
Ｐ）と次にアクセスするページ（Ｑ）をページ比較部で
比較し、それらが異なる場合、インタフェース部がペー
ジＱにアクセスしたのち、ページＰを再ロードするもの
であり、また信号受信部を備え、信号受信部から信号を
受信しているときだけページの再ロードを行うものであ
り、さらに信号を送信する信号送信部をもち、メモリへ
アクセスする毎にアドレスのページを格納する先入れ先
出し記憶装置と、先入れ先出し記憶装置の内容を比較す
る比較部とを備え、先入れ先出し記憶装置の内容を比較
部で比較し、その値が全部一致するときに、信号送信部
から信号を送信するものである。
本発明のマルチプロセッサシステムは少なくともＬつ以
上の本発明の処理装置（スレーブプロセッサ）と信号送
信部をもち、この信号送信部から信号を送信する命令を
もつ処理装置（マスタプロセッサ）とページモードを持
ったメモリと、スレーブプロセッサとマスタプロセッサ
が共有するバスでメモリに結合され、マスタプロセッサ
の信号送信部とスレーブプロセッサの信号受信部との間
に信号線を備えたものであり、また少なくとも１つ以上
の処理装置（スレーブプロセッサ）と処理装置（マスク
プロセッサ）とページモードをもったメモリとスレーブ
プロセッサとマスクプロセッサが共有バスでメモリに結
合され、マスクプロセッサの信号送信部と、スレーブプ
ロセッサの信号受（ｆｉ部との間に信号線を備えたもの
である。
上の本発明の処理装置（スレーブプロセッサ）と信号送
信部をもち、この信号送信部から信号を送信する命令を
もつ処理装置（マスタプロセッサ）とページモードを持
ったメモリと、スレーブプロセッサとマスタプロセッサ
が共有するバスでメモリに結合され、マスタプロセッサ
の信号送信部とスレーブプロセッサの信号受信部との間
に信号線を備えたものであり、また少なくとも１つ以上
の処理装置（スレーブプロセッサ）と処理装置（マスク
プロセッサ）とページモードをもったメモリとスレーブ
プロセッサとマスクプロセッサが共有バスでメモリに結
合され、マスクプロセッサの信号送信部と、スレーブプ
ロセッサの信号受（ｆｉ部との間に信号線を備えたもの
である。
（作 用）
本発明のマスクプロセッサにとっては、コード上でのロ
ングアクセスとショートアクセスがそのまま実行される
ので、実行の高速性と優位性が保たれ、また、マスクプ
ロセッサのコード上に陽に信号送出の有無を記述するこ
となくページの再ロードの制御ができる。
ングアクセスとショートアクセスがそのまま実行される
ので、実行の高速性と優位性が保たれ、また、マスクプ
ロセッサのコード上に陽に信号送出の有無を記述するこ
となくページの再ロードの制御ができる。
（実施例）
本発明の実施例を第↓図ないし第８図に基づいて説明す
る。
る。
第１図は本発明の請求項（１）記載の処理装置の構成図
、第２図は同請求項（２）記載の処理装置の構成図、第
３図は同請求項（４）記載のマスタプロセッサの構成図
、第４図は同請求項（３）記載の処理装置の構成図、第
５図は同請求項（４）および（５）記載のマルチプロセ
ッサシステムの全体構成図、第６図および第７図は同請
求項（４）記載のマルチプロセッサにおける実施例のア
クセスフロー図であり、第８図は同請求項（５）記載の
マルチプロセッサにおける実施例のアクセスフロー図で
ある。
、第２図は同請求項（２）記載の処理装置の構成図、第
３図は同請求項（４）記載のマスタプロセッサの構成図
、第４図は同請求項（３）記載の処理装置の構成図、第
５図は同請求項（４）および（５）記載のマルチプロセ
ッサシステムの全体構成図、第６図および第７図は同請
求項（４）記載のマルチプロセッサにおける実施例のア
クセスフロー図であり、第８図は同請求項（５）記載の
マルチプロセッサにおける実施例のアクセスフロー図で
ある。
第１図の処理装置について説明する６ペ一ジ記憶部７は
、前のバスアクセス（他の処理装置のアクセスを含む）
のアドレスのページを記憶しである。インタフェース部
５は、演算処理部３からのアクセス命令の処理や、バス
アクセスのアドレスをモニタし、そのページをページ記
憶部に渡す。
、前のバスアクセス（他の処理装置のアクセスを含む）
のアドレスのページを記憶しである。インタフェース部
５は、演算処理部３からのアクセス命令の処理や、バス
アクセスのアドレスをモニタし、そのページをページ記
憶部に渡す。
演算処理部３からメモリへのアクセス命令（ロード／ス
トア命令など）が発生した際に、アドレス生成部４にお
いてアドレスが生成され、そのアドレスのページとペー
ジ記憶部７の内容がページ比較部６で比較される。そし
て、それが一致しない場合、自らのアクセスが終了した
後にページ記憶部７の内容のページを再ロードする。
トア命令など）が発生した際に、アドレス生成部４にお
いてアドレスが生成され、そのアドレスのページとペー
ジ記憶部７の内容がページ比較部６で比較される。そし
て、それが一致しない場合、自らのアクセスが終了した
後にページ記憶部７の内容のページを再ロードする。
第２図の処理装置は、第１図の処理装置の処理において
、信号受信部１４から信号を受信しているときのみ再ロ
ードを行なうものである。すなわち。
、信号受信部１４から信号を受信しているときのみ再ロ
ードを行なうものである。すなわち。
スレーブプロセッサの信号受信部は、この信号線から信
号を検出する。メモリへロングアクセスする場合で信号
が検出されたときは、そのときのページ記憶部の内容を
固定し、ロングアクセスののちページ記憶部の内容のペ
ージだけをロードする。
号を検出する。メモリへロングアクセスする場合で信号
が検出されたときは、そのときのページ記憶部の内容を
固定し、ロングアクセスののちページ記憶部の内容のペ
ージだけをロードする。
第３図の処理装置は、第２図の処理装置の信号受信部１
４へ信号を送信するための信号送信部１８を持った処理
装置である。すなわち、マスクプロセッサの信号送信部
は、演算処理部からの指示によりこの信号線へ信号を送
出する。たとえば、マスクプロセッサが、メモリの同ペ
ージへ連続してアクセスすることが確実な部分では、こ
の信号を送出する。
４へ信号を送信するための信号送信部１８を持った処理
装置である。すなわち、マスクプロセッサの信号送信部
は、演算処理部からの指示によりこの信号線へ信号を送
出する。たとえば、マスクプロセッサが、メモリの同ペ
ージへ連続してアクセスすることが確実な部分では、こ
の信号を送出する。
第２図の処理装置をスレーブプロセッサとし。
第３図の処理装置をマスタプロセッサとして、マルチプ
ロセッサを構成すると、第６図及び第７図の動作をする
。
ロセッサを構成すると、第６図及び第７図の動作をする
。
まず・マスクプロセッサの命令列にアクセス命令が２つ
あり、それらが同一ページであるとき、本来は２回目の
アクセスはショートでアクセスできる。しかし、スレー
ブプロセッサの異なったページへのアクセスがその間に
挟まると、マスタプロセッサのアクセスはどちらもロン
グとなる。よって第６図に示すようにページセーブ信号
を１回目のアクセスののち送出しておき、スレーブプロ
セッサにページの再ロードをさせるとマスクプロセッサ
の２回目のアクセスはショートにできる。
あり、それらが同一ページであるとき、本来は２回目の
アクセスはショートでアクセスできる。しかし、スレー
ブプロセッサの異なったページへのアクセスがその間に
挟まると、マスタプロセッサのアクセスはどちらもロン
グとなる。よって第６図に示すようにページセーブ信号
を１回目のアクセスののち送出しておき、スレーブプロ
セッサにページの再ロードをさせるとマスクプロセッサ
の２回目のアクセスはショートにできる。
次に、マスタプロセッサの命令列にアクセ命令が２つあ
って、それらが異なったページであり、スレーブプロセ
ッサの異なったページへのアクセスがその間に挟まると
きに、第６図と同様にページセーブ信号を１回目のアク
セスののち送出しであると、スレーブプロセッサがペー
ジの再ロードをする。よって、無駄な再ロードをしてし
まうので、第６図のようにページセーブ信号を出さない
。
って、それらが異なったページであり、スレーブプロセ
ッサの異なったページへのアクセスがその間に挟まると
きに、第６図と同様にページセーブ信号を１回目のアク
セスののち送出しであると、スレーブプロセッサがペー
ジの再ロードをする。よって、無駄な再ロードをしてし
まうので、第６図のようにページセーブ信号を出さない
。
ここで、第６図及び第７図の具体的動作説明を行なう。
まず、第６図において、マスクプロセッサは、２番と６
番でアクセス命令があり、同ページＰをアクセスする。
番でアクセス命令があり、同ページＰをアクセスする。
従って、この間は、信号送信部から信号（この信号をペ
ージセーブ信号と呼ぶ）を送出しておく、スレーブプロ
セッサは、３番でアクセス命令があり、マスタプロセッ
サのアクセスするページとは異なる。さらに、ページセ
ーブ信号を受信しているので自らのアクセスが終了した
後ページＰをロードする。そうすることにより、マスタ
プロセッサは６番のアクセスをショートアクセスで行な
える。
ージセーブ信号と呼ぶ）を送出しておく、スレーブプロ
セッサは、３番でアクセス命令があり、マスタプロセッ
サのアクセスするページとは異なる。さらに、ページセ
ーブ信号を受信しているので自らのアクセスが終了した
後ページＰをロードする。そうすることにより、マスタ
プロセッサは６番のアクセスをショートアクセスで行な
える。
次に第７図において、マスタプロセッサは、２番と６番
でアクセス命令があるが、異なるページＰとＲへのアク
セスである。従って、この間は、信号送信部からページ
セーブ信号を送出しない。
でアクセス命令があるが、異なるページＰとＲへのアク
セスである。従って、この間は、信号送信部からページ
セーブ信号を送出しない。
スレーブプロセッサは、３番でアクセス命令があり、マ
スクプロセッサのアクセスするページとは異なるが、ペ
ージセーブ信号を受信していないので自らのアクセスが
終了した後に、再ロードすることはない。よって、無駄
な再ロードはない。
スクプロセッサのアクセスするページとは異なるが、ペ
ージセーブ信号を受信していないので自らのアクセスが
終了した後に、再ロードすることはない。よって、無駄
な再ロードはない。
第４図は請求項（３）記載のマスタプロセッサであるが
、アクセス時のページアドレスを先入れ先出し記憶部に
順次記憶し、その値がすべて一致した場合にページセー
ブ信号を送出する。よって、先入れ先出し記憶部の容量
が２個の場合は、第８図に示すように、マスタプロセッ
サが同一ページへ３つ以上連続してアクセスする場合、
３つ目以降のアクセスはショートで行え、かつ、そのた
めのページ上−１４８号の制御はハードウェアで自動的
に行える。
、アクセス時のページアドレスを先入れ先出し記憶部に
順次記憶し、その値がすべて一致した場合にページセー
ブ信号を送出する。よって、先入れ先出し記憶部の容量
が２個の場合は、第８図に示すように、マスタプロセッ
サが同一ページへ３つ以上連続してアクセスする場合、
３つ目以降のアクセスはショートで行え、かつ、そのた
めのページ上−１４８号の制御はハードウェアで自動的
に行える。
次に、第４図の処理装置について具体的に説明する。第
３図の処理装置と同様に、インタフェース部２２は、バ
スアクセスをモニタし、そのアドレスのページをページ
記憶部２４に渡すが、ページ記憶部が先入れ先出し記憶
部になっており、複数のページを記憶しである。さらに
、それらの内容を比較部２７で比較し、すべてが一致し
た場合に、信号送信部からページセーブ信号を送出する
。
３図の処理装置と同様に、インタフェース部２２は、バ
スアクセスをモニタし、そのアドレスのページをページ
記憶部２４に渡すが、ページ記憶部が先入れ先出し記憶
部になっており、複数のページを記憶しである。さらに
、それらの内容を比較部２７で比較し、すべてが一致し
た場合に、信号送信部からページセーブ信号を送出する
。
従って、前と同様に、第２図の処理装置をスレーブプロ
セッサとし、先入れ先出し記憶部の深さを２とする第４
図の処理装置をマスクプロセッサとして、マルチプロセ
ッサを構成すると、第８図の動作をする。
セッサとし、先入れ先出し記憶部の深さを２とする第４
図の処理装置をマスクプロセッサとして、マルチプロセ
ッサを構成すると、第８図の動作をする。
マスクプロセッサは、２ｉと６番と１０番でアクセス命
令があり、同ページＰをアクセスする。従って、６番の
アクセス後は、ページセーブ信号が送出される。スレー
ブプロセッサは、３番と７番でアクセス命令があり、マ
スクプロセッサのアクセスするページとは異なる。よっ
て、ページセーブ信号を受信している７番では、自らの
アクセスが終了した後ページＰをロードする。そうする
ことにより、マスタプロセッサは１０番のアクセスをシ
ョートアクセスで行なえる。
令があり、同ページＰをアクセスする。従って、６番の
アクセス後は、ページセーブ信号が送出される。スレー
ブプロセッサは、３番と７番でアクセス命令があり、マ
スクプロセッサのアクセスするページとは異なる。よっ
て、ページセーブ信号を受信している７番では、自らの
アクセスが終了した後ページＰをロードする。そうする
ことにより、マスタプロセッサは１０番のアクセスをシ
ョートアクセスで行なえる。
第５図に示すように、本マルチプロセッサシステムは、
共有メモリとしてページモードのメモリを用いている。
共有メモリとしてページモードのメモリを用いている。
このページモードとは、ＤＲＡＭのアクセスモードの１
つで、アクセスするアドレスをページアドレスとページ
内アドレスに分け。
つで、アクセスするアドレスをページアドレスとページ
内アドレスに分け。
同ページにアクセスする場合には、ページ内アドレスだ
けでアクセスするものである。全プロセッサは、他もし
くは自らがメモリのページを書き換えたとき、現在のメ
モリのページを記憶するページ記憶部をもっている。
けでアクセスするものである。全プロセッサは、他もし
くは自らがメモリのページを書き換えたとき、現在のメ
モリのページを記憶するページ記憶部をもっている。
まず簡単なマルチプロセッサシステムを構成する場合、
スレーブプロセッサとして第１図のプロセッサを用いる
。これは、マスクプロセッサが共有するメモリにアクセ
スした履歴を常に保証してやるもので、スレーブプロセ
ッサは自らがアクセスする場合に現在のメモリのページ
とアクセスするページとをページ比較部で比較し、異な
っていれば、それをインタフェース部に伝え、インタフ
ェース部は自らのアクセス終了後、以前のページをメモ
リに再ロードする。
スレーブプロセッサとして第１図のプロセッサを用いる
。これは、マスクプロセッサが共有するメモリにアクセ
スした履歴を常に保証してやるもので、スレーブプロセ
ッサは自らがアクセスする場合に現在のメモリのページ
とアクセスするページとをページ比較部で比較し、異な
っていれば、それをインタフェース部に伝え、インタフ
ェース部は自らのアクセス終了後、以前のページをメモ
リに再ロードする。
次に、常に再ロードすると、効率の悪い場合を考える。
この場合のマルチプロセッサシステムは、マスタプロセ
ッサとスレーブプロセッサは信号線で結合されている。
ッサとスレーブプロセッサは信号線で結合されている。
ここで、マスクプロセッサからスレーブプロセッサへ送
られる信号のことを、ページセーブ信号と呼ぶ。
られる信号のことを、ページセーブ信号と呼ぶ。
（発明の効果）
本発明によれば、マスクプロセッサのメモリアクセスの
ロングアクセスを減らし、かつ、ハードウェアで自動的
にその制御を行うことができ、その実用上の効果は大で
ある。
ロングアクセスを減らし、かつ、ハードウェアで自動的
にその制御を行うことができ、その実用上の効果は大で
ある。
第１図は本発明の一実施例における請求項（１）記載の
処理装置の構成図、第２図は同請求項（２）記載の処理
装置の構成図、第３図は同請求項（４）記載のマスクプ
ロセッサの構成図、第４図は同請求項（３）記載の処理
装置の構成図、第５図は同請求項（４）および（５）記
載のマルチプロセッサシステムの全体構成図、第６図お
よび第７図は同請求項（４）記載のマルチプロセッサに
おける実施例のアクセスフロー図、第８図は同請求項（
５）記載のマルチプロセッサにおける実施例のアクセス
フロー図、第９図は従来例のアクセスフロー図である。
処理装置の構成図、第２図は同請求項（２）記載の処理
装置の構成図、第３図は同請求項（４）記載のマスクプ
ロセッサの構成図、第４図は同請求項（３）記載の処理
装置の構成図、第５図は同請求項（４）および（５）記
載のマルチプロセッサシステムの全体構成図、第６図お
よび第７図は同請求項（４）記載のマルチプロセッサに
おける実施例のアクセスフロー図、第８図は同請求項（
５）記載のマルチプロセッサにおける実施例のアクセス
フロー図、第９図は従来例のアクセスフロー図である。
Claims (5)
- （１）アドレスの一部をページと呼ぶとき、現在のメモ
リのページを記憶するページ記憶部と、次にアクセスす
るページと、前記ページ記憶部とを比較するページ比較
部と、ページモードメモリとのインタフェース部を備え
、前記ページ記憶部に記憶されているページ（Ｐ）と次
にアクセスするページ（Ｑ）を、前記ページ比較部で比
較し、それらが異なる場合、前記インタフェース部が、
前記ページＱにアクセスしたのち、前記ページＰを再ロ
ードすることを特徴とする処理装置。 - （２）信号受信部を備え、前記信号受信部から信号を受
信しているときだけページの再ロードを行う請求項（１
）記載の処理装置。 - （３）信号を送信する信号送信部をもち、メモリへアク
セスする毎にアドレスのページを格納する先入れ先出し
記憶装置と、前記先入れ先出し記憶装置の内容を比較す
る比較部とを備え、前記先入れ先出し記憶装置の内容を
、前記比較部で比較し、その値が全部一致するときに、
前記信号送信部から信号を送信する請求項（１）記載の
処理装置。 - （４）少なくとも１つ以上の請求項（２）記載の処理装
置（スレーブプロセッサ）と信号送信部をもち、前記信
号送信部から信号を送信する命令をもつ処理装置（マス
タプロセッサ）とページモードをもったメモリと、前記
スレーブプロセッサと、前記マスタプロセッサが共有バ
スで、前記メモリに結合され、前記マスタプロセッサの
信号送信部と、前記スレーブプロセッサの信号受信部と
の間に信号線を備えたことを特徴とするマルチプロセッ
サシステム。 - （５）少なくとも１つ以上の請求項（２）記載の処理装
置（スレーブプロセッサ）と請求項（３）記載の処理装
置（マスタプロセッサ）とページモードをもったメモリ
と、前記スレーブプロセッサと、前記マスタプロセッサ
が共有バスで、前記メモリに結合され、前記マスタプロ
セッサの信号送信部と、前記スレーブプロセッサの信号
受信部との間に信号線を備えた請求項（４）記載のマル
チプロセッサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207835A JP2789479B2 (ja) | 1989-08-14 | 1989-08-14 | 処理装置およびマルチプロセッサシステム |
| US07/566,722 US5887188A (en) | 1989-08-14 | 1990-08-13 | Multiprocessor system providing enhanced efficiency of accessing page mode memory by master processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207835A JP2789479B2 (ja) | 1989-08-14 | 1989-08-14 | 処理装置およびマルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0373039A true JPH0373039A (ja) | 1991-03-28 |
| JP2789479B2 JP2789479B2 (ja) | 1998-08-20 |
Family
ID=16546310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207835A Expired - Fee Related JP2789479B2 (ja) | 1989-08-14 | 1989-08-14 | 処理装置およびマルチプロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5887188A (ja) |
| JP (1) | JP2789479B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2268817B (en) * | 1992-07-17 | 1996-05-01 | Integrated Micro Products Ltd | A fault-tolerant computer system |
| DE10112541A1 (de) * | 2001-03-15 | 2002-09-26 | Infineon Technologies Ag | Datenbusanordnung mit einem im Multiplexbetrieb betreibbaren Datenbus und Verfahren zum Betreiben dieser Anordnung |
| KR100529329B1 (ko) * | 2003-06-30 | 2005-11-17 | 삼성전자주식회사 | 다기능 수행 장치의 인쇄 방법 및 장치와 그 수행 장치를제어하는 컴퓨터 프로그램을 저장하는 컴퓨터로 읽을 수있는 기록 매체 |
| EP2731298A1 (de) * | 2012-11-07 | 2014-05-14 | Siemens Aktiengesellschaft | Kommunikationssystem |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1184015B (it) * | 1985-12-13 | 1987-10-22 | Elsag | Sistema multiprocessore a piu livelli gerarchici |
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-
1990
- 1990-08-13 US US07/566,722 patent/US5887188A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2789479B2 (ja) | 1998-08-20 |
| US5887188A (en) | 1999-03-23 |
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