JP2789479B2 - 処理装置およびマルチプロセッサシステム - Google Patents
処理装置およびマルチプロセッサシステムInfo
- Publication number
- JP2789479B2 JP2789479B2 JP1207835A JP20783589A JP2789479B2 JP 2789479 B2 JP2789479 B2 JP 2789479B2 JP 1207835 A JP1207835 A JP 1207835A JP 20783589 A JP20783589 A JP 20783589A JP 2789479 B2 JP2789479 B2 JP 2789479B2
- Authority
- JP
- Japan
- Prior art keywords
- page
- signal
- unit
- access
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、プロセッサおよび共有メモリがページモー
ドのマルチプロセッサシステムに関するものである。
ドのマルチプロセッサシステムに関するものである。
（従来の技術） ページモードのメモリは、連続したアクセスのアドレ
スが同一ページであれば高速にアクセス（ショートアク
セス）ができるが、そうでなければページのロードを伴
うのでショートアクセスの２倍（ロングアクセス）かか
る。
スが同一ページであれば高速にアクセス（ショートアク
セス）ができるが、そうでなければページのロードを伴
うのでショートアクセスの２倍（ロングアクセス）かか
る。
従来、マルチプロセッサシステムなどにおいては、ク
リティカルレジョンを少なくするため異なったプロセッ
サのアクセスする領域は離れた領域になっているが、同
じメモリにアクセスするのでページの切り替わる可能性
は高くなっている。第10図に示すように、マスタプロセ
ッサの２回目のアクセスは、本来ショートアクセスで行
えるが、間にスレーブプロセッサがアクセスするとロン
グアクセスになることがある。
リティカルレジョンを少なくするため異なったプロセッ
サのアクセスする領域は離れた領域になっているが、同
じメモリにアクセスするのでページの切り替わる可能性
は高くなっている。第10図に示すように、マスタプロセ
ッサの２回目のアクセスは、本来ショートアクセスで行
えるが、間にスレーブプロセッサがアクセスするとロン
グアクセスになることがある。
（発明が解決しようとする課題） 上記、従来のマルチプロセッサでは、マスタプロセッ
サにおいて、ロングアクセスが多く発生することによ
り、全体の性能が低くなる欠点があった。
サにおいて、ロングアクセスが多く発生することによ
り、全体の性能が低くなる欠点があった。
本発明の目的は、従来の欠点を解消し、信号線をプロ
セッサ間に設け、スレーブプロセッサに効果的なページ
再ロードをさせる処理装置およびマルチプロセッサシス
テムを供給することである。
セッサ間に設け、スレーブプロセッサに効果的なページ
再ロードをさせる処理装置およびマルチプロセッサシス
テムを供給することである。
（課題を解決するための手段） 本発明の処理装置は、アドレスの一部をページと呼ぶ
とき現在のメモリのページを記憶するページ記憶部と、
次にアクセスするページと前記ページ記憶部とを比較す
るページ比較部と、ページモードメモリとのインタフェ
ース部とを備え、ページ記憶部に記憶されているページ
（Ｐ）と次にアクセスするページ（Ｑ）をページ比較部
で比較し、それらが異なる場合、インタフェース部がペ
ージＱにアクセスしたのち、ページＰを再ロードするも
のであり、また信号受信部を備え、信号受信部から信号
を受信しているときだけページの再ロードを行うもので
ある。さらに本発明の処理装置は信号を送信する信号送
信部と、メモリへアクセスする毎にアドレスのページを
格納する先入れ先出し記憶装置と、先入れ先出し記憶装
置の内容を比較する比較部とを備え、先入れ先出し記憶
装置の内容を比較部で比較し、その値が全部一致すると
きに、信号送信部から信号を送信するものである。
とき現在のメモリのページを記憶するページ記憶部と、
次にアクセスするページと前記ページ記憶部とを比較す
るページ比較部と、ページモードメモリとのインタフェ
ース部とを備え、ページ記憶部に記憶されているページ
（Ｐ）と次にアクセスするページ（Ｑ）をページ比較部
で比較し、それらが異なる場合、インタフェース部がペ
ージＱにアクセスしたのち、ページＰを再ロードするも
のであり、また信号受信部を備え、信号受信部から信号
を受信しているときだけページの再ロードを行うもので
ある。さらに本発明の処理装置は信号を送信する信号送
信部と、メモリへアクセスする毎にアドレスのページを
格納する先入れ先出し記憶装置と、先入れ先出し記憶装
置の内容を比較する比較部とを備え、先入れ先出し記憶
装置の内容を比較部で比較し、その値が全部一致すると
きに、信号送信部から信号を送信するものである。
本発明のマルチプロセッサシステムは少なくとも１つ
以上の本発明の処理装置（スレーブプロセッサ）と、信
号送信部をもちこの信号送信部から信号を送信する命令
をもつ処理装置（マスタプロセッサ）と、ページモード
を持ったメモリと有し、スレーブプロセッサとマスタプ
ロセッサが共有するバスでメモリに結合され、マスタプ
ロセッサの信号送信部とスレーブプロセッサの信号受信
部との間に信号線を備えたものである。また少なくとも
１つ以上の本発明の処理装置（スレーブプロセッサ）
と、信号を送信する信号送信部と、メモリへアクセスす
る毎にアドレスのページを格納する先入れ先出し記録装
置と、先入れ先出し記憶装置の内容を比較する比較部と
を備えた処理装置（マスタプロセッサ）と、ページモー
ドをもったメモリとを有し、スレーブプロセッサとマス
タプロセッサが共有バスでメモリに結合され、マスタプ
ロセッサの信号送信部とスレーブプロセッサの信号受信
部との間に信号線を備えたものである。
以上の本発明の処理装置（スレーブプロセッサ）と、信
号送信部をもちこの信号送信部から信号を送信する命令
をもつ処理装置（マスタプロセッサ）と、ページモード
を持ったメモリと有し、スレーブプロセッサとマスタプ
ロセッサが共有するバスでメモリに結合され、マスタプ
ロセッサの信号送信部とスレーブプロセッサの信号受信
部との間に信号線を備えたものである。また少なくとも
１つ以上の本発明の処理装置（スレーブプロセッサ）
と、信号を送信する信号送信部と、メモリへアクセスす
る毎にアドレスのページを格納する先入れ先出し記録装
置と、先入れ先出し記憶装置の内容を比較する比較部と
を備えた処理装置（マスタプロセッサ）と、ページモー
ドをもったメモリとを有し、スレーブプロセッサとマス
タプロセッサが共有バスでメモリに結合され、マスタプ
ロセッサの信号送信部とスレーブプロセッサの信号受信
部との間に信号線を備えたものである。
（作 用） 本発明のマスタプロセッサにとっては、コード上での
ロングアクセスとショートアクセスがそのまま実行され
るので、実行の高速性と優位性が保たれ、また、マスタ
プロセッサのコード上に陽に信号送出の有無を記述する
ことなくページの再ロードの制御ができる。
ロングアクセスとショートアクセスがそのまま実行され
るので、実行の高速性と優位性が保たれ、また、マスタ
プロセッサのコード上に陽に信号送出の有無を記述する
ことなくページの再ロードの制御ができる。
（実施例） 本発明の実施例を第１図ないし第９図に基づいて説明
する。
する。
第１図は本発明の請求項（１）記載の処理装置の構成
図、第２図は第１図に示す処理装置をスレーブプロセッ
サとするマルチプロセッサシステムの全体構成図、第３
図は同請求項（２）記載の処理装置の構成図、第４図は
同請求項（４）記載のマスタプロセッサの構成図、第５
図は同請求項（４）および（５）記載のマルチプロセッ
サシステムの全体構成図、第６図は同請求項（３）記載
の処理装置の構成図、第７図および第８図は同請求項
（４）記載のマルチプロセッサにおける実施例のアクセ
スフロー図であり、第９図は同請求項（５）記載のマル
チプロセッサにおける実施例のアクセスフロー図であ
る。
図、第２図は第１図に示す処理装置をスレーブプロセッ
サとするマルチプロセッサシステムの全体構成図、第３
図は同請求項（２）記載の処理装置の構成図、第４図は
同請求項（４）記載のマスタプロセッサの構成図、第５
図は同請求項（４）および（５）記載のマルチプロセッ
サシステムの全体構成図、第６図は同請求項（３）記載
の処理装置の構成図、第７図および第８図は同請求項
（４）記載のマルチプロセッサにおける実施例のアクセ
スフロー図であり、第９図は同請求項（５）記載のマル
チプロセッサにおける実施例のアクセスフロー図であ
る。
第１図の処理装置について説明する。２はスレーブプ
ロセッサとなる処理装置である。ページ記憶部７は、共
有バス１から取り込まれる前のバスアクセス（他の処理
装置のアクセスを含む）のアドレスのページを記憶して
ある。インタフェース部５は、演算処理部３からのアク
セス命令の処理や、バスアクセスのアドレスをモニタ
し、そのページをページ記憶部７に渡す。
ロセッサとなる処理装置である。ページ記憶部７は、共
有バス１から取り込まれる前のバスアクセス（他の処理
装置のアクセスを含む）のアドレスのページを記憶して
ある。インタフェース部５は、演算処理部３からのアク
セス命令の処理や、バスアクセスのアドレスをモニタ
し、そのページをページ記憶部７に渡す。
演算処理部３からメモリへのアクセス命令（ロード／
ストア命令など）が発生した際に、アドレス生成部４に
おいてアドレスが生成され、そのアドレスのページとペ
ージ記憶部７の内容がページ比較部６で比較される。そ
して、一致していればショートアクセスをする。また、
それが一致しない場合、ロングアクセスとなる自らのア
クセスが終了した後にページ記憶部７の内容のページを
再ロードする。
ストア命令など）が発生した際に、アドレス生成部４に
おいてアドレスが生成され、そのアドレスのページとペ
ージ記憶部７の内容がページ比較部６で比較される。そ
して、一致していればショートアクセスをする。また、
それが一致しない場合、ロングアクセスとなる自らのア
クセスが終了した後にページ記憶部７の内容のページを
再ロードする。
第２図はマスタプロセッサ30と第１図に示す処理装置
からなる複数のスレーブプロセッサ32a〜32nとが共有バ
ス１で共有メモリとなるページモードメモリ31に結合さ
れたマルチプロセッサシステムである。このページモー
ドとは、DRAMのアクセスモードの１つで、アクセスする
アドレスをページアドレスとページ内アドレスに分け、
同一ページにアクセスする場合には、ページ内アドレス
だけでアクセスするものである。全プロセッサは、他も
しくは自らがメモリのページを書き換えたとき、現在の
メモリのページを記憶するページ記憶部をもっている。
スレーブプロセッサ32a〜32nはマスタプロセッサ30が共
有メモリ31にアクセスした履歴を常に保証するもので、
スレーブプロセッサ32a〜32nは自らがアクセスする場合
に現在のメモリのページとアクセスするページとをペー
ジ比較部６で比較し、異なっていれば、それをインタフ
ェース部５に伝え、インタフェース部５は自らのアクセ
ス終了後、以前のページをメモリに再ロードする。
からなる複数のスレーブプロセッサ32a〜32nとが共有バ
ス１で共有メモリとなるページモードメモリ31に結合さ
れたマルチプロセッサシステムである。このページモー
ドとは、DRAMのアクセスモードの１つで、アクセスする
アドレスをページアドレスとページ内アドレスに分け、
同一ページにアクセスする場合には、ページ内アドレス
だけでアクセスするものである。全プロセッサは、他も
しくは自らがメモリのページを書き換えたとき、現在の
メモリのページを記憶するページ記憶部をもっている。
スレーブプロセッサ32a〜32nはマスタプロセッサ30が共
有メモリ31にアクセスした履歴を常に保証するもので、
スレーブプロセッサ32a〜32nは自らがアクセスする場合
に現在のメモリのページとアクセスするページとをペー
ジ比較部６で比較し、異なっていれば、それをインタフ
ェース部５に伝え、インタフェース部５は自らのアクセ
ス終了後、以前のページをメモリに再ロードする。
これにより、マスタプロセッサ30の共有メモリ31の比
較的近接したアドレスのアクセスをショートアクセスに
行うことができる。
較的近接したアドレスのアクセスをショートアクセスに
行うことができる。
第３図の処理装置60は、第１図の処理装置の処理にお
いて、信号受信部14から信号を受信しているときのみ再
ロードを行うものである。すなわち、スレーブプロセッ
サの信号受信部14は、信号線８から信号を検出する。ス
レーブプロセッサがメモリへロングアクセスする場合で
信号が検出されたときは、そのときのページ記憶部13の
内容を固定し、ロングアクセスののちページ記憶部13の
内容のページだけをロードする。
いて、信号受信部14から信号を受信しているときのみ再
ロードを行うものである。すなわち、スレーブプロセッ
サの信号受信部14は、信号線８から信号を検出する。ス
レーブプロセッサがメモリへロングアクセスする場合で
信号が検出されたときは、そのときのページ記憶部13の
内容を固定し、ロングアクセスののちページ記憶部13の
内容のページだけをロードする。
第４図の処理装置70は、第３図の処理装置の信号受信
部14へ信号を送信するための信号送信部18を持った処理
装置である。すなわち、マスタプロセッサの信号送信部
18は、演算処理部15からの指示により信号線８へ信号を
送出する。たとえば、マスタプロセッサが、メモリの同
一ページへ連続してアクセスすることが確実な部分で
は、この信号を送出する。
部14へ信号を送信するための信号送信部18を持った処理
装置である。すなわち、マスタプロセッサの信号送信部
18は、演算処理部15からの指示により信号線８へ信号を
送出する。たとえば、マスタプロセッサが、メモリの同
一ページへ連続してアクセスすることが確実な部分で
は、この信号を送出する。
第５図はマスタプロセッサ33と複数のスレーブプロセ
ッサ34a〜34nとが共有バス１で共有メモリ31に結合さ
れ、マスタプロセッサ33の信号送信部とスレーブプロセ
ッサ34a〜34nの信号受信部とが信号線８に結合されたマ
ルチプロセッサシステムである。またマスタプロセッサ
33からスレーブプロセッサ34a〜34nへこの信号線８を介
してページセーブ信号が送られる。ここでは、マスタプ
ロセッサ33として第４図の処理装置70を用い、スレーブ
プロセッサ34a〜34nとして第３図の処理装置60を用い
る。
ッサ34a〜34nとが共有バス１で共有メモリ31に結合さ
れ、マスタプロセッサ33の信号送信部とスレーブプロセ
ッサ34a〜34nの信号受信部とが信号線８に結合されたマ
ルチプロセッサシステムである。またマスタプロセッサ
33からスレーブプロセッサ34a〜34nへこの信号線８を介
してページセーブ信号が送られる。ここでは、マスタプ
ロセッサ33として第４図の処理装置70を用い、スレーブ
プロセッサ34a〜34nとして第３図の処理装置60を用い
る。
以下、第７図，第８図を用いて第５図のマルチプロセ
ッサの動作を説明する。
ッサの動作を説明する。
まず、マスタプロセッサの命令列にアクセス命令が２
つあり、それらが同一ページであるとき、本来は２回目
のアクセスはショートでアクセスできる。しかし、スレ
ーブプロセッサの異なったページへのアクセスがその間
に挟まると、マスタプロセッサのアクセスはどちらもロ
ングとなる。よって第７図に示すようにページセーブ信
号をマスタプロセッサ70の１回目のアクセスと同時に送
出しておき、スレーブプロセッサ60にページの再ロード
をさせるとマスタプロセッサ70の２回目のアクセスはシ
ョートアクセスにできる。
つあり、それらが同一ページであるとき、本来は２回目
のアクセスはショートでアクセスできる。しかし、スレ
ーブプロセッサの異なったページへのアクセスがその間
に挟まると、マスタプロセッサのアクセスはどちらもロ
ングとなる。よって第７図に示すようにページセーブ信
号をマスタプロセッサ70の１回目のアクセスと同時に送
出しておき、スレーブプロセッサ60にページの再ロード
をさせるとマスタプロセッサ70の２回目のアクセスはシ
ョートアクセスにできる。
次に、マスタプロセッサ70の命令列にアクセス命令が
２つあって、それらが異なったページであり、スレーブ
プロセッサ60の異なったページへのアクセスがその間に
挟まるときに、第７図と同様にページセーブ信号を１回
目のアクセスののち送出してあると、スレーブプロセッ
サ60がページの再ロードをする。よって、無駄な再ロー
ドをしてしまうので、第８図のようにページセーブ信号
を出さない。
２つあって、それらが異なったページであり、スレーブ
プロセッサ60の異なったページへのアクセスがその間に
挟まるときに、第７図と同様にページセーブ信号を１回
目のアクセスののち送出してあると、スレーブプロセッ
サ60がページの再ロードをする。よって、無駄な再ロー
ドをしてしまうので、第８図のようにページセーブ信号
を出さない。
ここで、第７図及び第８図の具体的動作説明を行な
う。
う。
まず、第７図において、マスタプロセッサ70は、２番
と６番でアクセス命令があり、同一ページＰをアクセス
する。従って、この間は、信号送信部18からページセー
ブ信号を送出しておく。スレーブプロセッサ60は、３番
でアクセス命令があり、マスタプロセッサ70のアクセス
するページとは異なる。さらに、ページセーブ信号を受
信しているので自らのアクセスが終了した後ページＰを
ロードする。そうすることにより、マスタプロセッサは
６番のアクセスをショートアクセスで行える。
と６番でアクセス命令があり、同一ページＰをアクセス
する。従って、この間は、信号送信部18からページセー
ブ信号を送出しておく。スレーブプロセッサ60は、３番
でアクセス命令があり、マスタプロセッサ70のアクセス
するページとは異なる。さらに、ページセーブ信号を受
信しているので自らのアクセスが終了した後ページＰを
ロードする。そうすることにより、マスタプロセッサは
６番のアクセスをショートアクセスで行える。
次に第８図において、マスタプロセッサ70は、２番と
６番でアクセス命令があるが、異なるページＰとＲへの
アクセスである。従って、この間は、信号送信部18から
ページセーブ信号を送出しない。スレーブプロセッサ60
は、３番でアクセス命令があり、マスタプロセッサ70の
アクセスするページとは異なるが、ページセーブ信号を
受信していないので自らのアクセスが終了した後に、再
ロードすることはない。よって、無駄な再ロードはな
い。
６番でアクセス命令があるが、異なるページＰとＲへの
アクセスである。従って、この間は、信号送信部18から
ページセーブ信号を送出しない。スレーブプロセッサ60
は、３番でアクセス命令があり、マスタプロセッサ70の
アクセスするページとは異なるが、ページセーブ信号を
受信していないので自らのアクセスが終了した後に、再
ロードすることはない。よって、無駄な再ロードはな
い。
第６図の処理装置80は請求項（３）記載のマスタプロ
セッサである。アクセス時のページアドレスを先入れ先
出し記憶部90に順次記憶し、その値がすべて一致した場
合にページセーブ信号を送出する。よって、先入れ先出
し記憶部90の容量が２個の場合は、第９図に示すよう
に、マスタプロセッサ80が同一ページへ３つ以上連続し
てアクセスする場合、３つ目以降のアクセスはショート
で行え、かつ、そのためのページセーブ信号の制御はハ
ードウエアで自動的に行える。
セッサである。アクセス時のページアドレスを先入れ先
出し記憶部90に順次記憶し、その値がすべて一致した場
合にページセーブ信号を送出する。よって、先入れ先出
し記憶部90の容量が２個の場合は、第９図に示すよう
に、マスタプロセッサ80が同一ページへ３つ以上連続し
てアクセスする場合、３つ目以降のアクセスはショート
で行え、かつ、そのためのページセーブ信号の制御はハ
ードウエアで自動的に行える。
次に、第６図の処理装置について具体的に説明する。
第４図の処理装置と同様に、インタフェース部22は、バ
スアクセスをモニタし、共有バス１から取り込まれるア
ドレスのページをページ記憶部24aに渡すが、ページ記
憶部24a〜24nが先入れ先出し記憶部90の構成要素になっ
ており、複数のページを記憶してある。さらに、それら
の内容を比較部27で比較し、すべてが一致した場合に、
信号送信部23からページセーブ信号を送出する。
第４図の処理装置と同様に、インタフェース部22は、バ
スアクセスをモニタし、共有バス１から取り込まれるア
ドレスのページをページ記憶部24aに渡すが、ページ記
憶部24a〜24nが先入れ先出し記憶部90の構成要素になっ
ており、複数のページを記憶してある。さらに、それら
の内容を比較部27で比較し、すべてが一致した場合に、
信号送信部23からページセーブ信号を送出する。
従って、前と同様に、第３図の処理装置60をスレーブ
プロセッサ34a〜34nとし、先入れ先出し記憶部の深さを
２とする第６図の処理装置80をマスタプロセッサ33とし
て、第５図に示すマルチプロセッサを構成すると、第９
図の動作をする。
プロセッサ34a〜34nとし、先入れ先出し記憶部の深さを
２とする第６図の処理装置80をマスタプロセッサ33とし
て、第５図に示すマルチプロセッサを構成すると、第９
図の動作をする。
マスタプロセッサ80は、２番と６番と10番でアクセス
命令があり、同一ページＰをアクセスする。従って、６
番のアクセス後は、ページセーブ信号が送出される。ス
レーブプロセッサ60は、３番と７番でアクセス命令があ
り、マスタプロセッサ80のアクセスするページとは異な
る。よって、ページセーブ信号を受信している７番で
は、自らのアクセスが終了した後ページＰをロードす
る。そうすることにより、マスタプロセッサは10番のア
クセスをショートアクセスで行える。
命令があり、同一ページＰをアクセスする。従って、６
番のアクセス後は、ページセーブ信号が送出される。ス
レーブプロセッサ60は、３番と７番でアクセス命令があ
り、マスタプロセッサ80のアクセスするページとは異な
る。よって、ページセーブ信号を受信している７番で
は、自らのアクセスが終了した後ページＰをロードす
る。そうすることにより、マスタプロセッサは10番のア
クセスをショートアクセスで行える。
（発明の効果） 本発明によれば、マスタプロセッサのメモリアクセス
のロングアクセスを減らし、かつ、ハードウエアで自動
的にその制御を行うことができ、その実用上の効果は大
である。
のロングアクセスを減らし、かつ、ハードウエアで自動
的にその制御を行うことができ、その実用上の効果は大
である。
第１図は本発明の一実施例における請求項（１）記載の
処理装置の構成図、第２図は第１図の処理装置をスレー
ブプロセッサとするマルチプロセッサシステムの全体構
成図、第３図は同請求項（２）記載の処理装置の構成
図、第４図は同請求項（４）記載のマスタプロセッサの
構成図、第５図は同請求項（４）および（５）記載のマ
ルチプロセッサシステムの全体構成図、第６図は同請求
項（３）記載の処理装置の構成図、第７図および第８図
は同請求項（４）記載のマルチプロセッサにおける実施
例のアクセスフロー図、第９図は同請求項（５）記載の
マルチプロセッサにおける実施例のアクセスフロー図、
第10図は従来例のアクセスフロー図である。 １……共有バス、2,60,70,80……処理装置、30,33……
マスタプロセッサ、31……共有メモリ、32,34……スレ
ーブプロセッサ。
処理装置の構成図、第２図は第１図の処理装置をスレー
ブプロセッサとするマルチプロセッサシステムの全体構
成図、第３図は同請求項（２）記載の処理装置の構成
図、第４図は同請求項（４）記載のマスタプロセッサの
構成図、第５図は同請求項（４）および（５）記載のマ
ルチプロセッサシステムの全体構成図、第６図は同請求
項（３）記載の処理装置の構成図、第７図および第８図
は同請求項（４）記載のマルチプロセッサにおける実施
例のアクセスフロー図、第９図は同請求項（５）記載の
マルチプロセッサにおける実施例のアクセスフロー図、
第10図は従来例のアクセスフロー図である。 １……共有バス、2,60,70,80……処理装置、30,33……
マスタプロセッサ、31……共有メモリ、32,34……スレ
ーブプロセッサ。
Claims (5)
- 【請求項１】アドレスの一部をページと呼ぶとき、現在
のメモリのページを記憶するページ記憶部と、次にアク
セスするページと前記ページ記憶部とを比較するページ
比較部と、ページモードメモリとのインタフェース部と
を備え、前記ページ記憶部に記憶されているページ
（Ｐ）と次にアクセスするページ（Ｑ）を前記ページ比
較部で比較し、それらが異なる場合、前記インタフェー
ス部が、前記ページＱにアクセスしたのち、前記ページ
Ｐを再ロードすることを特徴とする処理装置。 - 【請求項２】信号受信部を備え、前記信号受信部から信
号を受信しているときだけページの再ロードを行う請求
項（１）記載の処理装置。 - 【請求項３】信号を送信する信号送信部と、メモリへア
クセスする毎にアドレスのページを格納する先入れ先出
し記憶装置と、前記先入れ先出し記憶装置の内容を比較
する比較部とを備え、前記先入れ先出し記憶装置の内容
を、前記比較部で比較し、その値が全部一致するとき
に、前記信号送信部から信号を送信することを特徴とす
る処理装置。 - 【請求項４】少なくとも１つ以上の請求項（２）記載の
処理装置（スレーブプロセッサ）と、信号送信部をもち
前記信号送信部から信号を送信する命令をもつ処理装置
（マスタプロセッサ）と、ページモードをもったメモリ
とを有し、前記スレーブプロセッサと前記マスタプロセ
ッサが共有バスで前記メモリに結合され、前記マスタプ
ロセッサの信号受信部と前記スレーブプロセッサの信号
受信部との間に信号線を備えたことを特徴とするマルチ
プロセッサシステム。 - 【請求項５】少なくとも１つ以上の請求項（２）記載の
処理装置（スレーブプロセッサ）と、請求項（３）記載
の処理装置（マスタプロセッサ）と、ページモードをも
ったメモリとを有し、前記スレーブプロセッサと前記マ
スタプロセッサが共有バスで、前記メモリに結合され、
前記マスタプロセッサの信号送信部と前記スレーブプロ
セッサの信号受信部との間に信号線を備えた請求項
（４）記載のマルチプロセッサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207835A JP2789479B2 (ja) | 1989-08-14 | 1989-08-14 | 処理装置およびマルチプロセッサシステム |
| US07/566,722 US5887188A (en) | 1989-08-14 | 1990-08-13 | Multiprocessor system providing enhanced efficiency of accessing page mode memory by master processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207835A JP2789479B2 (ja) | 1989-08-14 | 1989-08-14 | 処理装置およびマルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0373039A JPH0373039A (ja) | 1991-03-28 |
| JP2789479B2 true JP2789479B2 (ja) | 1998-08-20 |
Family
ID=16546310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207835A Expired - Fee Related JP2789479B2 (ja) | 1989-08-14 | 1989-08-14 | 処理装置およびマルチプロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5887188A (ja) |
| JP (1) | JP2789479B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2268817B (en) * | 1992-07-17 | 1996-05-01 | Integrated Micro Products Ltd | A fault-tolerant computer system |
| DE10112541A1 (de) * | 2001-03-15 | 2002-09-26 | Infineon Technologies Ag | Datenbusanordnung mit einem im Multiplexbetrieb betreibbaren Datenbus und Verfahren zum Betreiben dieser Anordnung |
| KR100529329B1 (ko) * | 2003-06-30 | 2005-11-17 | 삼성전자주식회사 | 다기능 수행 장치의 인쇄 방법 및 장치와 그 수행 장치를제어하는 컴퓨터 프로그램을 저장하는 컴퓨터로 읽을 수있는 기록 매체 |
| EP2731298A1 (de) * | 2012-11-07 | 2014-05-14 | Siemens Aktiengesellschaft | Kommunikationssystem |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1184015B (it) * | 1985-12-13 | 1987-10-22 | Elsag | Sistema multiprocessore a piu livelli gerarchici |
| US4959777A (en) * | 1987-07-27 | 1990-09-25 | Motorola Computer X | Write-shared cache circuit for multiprocessor system |
| US4984209A (en) * | 1987-10-30 | 1991-01-08 | Zenith Data Systems Corporation | Burst refresh of dynamic random access memory for personal computers |
| US4912630A (en) * | 1988-07-29 | 1990-03-27 | Ncr Corporation | Cache address comparator with sram having burst addressing control |
| US5159676A (en) * | 1988-12-05 | 1992-10-27 | Micron Technology, Inc. | Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws |
| US5155809A (en) * | 1989-05-17 | 1992-10-13 | International Business Machines Corp. | Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware |
-
1989
- 1989-08-14 JP JP1207835A patent/JP2789479B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-13 US US07/566,722 patent/US5887188A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5887188A (en) | 1999-03-23 |
| JPH0373039A (ja) | 1991-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5781741A (en) | Message communications system in a parallel computer | |
| EP0351955A2 (en) | Multiprocessor systems with cross-interrogated store-in-caches | |
| JPH0332094B2 (ja) | ||
| JP2714952B2 (ja) | 計算機システム | |
| JP2789479B2 (ja) | 処理装置およびマルチプロセッサシステム | |
| US5675737A (en) | Message receiving system for use in parallel computer system | |
| JP2936036B2 (ja) | メモリアクセス装置 | |
| JPS61165170A (ja) | バス制御方式 | |
| JPS634219B2 (ja) | ||
| JPS599767A (ja) | マルチプロセツサ装置 | |
| JP3307331B2 (ja) | ネットワークファイルシステムのデータ転送方法 | |
| JP3016788B2 (ja) | 装置間通信・キャッシュ一致処理方式 | |
| JP2723245B2 (ja) | ファクシミリ蓄積交換装置 | |
| KR950008395B1 (ko) | 호스트 컴퓨터에서 mimd프로세서로의 데이타 전송장치 | |
| KR0152398B1 (ko) | 다중 캐시 시스템에서 지연 스누우핑 장치 | |
| JP2971119B2 (ja) | 複数プロセッサシステムにおける高速データ転送方式 | |
| JPH06161891A (ja) | コンピュータシステム及びキャッシュ制御手段におけるキャッシュ制御方法 | |
| JPS601656B2 (ja) | 緩衝記憶回路 | |
| JPS6037933B2 (ja) | 電子計算機のメモリ・アクセス方式 | |
| JPH03252848A (ja) | スプリットバスにおける可変バス幅指定方式及び可変バス幅情報受信方式 | |
| JPH01163861A (ja) | 通信制御装置 | |
| JPH03154948A (ja) | 情報処理装置 | |
| JPS6228866A (ja) | 主記憶アクセス方式 | |
| JPS6240565A (ja) | メモリ制御方式 | |
| JPH0675855A (ja) | キャッシュ制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |