JPH03154948A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03154948A JPH03154948A JP1292409A JP29240989A JPH03154948A JP H03154948 A JPH03154948 A JP H03154948A JP 1292409 A JP1292409 A JP 1292409A JP 29240989 A JP29240989 A JP 29240989A JP H03154948 A JPH03154948 A JP H03154948A
- Authority
- JP
- Japan
- Prior art keywords
- command
- address
- invalidation
- bus
- connection means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は分散化された記憶装置の一貫性を保つ情報処
理装置に関する。
理装置に関する。
(従来の技術)
複数個の演算処理装置を接続手段を用いて接続し、それ
らの演算処理装置に固有の記憶装置を持ち、演算処理装
置間で情報のやりとりをしながら処理するシステムとし
ては、ネットワーク上に接続されたワークステーション
システムや、密結合共有メモリ方式の並列計算機がある
。
らの演算処理装置に固有の記憶装置を持ち、演算処理装
置間で情報のやりとりをしながら処理するシステムとし
ては、ネットワーク上に接続されたワークステーション
システムや、密結合共有メモリ方式の並列計算機がある
。
密結合共有メモリ方式の並列計算機において、プロセッ
サにローカルなキャッシュメモリを用意すると、共有メ
モリに対するプロセッサからの要求が減少し、共有メモ
リの競合が緩和され、性能(1) (2) が向上することが知られている。
サにローカルなキャッシュメモリを用意すると、共有メ
モリに対するプロセッサからの要求が減少し、共有メモ
リの競合が緩和され、性能(1) (2) が向上することが知られている。
一方、プロセッサにローカルなキャッシュメモリを持つ
と、一つの共有メモリ上の番地に対して複数のコピーが
存在するために、キャッシュメモリと共有メモリ間の一
貫性の問題が生じる。この一貫性の問題を解決するため
にスヌーブキャッシュの方法が提案された。
と、一つの共有メモリ上の番地に対して複数のコピーが
存在するために、キャッシュメモリと共有メモリ間の一
貫性の問題が生じる。この一貫性の問題を解決するため
にスヌーブキャッシュの方法が提案された。
スヌープキャッシュの方法には、キャッシュに書き込む
内容を他のキャッシュに放送を通じて書き込む[放送書
き込み型]と、キヤ・ンシュに書きこむ番地を他のキャ
ッシュに放送し、他のキャッシュのコピーを無効化する
【無効化型コの二つの方式が存在する。
内容を他のキャッシュに放送を通じて書き込む[放送書
き込み型]と、キヤ・ンシュに書きこむ番地を他のキャ
ッシュに放送し、他のキャッシュのコピーを無効化する
【無効化型コの二つの方式が存在する。
無効化型の方式を採用する場合には次の例に説明するよ
うな問題が生じる。
うな問題が生じる。
第2図に示すように二つのプロセッサP1とP2の各々
のキャッシュに1000番地のコピーとして3という値
が入っている状態を考える。
のキャッシュに1000番地のコピーとして3という値
が入っている状態を考える。
第3図はPlとP2が同じ番地にPlは5を。
P2は7という値を書こうとしてキャッシュメモリに要
求を出している状態である。このとき、P2の要求が先
に接続手段を獲得した場合はPlの要求が接続手段を獲
得するために待たされている。
求を出している状態である。このとき、P2の要求が先
に接続手段を獲得した場合はPlの要求が接続手段を獲
得するために待たされている。
第4図に示されるようにP2による無効化のコマンドが
Plのキャッシュに行われた後、Plのキャッシュで待
たされていた無効化のコマンドがP2に到着すると第5
図のようにどちらのコピーも無効化されて書き込んだ内
容は失われてしまう。
Plのキャッシュに行われた後、Plのキャッシュで待
たされていた無効化のコマンドがP2に到着すると第5
図のようにどちらのコピーも無効化されて書き込んだ内
容は失われてしまう。
この例では同じ番地に対する書き込みを扱ったが、一般
にキャッシュメモリは複数の番地を1ブロツクとしたブ
ロック単位で管理されるから、違う番地に対する書き込
みで、同一ブロックになる場合には同様の現象が起こり
得る。
にキャッシュメモリは複数の番地を1ブロツクとしたブ
ロック単位で管理されるから、違う番地に対する書き込
みで、同一ブロックになる場合には同様の現象が起こり
得る。
(発明が解決しようとする課題)
上述した様に、複数のプロセッサから他のキャッシュの
コピーを無効化するコマンドが出力された場合、いずれ
のコピーも無効化されてしまうという欠点が有った。
コピーを無効化するコマンドが出力された場合、いずれ
のコピーも無効化されてしまうという欠点が有った。
本発明は上述の欠点を解決するためになされたもので、
複数のプロセッサから他のキャッシュの(3) (4) コピーを無効化するコマンドが出力された場合でも、書
き込んだ内容が無効化されることのない情報処理装置を
提供することを目的とする。
複数のプロセッサから他のキャッシュの(3) (4) コピーを無効化するコマンドが出力された場合でも、書
き込んだ内容が無効化されることのない情報処理装置を
提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
本発明は、複数の演算処理装置と、この演算処理装置に
夫々固有な記憶装置と、これらを接続する接続手段とか
ら構成され、演算処理装置から固有の記憶装置のある番
地に書き込みが起こったときに他の演算処理装置に固有
の記憶装置の当該番地を接続手段を用いて無効化するシ
ステムにおいて、前記当該番地を無効化するコマンドが
接続手段を獲得するために待たされているときに、接続
手段上に当該番地に対する他の演算処理装置からの無効
化コマンドを検出した場合は待たされている無効化コマ
ンドをキャンセルする手段を具備したことを特徴とする
ものである。
夫々固有な記憶装置と、これらを接続する接続手段とか
ら構成され、演算処理装置から固有の記憶装置のある番
地に書き込みが起こったときに他の演算処理装置に固有
の記憶装置の当該番地を接続手段を用いて無効化するシ
ステムにおいて、前記当該番地を無効化するコマンドが
接続手段を獲得するために待たされているときに、接続
手段上に当該番地に対する他の演算処理装置からの無効
化コマンドを検出した場合は待たされている無効化コマ
ンドをキャンセルする手段を具備したことを特徴とする
ものである。
(作用)
本発明は無効化のコマンドが接続手段の獲得を待ってい
る間に、無効化しようとするアドレスと、接続手段から
キャッシュに対して為される無効化のコマンドのアドレ
スを比較し、ブロック単位で一致していたら接続手段の
獲得を待っている無効化コマンドをキャンセルすること
により、先に接続手段を獲得したプロセッサによる書き
込みが失われないようにする。
る間に、無効化しようとするアドレスと、接続手段から
キャッシュに対して為される無効化のコマンドのアドレ
スを比較し、ブロック単位で一致していたら接続手段の
獲得を待っている無効化コマンドをキャンセルすること
により、先に接続手段を獲得したプロセッサによる書き
込みが失われないようにする。
また、コピーバックをしようとして、接続手段の獲得を
待っている間に、コピーパックしようとするアドレスと
、接続手段からキャッシュに対して為される無効化のア
ドレスを比較し、ブロック単位で一致していたら接続手
段の獲得を待っているコピーバックのコマンドをキャン
セルすることにより、不正なコピーパック動作が行われ
ないようにする。
待っている間に、コピーパックしようとするアドレスと
、接続手段からキャッシュに対して為される無効化のア
ドレスを比較し、ブロック単位で一致していたら接続手
段の獲得を待っているコピーバックのコマンドをキャン
セルすることにより、不正なコピーパック動作が行われ
ないようにする。
(実施例)
第1図は本発明によるキャッシュメモリの構成を示した
ものである。接続手段としてはバスを用いる。キャッシ
ュメモリ装置はキャッシュどの番地のコピーを持ってい
るかを管理するキャッシュディレクトリと、データを持
つキャッシュデ(5) (6) 夕とそれらを制御する制御装置、接続手段であるバスと
のインタフェースであるパスインタフェス、プロセッサ
とのインタフェースをとるプロセッサインタフェース、
およびキャッシュからバスへの無効化コマンド、コピー
パックコマンドのブロックのアドレスと、バスからキャ
ッシュメモリへの無効化コマンドを比較するコンパレー
タから構成される。
ものである。接続手段としてはバスを用いる。キャッシ
ュメモリ装置はキャッシュどの番地のコピーを持ってい
るかを管理するキャッシュディレクトリと、データを持
つキャッシュデ(5) (6) 夕とそれらを制御する制御装置、接続手段であるバスと
のインタフェースであるパスインタフェス、プロセッサ
とのインタフェースをとるプロセッサインタフェース、
およびキャッシュからバスへの無効化コマンド、コピー
パックコマンドのブロックのアドレスと、バスからキャ
ッシュメモリへの無効化コマンドを比較するコンパレー
タから構成される。
プロセッサからの書き込みがバスに無効化のコマンドを
出す必要があるときはコンパレータに無効化しようとす
るブロックのアドレスがセットされ、バスに無効化のコ
マンドが出るまで保持される。そしてバスからのコマン
ドが無効化のコマンドの時はコンパレータにセットされ
たブロックのアドレスとバスからの無効化コマンドのブ
ロックのアドレスが比較され、一致した場合は制御装置
に一致したことを知らせる信号を送って無効化のコマン
ドをバスに出さないようにする。
出す必要があるときはコンパレータに無効化しようとす
るブロックのアドレスがセットされ、バスに無効化のコ
マンドが出るまで保持される。そしてバスからのコマン
ドが無効化のコマンドの時はコンパレータにセットされ
たブロックのアドレスとバスからの無効化コマンドのブ
ロックのアドレスが比較され、一致した場合は制御装置
に一致したことを知らせる信号を送って無効化のコマン
ドをバスに出さないようにする。
一方、キャッシュがコピーパックの必要があるときにも
コンパレータにコピーパックするブロックのアドレスが
セットされ、バスにコピーパックが行われるまでこのア
ドレスが保持される。そしてバスからのコマンドが無効
化のコマンドの時はコンパレータにセットされたブロッ
クのアドレスとバスからの無効化コマンドのブロックの
アドレスが比較され、一致した場合は制御装置に一致し
たことを知らせる信号を送ってコピーバック動作をバス
に起こさないようにする。
コンパレータにコピーパックするブロックのアドレスが
セットされ、バスにコピーパックが行われるまでこのア
ドレスが保持される。そしてバスからのコマンドが無効
化のコマンドの時はコンパレータにセットされたブロッ
クのアドレスとバスからの無効化コマンドのブロックの
アドレスが比較され、一致した場合は制御装置に一致し
たことを知らせる信号を送ってコピーバック動作をバス
に起こさないようにする。
本発明によれば不正な無効化のコマンドをバスに送るこ
とを回避し、あわせて不要なコピーパックを行わないよ
うに働く。
とを回避し、あわせて不要なコピーパックを行わないよ
うに働く。
尚、本発明はキャッシュと主記憶からなるシステムにつ
いて適用するように考えられているが、主記憶とプロセ
ッサ間に二階層以上のキャッシュメモリを持ったシステ
ムでも適用可能なことは明らかである。
いて適用するように考えられているが、主記憶とプロセ
ッサ間に二階層以上のキャッシュメモリを持ったシステ
ムでも適用可能なことは明らかである。
[発明の効果]
本発明によれば、複雑のプロセッサから他のキャッシュ
のコピーを無効化するコマンドが出力された場合、先に
接続手段を獲得したプロセッサに(7) (8) よる書き込みが失なわれないため、分散化された記憶内
容の保持効率が極めて向」ニする。
のコピーを無効化するコマンドが出力された場合、先に
接続手段を獲得したプロセッサに(7) (8) よる書き込みが失なわれないため、分散化された記憶内
容の保持効率が極めて向」ニする。
第1図は本発明によるキャッシュメモリの構成図、第2
図、第3図、第4図、第5図は従来の無効化型の方式を
説明するための図である。
図、第3図、第4図、第5図は従来の無効化型の方式を
説明するための図である。
Claims (2)
- (1)複数の演算処理装置と、この演算処理装置に夫々
固有な記憶装置と、これらを接続する接続手段とから構
成され、演算処理装置から固有の記憶装置のある番地に
書き込みが起こったときに他の演算処理装置に固有の記
憶装置の当該番地を接続手段を用いて無効化するシステ
ムにおいて、前記当該番地を無効化するコマンドが接続
手段を獲得するために待たされているときに、接続手段
上に当該番地に対する他の演算処理装置からの無効化コ
マンドを検出した場合は待たされている無効化コマンド
をキャンセルする手段を具備したことを特徴とする情報
処理装置。 - (2)キャンセルする手段は、固有の記憶装置から他の
記憶装置に対して記憶内容を転送する必要があり接続手
段を獲得するために待たされている場合に、転送する番
地に対する無効化コマンドが検出されたときは待たされ
ている転送動作をキャンセルするものである請求項1記
載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1292409A JPH03154948A (ja) | 1989-11-13 | 1989-11-13 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1292409A JPH03154948A (ja) | 1989-11-13 | 1989-11-13 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03154948A true JPH03154948A (ja) | 1991-07-02 |
Family
ID=17781413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1292409A Pending JPH03154948A (ja) | 1989-11-13 | 1989-11-13 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03154948A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002093385A3 (en) * | 2001-05-16 | 2003-10-09 | Advanced Micro Devices Inc | Method and system for speculatively invalidating lines in a cache |
-
1989
- 1989-11-13 JP JP1292409A patent/JPH03154948A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002093385A3 (en) * | 2001-05-16 | 2003-10-09 | Advanced Micro Devices Inc | Method and system for speculatively invalidating lines in a cache |
KR100885277B1 (ko) * | 2001-05-16 | 2009-02-23 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 캐시에서의 라인들을 추론적으로 무효화하는 방법 및 시스템 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5276836A (en) | Data processing device with common memory connecting mechanism | |
US5193163A (en) | Two-level protocol for multi-component bus ownership, and implementation in a multi-processor cache write back protocol | |
CA1324221C (en) | Method and apparatus for filtering invalidate requests | |
US6529968B1 (en) | DMA controller and coherency-tracking unit for efficient data transfers between coherent and non-coherent memory spaces | |
US6088769A (en) | Multiprocessor cache coherence directed by combined local and global tables | |
US7774645B1 (en) | Techniques for mirroring data within a shared virtual memory system | |
JPH0337744A (ja) | データ処理装置 | |
US5778437A (en) | Invalidation bus optimization for multiprocessors using directory-based cache coherence protocols in which an address of a line to be modified is placed on the invalidation bus simultaneously with sending a modify request to the directory | |
WO2002054250A2 (en) | Method and apparatus for controlling memory storage locks based on cache line ownership | |
JPH1031625A (ja) | マルチ・プロセッサ・システムにおける改良されたコピーバック性能のためのライトバック・バッファ | |
JPH0576060B2 (ja) | ||
JP2746530B2 (ja) | 共有メモリマルチプロセッサ | |
JPH03154948A (ja) | 情報処理装置 | |
JPH0511337B2 (ja) | ||
JP3013631B2 (ja) | キャッシュメモリ同期方法 | |
JP3187446B2 (ja) | キャッシュメモリ制御装置 | |
KR0145454B1 (ko) | 분산된 공유 메모리를 갖는 다중 프로세서 | |
JPH0535697A (ja) | マルチプロセツサシステム | |
JPH06309229A (ja) | データ処理装置 | |
JPH09198309A (ja) | 情報処理システム及びシステム制御方法及び情報処理装置 | |
JPH04101251A (ja) | キャッシュメモリスヌープ方式 | |
JPH056706B2 (ja) | ||
JPH05233443A (ja) | マルチプロセッサシステム | |
JPH0628303A (ja) | 通信処理装置 | |
JPS6349257B2 (ja) |