JPH0535697A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH0535697A JPH0535697A JP3208619A JP20861991A JPH0535697A JP H0535697 A JPH0535697 A JP H0535697A JP 3208619 A JP3208619 A JP 3208619A JP 20861991 A JP20861991 A JP 20861991A JP H0535697 A JPH0535697 A JP H0535697A
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- JP
- Japan
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- memory
- cache
- bus
- arithmetic processing
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Abstract
(57)【要約】
【目的】 分散キャッシュメモリ方式の共有メモリ型マ
ルチプロセッサシステムにおいて、キャッシュメモリの
内容の一貫性を保証するために生じる性能低下を解消す
る。 【構成】 システムバス１を監視することにより、演算
処理装置２によって変更されたメモリ管理装置６内のキ
ャッシュデータを無効化した後、演算処理装置３よりそ
のデータの使用要求が出された時、キャッシュ用バス９
を通じてメモリ管理装置５内のキャッシュメモリ５ａも
しくは一時メモリ１１とデータ転送を行ない、キャッシ
ュメモリ５ａ，６ａの内容の一貫性を保証する。
ルチプロセッサシステムにおいて、キャッシュメモリの
内容の一貫性を保証するために生じる性能低下を解消す
る。 【構成】 システムバス１を監視することにより、演算
処理装置２によって変更されたメモリ管理装置６内のキ
ャッシュデータを無効化した後、演算処理装置３よりそ
のデータの使用要求が出された時、キャッシュ用バス９
を通じてメモリ管理装置５内のキャッシュメモリ５ａも
しくは一時メモリ１１とデータ転送を行ない、キャッシ
ュメモリ５ａ，６ａの内容の一貫性を保証する。
Description
【０００１】
【産業上の利用分野】この発明は共有メモリを共有する
複数の演算処理装置を備えたマルチプロセッサシステム
に関するもので、特にキャッシュメモリの内容の一貫性
を保証する処理に関するものである。
複数の演算処理装置を備えたマルチプロセッサシステム
に関するもので、特にキャッシュメモリの内容の一貫性
を保証する処理に関するものである。
【０００２】
【従来の技術】共有メモリ型マルチプロセッサシステム
では、各演算処理装置が、１つの主記憶装置（共有メモ
リ）をアクセスするため、何らかの対策がないと主記憶
装置へのアクセスが競合し、各演算処理装置が十分な性
能を発揮できない。このため、一般に各演算処理装置毎
に共有メモリの一部を保持するキャッシュメモリが設け
られる。こうした分散キャッシュメモリ方式は、共有メ
モリ型マルチプロセッサシステムでは常套手段である
が、この分散キャッシュメモリ方式における重要な問題
として、各キャッシュメモリの内容の一貫性の保証があ
る。
では、各演算処理装置が、１つの主記憶装置（共有メモ
リ）をアクセスするため、何らかの対策がないと主記憶
装置へのアクセスが競合し、各演算処理装置が十分な性
能を発揮できない。このため、一般に各演算処理装置毎
に共有メモリの一部を保持するキャッシュメモリが設け
られる。こうした分散キャッシュメモリ方式は、共有メ
モリ型マルチプロセッサシステムでは常套手段である
が、この分散キャッシュメモリ方式における重要な問題
として、各キャッシュメモリの内容の一貫性の保証があ
る。
【０００３】この問題を解決するためには、各演算処理
装置はデータを更新した事実を他の演算処理装置すべて
に報告しなければならない。各演算処理装置はデータ更
新報告を監視する手段を有し、分散キャッシュメモリの
内容の一貫性を管理する必要がある。分散キャッシュメ
モリの内容の一貫性を保証するための方式としては、例
えば、文献 浦城恒雄、「キャッシュ・メモリの一致性
について」、情報処理、Ｖｏｌ．３２、Ｎｏ，１、ｐ
ｐ．６４−７３、Ｊａｎ．１９９１に詳しく示されてい
る種々の方式がある。
装置はデータを更新した事実を他の演算処理装置すべて
に報告しなければならない。各演算処理装置はデータ更
新報告を監視する手段を有し、分散キャッシュメモリの
内容の一貫性を管理する必要がある。分散キャッシュメ
モリの内容の一貫性を保証するための方式としては、例
えば、文献 浦城恒雄、「キャッシュ・メモリの一致性
について」、情報処理、Ｖｏｌ．３２、Ｎｏ，１、ｐ
ｐ．６４−７３、Ｊａｎ．１９９１に詳しく示されてい
る種々の方式がある。
【０００４】キャッシュメモリの内容の一貫性を保証す
るための動作について以下に一般的に示す。 （１）各演算処理装置はキャッシュメモリ内部のデータ
を変更した時、そのことを共有バスを通じ他の演算処理
装置に報告する。 （２）他の演算処理装置は共有バス上を監視し、データ
変更報告を検出した時、自キャッシュメモリ内にそのデ
ータが存在すれば、、そのデータを無効化する。 （３）各演算処理装置はデータを読み込むとき、自キャ
ッシュメモリ内のデータが無効化されていた時、主記憶
装置もしくは他の演算処理装置に付加するキャッシュメ
モリより、システムバスを通じてデータを自キャッシュ
メモリ内に取り込む。
るための動作について以下に一般的に示す。 （１）各演算処理装置はキャッシュメモリ内部のデータ
を変更した時、そのことを共有バスを通じ他の演算処理
装置に報告する。 （２）他の演算処理装置は共有バス上を監視し、データ
変更報告を検出した時、自キャッシュメモリ内にそのデ
ータが存在すれば、、そのデータを無効化する。 （３）各演算処理装置はデータを読み込むとき、自キャ
ッシュメモリ内のデータが無効化されていた時、主記憶
装置もしくは他の演算処理装置に付加するキャッシュメ
モリより、システムバスを通じてデータを自キャッシュ
メモリ内に取り込む。
【０００５】
【発明が解決しようとする課題】上記従来技術では、通
常の処理で行なうデータ転送に加え、各演算処理装置に
付加したキャッシュメモリの内容の一貫性を保証するた
めのデータ転送も１つのシステムバスを使用して行なわ
れる。そのためシステムバスの競合が生じ、各演算処理
装置がキャッシュメモリを持つことにより向上を図った
性能が低下してしまうという問題点があった。
常の処理で行なうデータ転送に加え、各演算処理装置に
付加したキャッシュメモリの内容の一貫性を保証するた
めのデータ転送も１つのシステムバスを使用して行なわ
れる。そのためシステムバスの競合が生じ、各演算処理
装置がキャッシュメモリを持つことにより向上を図った
性能が低下してしまうという問題点があった。
【０００６】この発明は、上記のような問題点を解決す
るためになされたもので、各演算処理装置に付加するキ
ャッシュメモリの内容の一貫性を保証するために生じる
システムバスの利用頻度の増加を無くし、性能低下を抑
えることができるマルチプロセッサシステムを提供する
ことを目的とする。
るためになされたもので、各演算処理装置に付加するキ
ャッシュメモリの内容の一貫性を保証するために生じる
システムバスの利用頻度の増加を無くし、性能低下を抑
えることができるマルチプロセッサシステムを提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るマルチプ
ロセッサシステムは、各演算処理装置２，３に付加さ
れ、共有メモリ１の情報の一部を内部に備えられたキャ
ッシュメモリ５ａ，６ａに格納し，当該演算処理装置
２，３からのメモリアクセスを管理するメモリ管理装置
５，６と、各演算処理装置２，３に付加され，システム
バス４上のトランザクションを監視し，その監視結果に
より必要であればキャッシュメモリ５ａ，６ａに保持さ
れる情報の変更あるいは無効化を行なうシステムバス監
視装置７，８と、変更あるいは無効化を行なう時に生じ
るデータ転送を専用に行なうキャッシュ用バス９と、そ
のデータ転送の際のデータを一時保存する一時メモリ１
１と、キャッシュメモリ５ａ，６ａの内容の一貫性を保
証するために行なわれるデータ転送を制御する制御装置
１０とを備えたものである。
ロセッサシステムは、各演算処理装置２，３に付加さ
れ、共有メモリ１の情報の一部を内部に備えられたキャ
ッシュメモリ５ａ，６ａに格納し，当該演算処理装置
２，３からのメモリアクセスを管理するメモリ管理装置
５，６と、各演算処理装置２，３に付加され，システム
バス４上のトランザクションを監視し，その監視結果に
より必要であればキャッシュメモリ５ａ，６ａに保持さ
れる情報の変更あるいは無効化を行なうシステムバス監
視装置７，８と、変更あるいは無効化を行なう時に生じ
るデータ転送を専用に行なうキャッシュ用バス９と、そ
のデータ転送の際のデータを一時保存する一時メモリ１
１と、キャッシュメモリ５ａ，６ａの内容の一貫性を保
証するために行なわれるデータ転送を制御する制御装置
１０とを備えたものである。
【０００８】
【作用】例えば演算処理装置２に付加されたメモリ管理
装置５内のキャッシュメモリ５ａの無効化されたデータ
を変更するためのデータ転送を行なう場合、キャッシュ
用バス９を通じてデータ転送が行なわれる。その際に変
更されたデータが、まだ他の演算処理装置３内にある場
合は、そのキャッシュ用バス９を通じて直接キャッシュ
メモリ５ａ，６ａ間でデータ転送が行なわれる。また、
既に共有メモリ１にデータが退避されている場合は、こ
の退避の際に制御装置１０が一時メモリ１１内にもデー
タを書き込んでおき、この一時メモリ１１とキャッシュ
メモリ５ａ，６ａとの間でデータ転送を行なう。このよ
うに、キャッシュメモリ５ａ，６ａのデータの変更は、
システムバス４を使用せずに行なわれる。また、この時
同時に他の演算処理装置３と共有メモリ１との間でシス
テムバス４を使用してデータ転送を行なえる。
装置５内のキャッシュメモリ５ａの無効化されたデータ
を変更するためのデータ転送を行なう場合、キャッシュ
用バス９を通じてデータ転送が行なわれる。その際に変
更されたデータが、まだ他の演算処理装置３内にある場
合は、そのキャッシュ用バス９を通じて直接キャッシュ
メモリ５ａ，６ａ間でデータ転送が行なわれる。また、
既に共有メモリ１にデータが退避されている場合は、こ
の退避の際に制御装置１０が一時メモリ１１内にもデー
タを書き込んでおき、この一時メモリ１１とキャッシュ
メモリ５ａ，６ａとの間でデータ転送を行なう。このよ
うに、キャッシュメモリ５ａ，６ａのデータの変更は、
システムバス４を使用せずに行なわれる。また、この時
同時に他の演算処理装置３と共有メモリ１との間でシス
テムバス４を使用してデータ転送を行なえる。
【０００９】
【実施例】図１はこの発明の一実施例に係るマルチプロ
セッサシステムの構成を示すブロック図である。図１に
おいて、２，３は演算処理装置、１は演算処理装置２，
３に共有される共有メモリ、４は共有メモリ１と演算処
理装置２，３との間でデータ転送を行なうためのシステ
ムバスである。５，６は演算処理装置２，３にそれぞれ
付加され、共有メモリ１の情報の一部を内部に備えられ
たキャッシュメモリ５ａ，６ａにそれぞれ格納し、演算
処理装置２，３からのメモリアクセスをそれぞれ管理す
るメモリ管理装置である。また、メモリ管理装置５，６
には図示しないアドレス変換装置も備えられている。
７，８は演算処理装置２，３に付加され、システムバス
４上のトランザクションを監視し、その監視結果により
必要であればキャッシュメモリ５ａ，６ａに保持される
情報の変更あるいは無効化を行なうシステムバス監視装
置である。即ちシステムバス監視装置７，８は、キャッ
シュメモリ５ａ，６ａの内容の一貫性をそれぞれ保つた
めシステムバス４に流れるアドレス信号を監視し、その
監視結果により必要であるならば、メモリ管理装置５，
６内のキャッシュメモリ５ａ，６ａのキャッシュデータ
を変更あるいは無効化するものである。９はキャッシュ
メモリ５ａ，６ａに保持されるキャッシュデータの変更
あるいは無効化を行なう時に生じるデータ転送を専用に
行なうキャッシュ用バスである。即ちキャッシュ用バス
９はキャッシュメモリ５ａ，６ａの一貫性を保証するた
めに行なうデータ転送専用に使用するものである。１０
はキャッシュメモリ５ａ，６ａを監視し、キャッシュメ
モリ５ａ，６ａの内容の一貫性を保証するために行なわ
れるデータ転送を制御する制御装置、１１はキャッシュ
メモリ５ａ，６ａの一貫性を保証するために転送される
データを一時保持する一時メモリである。
セッサシステムの構成を示すブロック図である。図１に
おいて、２，３は演算処理装置、１は演算処理装置２，
３に共有される共有メモリ、４は共有メモリ１と演算処
理装置２，３との間でデータ転送を行なうためのシステ
ムバスである。５，６は演算処理装置２，３にそれぞれ
付加され、共有メモリ１の情報の一部を内部に備えられ
たキャッシュメモリ５ａ，６ａにそれぞれ格納し、演算
処理装置２，３からのメモリアクセスをそれぞれ管理す
るメモリ管理装置である。また、メモリ管理装置５，６
には図示しないアドレス変換装置も備えられている。
７，８は演算処理装置２，３に付加され、システムバス
４上のトランザクションを監視し、その監視結果により
必要であればキャッシュメモリ５ａ，６ａに保持される
情報の変更あるいは無効化を行なうシステムバス監視装
置である。即ちシステムバス監視装置７，８は、キャッ
シュメモリ５ａ，６ａの内容の一貫性をそれぞれ保つた
めシステムバス４に流れるアドレス信号を監視し、その
監視結果により必要であるならば、メモリ管理装置５，
６内のキャッシュメモリ５ａ，６ａのキャッシュデータ
を変更あるいは無効化するものである。９はキャッシュ
メモリ５ａ，６ａに保持されるキャッシュデータの変更
あるいは無効化を行なう時に生じるデータ転送を専用に
行なうキャッシュ用バスである。即ちキャッシュ用バス
９はキャッシュメモリ５ａ，６ａの一貫性を保証するた
めに行なうデータ転送専用に使用するものである。１０
はキャッシュメモリ５ａ，６ａを監視し、キャッシュメ
モリ５ａ，６ａの内容の一貫性を保証するために行なわ
れるデータ転送を制御する制御装置、１１はキャッシュ
メモリ５ａ，６ａの一貫性を保証するために転送される
データを一時保持する一時メモリである。
【００１０】次にこの実施例の動作について説明する。
ここでは、共有メモリ１よりデータの一部がメモリ管理
装置５，６内のキャッシュメモリ５ａ，６ａに格納され
ており、演算処理装置２がメモリ管理装置６内のキャッ
シュメモリ６ａにも格納されているデータを変更した
後、演算処理装置３がそのデータを使用する場合の動作
を説明する。この動作は次の手順により行なわれる。 （１）演算処理装置２はメモリ管理装置６内のキャッシ
ュメモリ６ａのデータを変更する。 （２）メモリ管理装置５は他の演算処理装置３に上記デ
ータの変更があったことをシステムバス４を通じ報告す
る。 （３）システムバス監視装置８はシステムバス４よりメ
モリ管理装置６内のキャッシュメモリ６ａのデータの変
更があったことを検出し、メモリ管理装置６はそのキャ
ッシュデータを無効化する。 （４）制御装置１０は、システムバス１を監視し、複数
の演算処理装置２，３に付加されたメモリ管理装置５，
６内のキャッシュメモリ５ａ，６ａで共有されているデ
ータが共有メモリ１に書き込まれた場合、キャッシュ用
バス９にも接続されている一時メモリ１１にそのデータ
を格納する。 （５）演算処理装置３より上記（３）の手順で無効化さ
れたキャッシュデータの使用要求がメモリ管理装置６に
送られると、メモリ管理装置６は、まだメモリ管理装置
５内のキャッシュメモリ５ａにそのデータが残っていれ
ば、そのキャッシュメモリ５ａよりキャッシュ用バス９
を通じて要求のあったデータの転送を行なう。既にその
データがメモリ管理装置５内に存在しない場合は、メモ
リ管理装置６は一時メモリ１１よりキャッシュ用バス９
を通じてデータを転送する。
ここでは、共有メモリ１よりデータの一部がメモリ管理
装置５，６内のキャッシュメモリ５ａ，６ａに格納され
ており、演算処理装置２がメモリ管理装置６内のキャッ
シュメモリ６ａにも格納されているデータを変更した
後、演算処理装置３がそのデータを使用する場合の動作
を説明する。この動作は次の手順により行なわれる。 （１）演算処理装置２はメモリ管理装置６内のキャッシ
ュメモリ６ａのデータを変更する。 （２）メモリ管理装置５は他の演算処理装置３に上記デ
ータの変更があったことをシステムバス４を通じ報告す
る。 （３）システムバス監視装置８はシステムバス４よりメ
モリ管理装置６内のキャッシュメモリ６ａのデータの変
更があったことを検出し、メモリ管理装置６はそのキャ
ッシュデータを無効化する。 （４）制御装置１０は、システムバス１を監視し、複数
の演算処理装置２，３に付加されたメモリ管理装置５，
６内のキャッシュメモリ５ａ，６ａで共有されているデ
ータが共有メモリ１に書き込まれた場合、キャッシュ用
バス９にも接続されている一時メモリ１１にそのデータ
を格納する。 （５）演算処理装置３より上記（３）の手順で無効化さ
れたキャッシュデータの使用要求がメモリ管理装置６に
送られると、メモリ管理装置６は、まだメモリ管理装置
５内のキャッシュメモリ５ａにそのデータが残っていれ
ば、そのキャッシュメモリ５ａよりキャッシュ用バス９
を通じて要求のあったデータの転送を行なう。既にその
データがメモリ管理装置５内に存在しない場合は、メモ
リ管理装置６は一時メモリ１１よりキャッシュ用バス９
を通じてデータを転送する。
【００１１】ところで、システムバス４とキャッシュ用
バス９との何れか一方又は両者は、命令読み出しのため
の命令専用バスと、オペランドの読み出し及び書き込み
のためのオペランド専用バスとを含む構成にすることに
よって、命令に関するデータのバスの使用が平均化さ
れ、１つのバスの使用頻度が減少する。また、システム
バス４とキャッシュ用バス９との何れか一方又は両者
は、複数のアドレスバスと複数のデータバスとを含む構
成にすることによって、アドレスとデータとが複数のバ
スで平均化されて転送されるので１つのバスの使用頻度
が減少する。
バス９との何れか一方又は両者は、命令読み出しのため
の命令専用バスと、オペランドの読み出し及び書き込み
のためのオペランド専用バスとを含む構成にすることに
よって、命令に関するデータのバスの使用が平均化さ
れ、１つのバスの使用頻度が減少する。また、システム
バス４とキャッシュ用バス９との何れか一方又は両者
は、複数のアドレスバスと複数のデータバスとを含む構
成にすることによって、アドレスとデータとが複数のバ
スで平均化されて転送されるので１つのバスの使用頻度
が減少する。
【００１２】なお、上記実施例では２つの演算処理装置
２，３の間で行なう動作を示したが、演算処理装置の数
が更に複数となっても同様の動作を行なう。また、上記
実施例では制御装置１０及び一時メモリ１１はシステム
全体で１つであったが、各演算処理装置毎に付加しても
良い。また、上記実施例ではシステムバス監視装置７，
８と制御装置１０を分離してあるが、システムバス監視
装置７，８に制御装置１０の機能を拡張し、１つにして
も良い。
２，３の間で行なう動作を示したが、演算処理装置の数
が更に複数となっても同様の動作を行なう。また、上記
実施例では制御装置１０及び一時メモリ１１はシステム
全体で１つであったが、各演算処理装置毎に付加しても
良い。また、上記実施例ではシステムバス監視装置７，
８と制御装置１０を分離してあるが、システムバス監視
装置７，８に制御装置１０の機能を拡張し、１つにして
も良い。
【００１３】
【発明の効果】以上のように本発明によれば、各演算処
理装置に付加され，上記共有メモリの情報の一部を内部
に備えられたキャッシュメモリに格納し，当該演算処理
装置からのメモリアクセスを管理するメモリ管理装置
と、上記各演算処理装置に付加され，上記システムバス
上のトランザクションを監視し，その監視結果により必
要であれば上記キャッシュメモリに保持される情報の変
更あるいは無効化を行なうシステムバス監視装置と、上
記変更あるいは無効化を行なう時に生じるデータ転送を
専用に行なうキャッシュ用バスと、そのデータ転送の際
のデータを一時保持する一時メモリと、上記キャッシュ
メモリの内容の一貫性を保証するために行なわれるデー
タ転送を制御する制御装置とを設けて構成したので、他
の演算処理装置で変更されたデータを自キャッシュメモ
リ内に保持していた場合、各演算処理装置に付加するキ
ャッシュメモリの内容の一貫性を保証するために行なう
データ転送は、システムバスを使用せずにキャッシュ用
バスを使用して行なわれ、これにより分散キャッシュメ
モリの内容の一貫性を保証するためのデータ転送と共有
メモリへのデータ転送が同時に行なうことができ、また
システムバスにおける使用頻度が減少し、したがってキ
ャッシュメモリの内容の一貫性を保証するために生じる
性能低下が解消されるという効果が得られる。また、シ
ステムバスとキャッシュ用バスの何れか一方又は両者
を、命令読み出しのための命令専用バスと、オペランド
の読み出し及び書き込みのためのオペランド専用バスと
を含み構成した場合は、命令に関するデータのバスの使
用が平均化され、１つのバスの使用頻度が減少し、上記
効果を達成できる。また、システムバスとキャッシュ用
バスの何れか一方又は両者を、複数のアドレスバスと複
数のデータバスとを含み構成した場合は、アドレスとデ
ータとが複数のバスで平均化されて転送されるので、１
つのバスの使用頻度が減少し、上記効果を達成できる。
理装置に付加され，上記共有メモリの情報の一部を内部
に備えられたキャッシュメモリに格納し，当該演算処理
装置からのメモリアクセスを管理するメモリ管理装置
と、上記各演算処理装置に付加され，上記システムバス
上のトランザクションを監視し，その監視結果により必
要であれば上記キャッシュメモリに保持される情報の変
更あるいは無効化を行なうシステムバス監視装置と、上
記変更あるいは無効化を行なう時に生じるデータ転送を
専用に行なうキャッシュ用バスと、そのデータ転送の際
のデータを一時保持する一時メモリと、上記キャッシュ
メモリの内容の一貫性を保証するために行なわれるデー
タ転送を制御する制御装置とを設けて構成したので、他
の演算処理装置で変更されたデータを自キャッシュメモ
リ内に保持していた場合、各演算処理装置に付加するキ
ャッシュメモリの内容の一貫性を保証するために行なう
データ転送は、システムバスを使用せずにキャッシュ用
バスを使用して行なわれ、これにより分散キャッシュメ
モリの内容の一貫性を保証するためのデータ転送と共有
メモリへのデータ転送が同時に行なうことができ、また
システムバスにおける使用頻度が減少し、したがってキ
ャッシュメモリの内容の一貫性を保証するために生じる
性能低下が解消されるという効果が得られる。また、シ
ステムバスとキャッシュ用バスの何れか一方又は両者
を、命令読み出しのための命令専用バスと、オペランド
の読み出し及び書き込みのためのオペランド専用バスと
を含み構成した場合は、命令に関するデータのバスの使
用が平均化され、１つのバスの使用頻度が減少し、上記
効果を達成できる。また、システムバスとキャッシュ用
バスの何れか一方又は両者を、複数のアドレスバスと複
数のデータバスとを含み構成した場合は、アドレスとデ
ータとが複数のバスで平均化されて転送されるので、１
つのバスの使用頻度が減少し、上記効果を達成できる。
【図１】この発明の一実施例に係るマルチプロセッサシ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
１ 共有メモリ
２，３ 演算処理装置
４ システムバス
５，６ メモリ管理装置
５ａ，６ａ キャッシュメモリ
７，８ システムバス監視装置
９ キャッシュ用バス
１０ 制御装置
１１ 一時メモリ
Claims (3)
- 【請求項１】 複数の演算処理装置と、上記複数の演算
処理装置に共有される共有メモリと、該共有メモリと上
記複数の演算処理装置との間でデータ転送を行なうため
のシステムバスとを備えたマルチプロセッサシステムに
おいて、上記各演算処理装置に付加され，上記共有メモ
リの情報の一部を内部に備えられたキャッシュメモリに
格納し，当該演算処理装置からのメモリアクセスを管理
するメモリ管理装置と、上記各演算処理装置に付加さ
れ，上記システムバス上のトランザクションを監視し，
その監視結果により必要であれば上記キャッシュメモリ
に保持される情報の変更あるいは無効化を行なうシステ
ムバス監視装置と、上記変更あるいは無効化を行なう時
に生じるデータ転送を専用に行なうキャッシュ用バス
と、そのデータ転送の際のデータを一時保持する一時メ
モリと、上記キャッシュメモリの内容の一貫性を保証す
るために行なわれるデータ転送を制御する制御装置とを
設けたことを特徴とするマルチプロセッサシステム。 - 【請求項２】 システムバスと、キャッシュ用バスとの
何れか一方又は両者は、命令読み出しのための命令専用
バスと、オペランドの読み出し及び書き込みのためのオ
ペランド専用バスとを含むことを特徴とする請求項１の
マルチプロセッサシステム。 - 【請求項３】 システムバスとキャッシュ用バスとの何
れか一方又は両者は、複数のアドレスバスと、複数のデ
ータバスとを含むことを特徴とする請求項１のマルチプ
ロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208619A JPH0535697A (ja) | 1991-07-25 | 1991-07-25 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208619A JPH0535697A (ja) | 1991-07-25 | 1991-07-25 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535697A true JPH0535697A (ja) | 1993-02-12 |
Family
ID=16559227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208619A Pending JPH0535697A (ja) | 1991-07-25 | 1991-07-25 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535697A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180032A (ja) * | 1994-12-27 | 1996-07-12 | Kobe Nippon Denki Software Kk | プロセッサ間通信装置 |
| JPH0944401A (ja) * | 1995-07-27 | 1997-02-14 | Nec Ibaraki Ltd | キャッシュ制御装置 |
| US6408365B1 (en) | 1998-02-02 | 2002-06-18 | Nec Corporation | Multiprocessor system having means for arbitrating between memory access request and coherency maintenance control |
-
1991
- 1991-07-25 JP JP3208619A patent/JPH0535697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180032A (ja) * | 1994-12-27 | 1996-07-12 | Kobe Nippon Denki Software Kk | プロセッサ間通信装置 |
| JPH0944401A (ja) * | 1995-07-27 | 1997-02-14 | Nec Ibaraki Ltd | キャッシュ制御装置 |
| US6408365B1 (en) | 1998-02-02 | 2002-06-18 | Nec Corporation | Multiprocessor system having means for arbitrating between memory access request and coherency maintenance control |
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