JPH0944401A - キャッシュ制御装置 - Google Patents
キャッシュ制御装置Info
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- JPH0944401A JPH0944401A JP7192222A JP19222295A JPH0944401A JP H0944401 A JPH0944401 A JP H0944401A JP 7192222 A JP7192222 A JP 7192222A JP 19222295 A JP19222295 A JP 19222295A JP H0944401 A JPH0944401 A JP H0944401A
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- Japan
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- cache
- system cache
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Abstract
(57)【要約】
【目的】 マルチプロセッサ型情報処理システムにおい
て、大容量のキャッシュメモリや代替メモリ等を使用せ
ずにシステムバスの使用頻度を減少させ、かつ、キャッ
シュメモリ空間の有効活用をはかる。 【構成】 ＣＰＵ１からのキャッシュ検索要求を受けた
自系キャッシュ制御部３は、キャッシュ２を検索すると
同時に、他系キャッシュ制御部４ａに対してキャッシュ
検索要求を出す。検索要求を受けた他系キャッシュ制御
部４ａは、キャッシュ２ａを検索し、その結果とデータ
とを双方向バス５に送出する。検索結果を受けた自系キ
ャッシュ制御部３は、キャッシュ２（自系）でヒットで
あればキャッシュ２内のデータをＣＰＵ１に伝達し、自
系でミスヒットでかつキャッシュ２ａ（他系）でヒット
であればキャッシュ２ａ内のデータをＣＰＵ１に伝達
し、自系，他系共にミスヒットであれば、主記憶装置７
にデータリード要求を出す。
て、大容量のキャッシュメモリや代替メモリ等を使用せ
ずにシステムバスの使用頻度を減少させ、かつ、キャッ
シュメモリ空間の有効活用をはかる。 【構成】 ＣＰＵ１からのキャッシュ検索要求を受けた
自系キャッシュ制御部３は、キャッシュ２を検索すると
同時に、他系キャッシュ制御部４ａに対してキャッシュ
検索要求を出す。検索要求を受けた他系キャッシュ制御
部４ａは、キャッシュ２ａを検索し、その結果とデータ
とを双方向バス５に送出する。検索結果を受けた自系キ
ャッシュ制御部３は、キャッシュ２（自系）でヒットで
あればキャッシュ２内のデータをＣＰＵ１に伝達し、自
系でミスヒットでかつキャッシュ２ａ（他系）でヒット
であればキャッシュ２ａ内のデータをＣＰＵ１に伝達
し、自系，他系共にミスヒットであれば、主記憶装置７
にデータリード要求を出す。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュ制御装
置に関し、特に複数のプロセッサが備えるキャッシュメ
モリを制御するキャッシュ制御装置に関する。
置に関し、特に複数のプロセッサが備えるキャッシュメ
モリを制御するキャッシュ制御装置に関する。
【０００２】
【従来の技術】従来、複数のプロセッサを備えるマルチ
プロセッサ型情報処理システムにおいて、特に主記憶装
置に対するアクセスの高速化手段として、各プロセッサ
がそれぞれキャッシュメモリを有する方法がある。これ
は、プロセッサが主記憶装置からデータをリード（読み
出し）したときに、そのリードデータおよび対応するア
ドレスをキャッシュに登録しておき、プロセッサが同一
アドレスのデータをリードする場合は、そのアドレスが
キャッシュに登録されているか否かを検索し、登録され
ている（ヒット）ならば、キャッシュからデータをリー
ドし、また、登録されていない（ミスヒット）ならば、
システムバスを介して主記憶装置からデータをリードす
る方法である。
プロセッサ型情報処理システムにおいて、特に主記憶装
置に対するアクセスの高速化手段として、各プロセッサ
がそれぞれキャッシュメモリを有する方法がある。これ
は、プロセッサが主記憶装置からデータをリード（読み
出し）したときに、そのリードデータおよび対応するア
ドレスをキャッシュに登録しておき、プロセッサが同一
アドレスのデータをリードする場合は、そのアドレスが
キャッシュに登録されているか否かを検索し、登録され
ている（ヒット）ならば、キャッシュからデータをリー
ドし、また、登録されていない（ミスヒット）ならば、
システムバスを介して主記憶装置からデータをリードす
る方法である。
【０００３】この方法により、キャッシュメモリに比べ
てアクセス時間の遅い主記憶装置に対するアクセスを低
減させるとともに、システムバスの使用頻度が減少する
ため、プロセッサ側ら見た主記憶装置へのアクセス速度
が向上し、また、システムバスに接続し得るプロセッサ
や他ユニットの接続数を増加させることができる。
てアクセス時間の遅い主記憶装置に対するアクセスを低
減させるとともに、システムバスの使用頻度が減少する
ため、プロセッサ側ら見た主記憶装置へのアクセス速度
が向上し、また、システムバスに接続し得るプロセッサ
や他ユニットの接続数を増加させることができる。
【０００４】従来、プロセッサがキャッシュに対して要
求する所望のアドレスの検索は、各プロセッサに対応し
て設けられたキャッシュに対してのみ有効である。
求する所望のアドレスの検索は、各プロセッサに対応し
て設けられたキャッシュに対してのみ有効である。
【０００５】
【発明が解決しようとする課題】上述したように、キャ
ッシュメモリを使用する方法は、システムの高速化にお
いて非常に有効な手段である。しかし、プロセッサの高
速化や、特にマルチプロセッサ型システムにおいて、シ
ステムバスへのプロセッサおよび他ユニットの接続数の
増加が進めば、相対的にシステムバスの使用頻度が増大
し、システム全体の性能に影響が現れる。従って、これ
に対処するためには、キャッシュメモリの大容量化が必
要となるが、コストの増大やシステムの大型化等の問題
が生じてくる。
ッシュメモリを使用する方法は、システムの高速化にお
いて非常に有効な手段である。しかし、プロセッサの高
速化や、特にマルチプロセッサ型システムにおいて、シ
ステムバスへのプロセッサおよび他ユニットの接続数の
増加が進めば、相対的にシステムバスの使用頻度が増大
し、システム全体の性能に影響が現れる。従って、これ
に対処するためには、キャッシュメモリの大容量化が必
要となるが、コストの増大やシステムの大型化等の問題
が生じてくる。
【０００６】また、従来のように、各プロセッサが自系
キャッシュに対してのみアクセスした場合、自系ではな
く他系キャッシュに所望のアドレスが存在していたとし
ても、それに対応するデータを直接リードすることがで
きず、システムバスを介して主記憶装置からリードする
ため効率的ではない。
キャッシュに対してのみアクセスした場合、自系ではな
く他系キャッシュに所望のアドレスが存在していたとし
ても、それに対応するデータを直接リードすることがで
きず、システムバスを介して主記憶装置からリードする
ため効率的ではない。
【０００７】本発明の目的は、大容量のキャッシュメモ
リやその他の代替メモリ等を使用することなく、システ
ムバスの使用頻度を減少させ、さらに、限られたキャッ
シュメモリ空間を有効に活用することにある。
リやその他の代替メモリ等を使用することなく、システ
ムバスの使用頻度を減少させ、さらに、限られたキャッ
シュメモリ空間を有効に活用することにある。
【０００８】
【課題を解決するための手段】本発明は、主記憶装置の
メモリの一部をコピーとして持つキャッシュメモリをそ
れぞれ有する複数のプロセッサおよび主記憶装置がシス
テムバスを介して接続されるマルチプロセッサ型情報処
理システムに用いられるキャッシュ制御装置であって、
自プロセッサに対応して設けられた自系キャッシュと、
他プロセッサに対応して設けられた他系キャッシュとの
間でそれぞれアドレス，データおよびキャッシュヒット
判定情報の交換を行うための双方向バスと；前記自プロ
セッサからのキャッシュ検索要求を受け前記自系キャッ
シュをアクセスする自系キャッシュ制御回路と、前記自
系キャッシュ制御回路から送られたアドレスが前記自系
キャッシュに登録されているか否かを判定する自系キャ
ッシュヒット判定部と、前記自プロセッサからのキャッ
シュ検索要求を受け前記双方向バスの使用権を取得し前
記他系キャッシュに対しキャッシュ検索要求を出す他系
キャッシュ検索制御回路と、前記自系キャッシュ内のデ
ータを前記自プロセッサに送るか前記他系キャッシュ内
のデータを前記自プロセッサに送るか主記憶装置にデー
タのリード要求を出すかそのいずれかを選択させる信号
を作成するデータ選択制御回路と、前記データ選択制御
回路からの信号を受け取り前記自系キャッシュまたは前
記他系キャッシュに該当アドレスが存在する場合にいず
れかのキャッシュ内データを選択するデータ選択部と、
前記データ選択制御回路からの信号を受け取り前記自系
キャッシュおよび前記他系キャッシュ内に該当アドレス
が存在しない場合に主記憶装置に対しデータのリード要
求をするためのシステムバス命令を作成するシステムバ
スコマンド作成部とを備える自系キャッシュ制御部と；
前記他プロセッサに対応して設けられた前記他系キャッ
シュ検索制御回路からのキャッシュ検索要求を受け前記
自系キャッシュをアクセスする他系キャッシュ制御回路
と、前記他系キャッシュ制御回路から送られたアドレス
が前記自系キャッシュに登録されているか否かを判定す
る他系キャッシュヒット判定部と、前記他系キャッシュ
ヒット判定部からのヒット判定信号を受け取り前記自系
キャッシュ内データを前記データバスに送出するデータ
送出制御回路とを備える他系キャッシュ制御部とを含ん
でいる。
メモリの一部をコピーとして持つキャッシュメモリをそ
れぞれ有する複数のプロセッサおよび主記憶装置がシス
テムバスを介して接続されるマルチプロセッサ型情報処
理システムに用いられるキャッシュ制御装置であって、
自プロセッサに対応して設けられた自系キャッシュと、
他プロセッサに対応して設けられた他系キャッシュとの
間でそれぞれアドレス，データおよびキャッシュヒット
判定情報の交換を行うための双方向バスと；前記自プロ
セッサからのキャッシュ検索要求を受け前記自系キャッ
シュをアクセスする自系キャッシュ制御回路と、前記自
系キャッシュ制御回路から送られたアドレスが前記自系
キャッシュに登録されているか否かを判定する自系キャ
ッシュヒット判定部と、前記自プロセッサからのキャッ
シュ検索要求を受け前記双方向バスの使用権を取得し前
記他系キャッシュに対しキャッシュ検索要求を出す他系
キャッシュ検索制御回路と、前記自系キャッシュ内のデ
ータを前記自プロセッサに送るか前記他系キャッシュ内
のデータを前記自プロセッサに送るか主記憶装置にデー
タのリード要求を出すかそのいずれかを選択させる信号
を作成するデータ選択制御回路と、前記データ選択制御
回路からの信号を受け取り前記自系キャッシュまたは前
記他系キャッシュに該当アドレスが存在する場合にいず
れかのキャッシュ内データを選択するデータ選択部と、
前記データ選択制御回路からの信号を受け取り前記自系
キャッシュおよび前記他系キャッシュ内に該当アドレス
が存在しない場合に主記憶装置に対しデータのリード要
求をするためのシステムバス命令を作成するシステムバ
スコマンド作成部とを備える自系キャッシュ制御部と；
前記他プロセッサに対応して設けられた前記他系キャッ
シュ検索制御回路からのキャッシュ検索要求を受け前記
自系キャッシュをアクセスする他系キャッシュ制御回路
と、前記他系キャッシュ制御回路から送られたアドレス
が前記自系キャッシュに登録されているか否かを判定す
る他系キャッシュヒット判定部と、前記他系キャッシュ
ヒット判定部からのヒット判定信号を受け取り前記自系
キャッシュ内データを前記データバスに送出するデータ
送出制御回路とを備える他系キャッシュ制御部とを含ん
でいる。
【０００９】また、前記データ選択制御回路は、前記他
系キャッシュ検索制御回路からの前記双方向バスの使用
権取得結果と、前記自系キャッシュヒット判定部からの
ヒット判定信号と、前記他プロセッサに対応して設けら
れた後述の他系キャッシュヒット判定部からのヒット判
定情報とを受けることを特徴とする。
系キャッシュ検索制御回路からの前記双方向バスの使用
権取得結果と、前記自系キャッシュヒット判定部からの
ヒット判定信号と、前記他プロセッサに対応して設けら
れた後述の他系キャッシュヒット判定部からのヒット判
定情報とを受けることを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は、本発明のキャッシュ制御装置を含
む情報処理システムの一実施の形態を示すブロック図で
ある。
む情報処理システムの一実施の形態を示すブロック図で
ある。
【００１２】本実施例は、図１に示すように、キャッシ
ュ制御装置１０，１０ａ，双方向バス５，システムバス
６および主記憶装置７から構成されており、キャッシュ
制御装置１０，１０ａには、それぞれマルチプロセッサ
を構成するプロセッサ・モジュール（以下、ＣＰＵとい
う）１，１ａと、キャッシュ２，２ａと、自系キャッシ
ュ制御部３，３ａと、他系キャッシュ制御部４，４ａと
を備えている。そして、自系キャッシュ制御部３，３ａ
は、双方向バス５を介して他系キャッシュ制御部４，４
ａと接続されるとともに、システムバス６を介して主記
憶装置７と接続されている。
ュ制御装置１０，１０ａ，双方向バス５，システムバス
６および主記憶装置７から構成されており、キャッシュ
制御装置１０，１０ａには、それぞれマルチプロセッサ
を構成するプロセッサ・モジュール（以下、ＣＰＵとい
う）１，１ａと、キャッシュ２，２ａと、自系キャッシ
ュ制御部３，３ａと、他系キャッシュ制御部４，４ａと
を備えている。そして、自系キャッシュ制御部３，３ａ
は、双方向バス５を介して他系キャッシュ制御部４，４
ａと接続されるとともに、システムバス６を介して主記
憶装置７と接続されている。
【００１３】図２は、図１の自系キャッシュ制御部，他
系キャッシュ制御部および双方向バスの詳細を示すブロ
ック図である。
系キャッシュ制御部および双方向バスの詳細を示すブロ
ック図である。
【００１４】図２を参照すると、双方向バス５は、自プ
ロセッサに対応して設けられた自系キャッシュと他プロ
セッサに対応して設けられた他系キャッシュとの間でそ
れぞれアドレス，データおよびキャッシュヒット判定情
報の交換を行うための双方向バスであって、アドレスバ
ス３０，データバス３１およびステータスバス３２から
構成される。
ロセッサに対応して設けられた自系キャッシュと他プロ
セッサに対応して設けられた他系キャッシュとの間でそ
れぞれアドレス，データおよびキャッシュヒット判定情
報の交換を行うための双方向バスであって、アドレスバ
ス３０，データバス３１およびステータスバス３２から
構成される。
【００１５】自系キャッシュ制御部３は、自プロセッサ
からのキャッシュ検索要求を受け自系キャッシュをアク
セスする自系キャッシュ制御回路２１と、この自系キャ
ッシュ制御回路２１から送られたアドレスが自系キャッ
シュに登録されているか否かを判定する自系キャッシュ
ヒット判定部２２と、自プロセッサからのキャッシュ検
索要求を受け双方向バス５の使用権を取得し他系キャッ
シュに対しキャッシュ検索要求を出す他系キャッシュ検
索制御回路２３と、自系キャッシュ内のデータを自プロ
セッサに送るか、他系キャッシュ内のデータを自プロセ
ッサに送るか、図１に示すシステムバス６を介して主記
憶装置７にデータのリード要求を出すか、そのいずれか
を選択させる信号を作成するデータ選択制御回路２４
と、このデータ選択制御回路２４からの信号を受け取り
自系キャッシュまたは他系キャッシュに該当アドレスが
存在する場合にいずれかのキャッシュ内データを選択す
るデータ選択部２５と、データ選択制御回路２４からの
信号を受け取り自系キャッシュおよび他系キャッシュ内
に該当アドレスが存在しない場合に主記憶装置７に対し
データのリード要求をするためのシステムバス命令を作
成するシステムバスコマンド作成部２６とを含んで構成
される。
からのキャッシュ検索要求を受け自系キャッシュをアク
セスする自系キャッシュ制御回路２１と、この自系キャ
ッシュ制御回路２１から送られたアドレスが自系キャッ
シュに登録されているか否かを判定する自系キャッシュ
ヒット判定部２２と、自プロセッサからのキャッシュ検
索要求を受け双方向バス５の使用権を取得し他系キャッ
シュに対しキャッシュ検索要求を出す他系キャッシュ検
索制御回路２３と、自系キャッシュ内のデータを自プロ
セッサに送るか、他系キャッシュ内のデータを自プロセ
ッサに送るか、図１に示すシステムバス６を介して主記
憶装置７にデータのリード要求を出すか、そのいずれか
を選択させる信号を作成するデータ選択制御回路２４
と、このデータ選択制御回路２４からの信号を受け取り
自系キャッシュまたは他系キャッシュに該当アドレスが
存在する場合にいずれかのキャッシュ内データを選択す
るデータ選択部２５と、データ選択制御回路２４からの
信号を受け取り自系キャッシュおよび他系キャッシュ内
に該当アドレスが存在しない場合に主記憶装置７に対し
データのリード要求をするためのシステムバス命令を作
成するシステムバスコマンド作成部２６とを含んで構成
される。
【００１６】また、他系キャッシュ制御部４は、他プロ
セッサに対応して設けられた他系キャッシュ検索制御回
路２３からのキャッシュ検索要求を受け取り自系キャッ
シュをアクセスする他系キャッシュ制御回路２７と、こ
の他系キャッシュ制御回路２７から送られたアドレスが
自系キャッシュに登録されているか否かを判定する他系
キャッシュヒット判定部２８と、この他系キャッシュヒ
ット判定部２８からのヒット判定信号を受け取り前記自
系キャッシュ内データを前記データバスに送出するデー
タ送出制御回路２９とを含んで構成される。
セッサに対応して設けられた他系キャッシュ検索制御回
路２３からのキャッシュ検索要求を受け取り自系キャッ
シュをアクセスする他系キャッシュ制御回路２７と、こ
の他系キャッシュ制御回路２７から送られたアドレスが
自系キャッシュに登録されているか否かを判定する他系
キャッシュヒット判定部２８と、この他系キャッシュヒ
ット判定部２８からのヒット判定信号を受け取り前記自
系キャッシュ内データを前記データバスに送出するデー
タ送出制御回路２９とを含んで構成される。
【００１７】次に、自系キャッシュ制御部３の動作につ
いて説明する。
いて説明する。
【００１８】まず、自系キャッシュ制御部３の自系キャ
ッシュ制御回路２１は、ＣＰＵ１からのデータリード要
求としてのアドレスを受け取ると、キャッシュ２に対し
てアクセスする。自系キャッシュヒット判定部２２は、
該当アドレスがキャッシュ２に登録されているか否かを
判定し、その結果をデータ選択制御回路２４に伝える。
ッシュ制御回路２１は、ＣＰＵ１からのデータリード要
求としてのアドレスを受け取ると、キャッシュ２に対し
てアクセスする。自系キャッシュヒット判定部２２は、
該当アドレスがキャッシュ２に登録されているか否かを
判定し、その結果をデータ選択制御回路２４に伝える。
【００１９】他系キャッシュ検索制御回路２３は、ＣＰ
Ｕ１からのデータリード要求としてのアドレスを受け取
り、双方向バス５の使用権取得を試み、その結果をデー
タ選択制御回路２４に伝える。そして、もしも双方向バ
ス５の使用権を取得すると、他系キャッシュへのデータ
リード要求として該当アドレスをアドレスバス３０に送
出する。
Ｕ１からのデータリード要求としてのアドレスを受け取
り、双方向バス５の使用権取得を試み、その結果をデー
タ選択制御回路２４に伝える。そして、もしも双方向バ
ス５の使用権を取得すると、他系キャッシュへのデータ
リード要求として該当アドレスをアドレスバス３０に送
出する。
【００２０】データ選択制御回路２４は、自系キャッシ
ュヒット判定部２２からのヒット判定結果と、他系キャ
ッシュ検索制御回路２３からの双方向バス５の使用権取
得結果と、ステータスバス３２を介して伝えられる他系
キャッシュでの該当アドレスの検索結果を受け取る。
ュヒット判定部２２からのヒット判定結果と、他系キャ
ッシュ検索制御回路２３からの双方向バス５の使用権取
得結果と、ステータスバス３２を介して伝えられる他系
キャッシュでの該当アドレスの検索結果を受け取る。
【００２１】そして、自系キャッシュがヒットであれ
ば、自系キャッシュから該当アドレスに対応するデータ
をリードする信号を作成し、データ選択部２５とシステ
ムバスコマンド作成部２６とに伝える。また、自系キャ
ッシュがミスヒットであり、かつ双方向バス５の使用権
の取得に成功し、かつ他系キャッシュがヒットであれ
ば、他系キャッシュから、同様に、自系キャッシュから
該当アドレスに対応するデータをリードする信号を作成
し、データ選択部２５とシステムバスコマンド作成部２
６とに伝える。
ば、自系キャッシュから該当アドレスに対応するデータ
をリードする信号を作成し、データ選択部２５とシステ
ムバスコマンド作成部２６とに伝える。また、自系キャ
ッシュがミスヒットであり、かつ双方向バス５の使用権
の取得に成功し、かつ他系キャッシュがヒットであれ
ば、他系キャッシュから、同様に、自系キャッシュから
該当アドレスに対応するデータをリードする信号を作成
し、データ選択部２５とシステムバスコマンド作成部２
６とに伝える。
【００２２】さらに、それ以外では、つまり自系および
他系キャッシュが共にミスヒットであれば、主記憶装置
７から該当アドレスに対応するデータをリードする信号
を作成し、データ選択部２５とシステムバスコマンド作
成部２６とに伝える。
他系キャッシュが共にミスヒットであれば、主記憶装置
７から該当アドレスに対応するデータをリードする信号
を作成し、データ選択部２５とシステムバスコマンド作
成部２６とに伝える。
【００２３】データ選択部２５は、データ選択制御回路
２４からの信号を受け取り、自系キャッシュあるいは他
系キャッシュ内のデータをリードする信号であれば、信
号に従って自系キャッシュ内のデータ、もしくはデータ
バス３１を介して伝えられる他系キャッシュ内のデータ
を選択しＣＰＵ１に伝達する。システムバスコマンド作
成部２６は、データ選択制御回路２４からの信号を受け
取り、それが主記憶装置からデータをリードする信号で
あれば、自系キャッシュ制御回路２１から伝達される該
当アドレスに基づいて主記憶装置７へのリード要求とし
てのシステムバスコマンドを作成する。
２４からの信号を受け取り、自系キャッシュあるいは他
系キャッシュ内のデータをリードする信号であれば、信
号に従って自系キャッシュ内のデータ、もしくはデータ
バス３１を介して伝えられる他系キャッシュ内のデータ
を選択しＣＰＵ１に伝達する。システムバスコマンド作
成部２６は、データ選択制御回路２４からの信号を受け
取り、それが主記憶装置からデータをリードする信号で
あれば、自系キャッシュ制御回路２１から伝達される該
当アドレスに基づいて主記憶装置７へのリード要求とし
てのシステムバスコマンドを作成する。
【００２４】次に、他系キャッシュ制御部４の動作につ
いて説明する。
いて説明する。
【００２５】まず、他系キャッシュ制御部４の他系キャ
ッシュ制御回路２７は、アドレスバス３０を介して伝え
られる他プロセッサからのキャッシュ検索要求としての
アドレスを受け取ると、キャッシュ２に対してアクセス
する。他系キャッシュヒット判定部２８は、該当アドレ
スがキャッシュ２に登録されているか否かを判定し、そ
の結果をデータ送出制御回路２９に伝えるとともに、ス
テータスバス３２にも送出する。データ送出制御回路２
９は、他系キャッシュヒット判定部２８からの信号を受
け取り、ヒットであれば該当アドレスに対応するキャッ
シュ２内のデータをデータバス３１に送出する。
ッシュ制御回路２７は、アドレスバス３０を介して伝え
られる他プロセッサからのキャッシュ検索要求としての
アドレスを受け取ると、キャッシュ２に対してアクセス
する。他系キャッシュヒット判定部２８は、該当アドレ
スがキャッシュ２に登録されているか否かを判定し、そ
の結果をデータ送出制御回路２９に伝えるとともに、ス
テータスバス３２にも送出する。データ送出制御回路２
９は、他系キャッシュヒット判定部２８からの信号を受
け取り、ヒットであれば該当アドレスに対応するキャッ
シュ２内のデータをデータバス３１に送出する。
【００２６】
【発明の効果】以上説明したように、本発明によるキャ
ッシュ制御装置は、所望のアドレスを自系キャッシュの
みならず、マルチプロセッサシステム内に存在するすべ
ての他系キャッシュから検索し、データをリードするこ
とができるため、システムバスを介した主記憶装置への
アクセス、すなわち、システムバスの使用頻度を低減さ
せることができる。これにより、主記憶装置へのアクセ
スを高速化し、システムバスに接続し得るプロセッサお
よび他ユニットの接続数を増加することができる。
ッシュ制御装置は、所望のアドレスを自系キャッシュの
みならず、マルチプロセッサシステム内に存在するすべ
ての他系キャッシュから検索し、データをリードするこ
とができるため、システムバスを介した主記憶装置への
アクセス、すなわち、システムバスの使用頻度を低減さ
せることができる。これにより、主記憶装置へのアクセ
スを高速化し、システムバスに接続し得るプロセッサお
よび他ユニットの接続数を増加することができる。
【００２７】また、各キャッシュがそれぞれ同一のアド
レスおよび対応するデータを保持する可能性が低くなる
ため、限られたキャッシュメモリ空間を有効に活用でき
るという効果がある。
レスおよび対応するデータを保持する可能性が低くなる
ため、限られたキャッシュメモリ空間を有効に活用でき
るという効果がある。
【図１】本発明のキャッシュ制御装置を含む情報処理シ
ステムの一実施の形態を示すブロック図である。
ステムの一実施の形態を示すブロック図である。
【図２】図１の自系キャッシュ制御部、他系キャッシュ
制御部および双方向バスの詳細を示すブロック図であ
る。
制御部および双方向バスの詳細を示すブロック図であ
る。
１，１ａ ＣＰＵ（中央処理装置） ２，２ａ キャッシュ ３，３ａ 自系キャッシュ制御部 ４，４ａ 他系キャッシュ制御部 ５ 双方向バス ６ システムバス ７ 主記憶装置 １０，１０ａ キャッシュ制御装置 ２１ 自系キャッシュ制御回路 ２２ 自系キャッシュヒット判定部 ２３ 他系キャッシュ検索制御回路 ２４ データ選択制御回路 ２５ データ選択部 ２６ システムバスコマンド作成部 ２７ 他系キャッシュ制御回路 ２８ 他系キャッシュヒット判定部 ２９ データ送出制御回路 ３０ アドレスバス ３１ データバス ３２ ステータスバス
Claims (2)
- 【請求項１】 主記憶装置のメモリの一部をコピーとし
て持つキャッシュメモリをそれぞれ有する複数のプロセ
ッサおよび主記憶装置がシステムバスを介して接続され
るマルチプロセッサ型情報処理システムに用いられるキ
ャッシュ制御装置であって、 自プロセッサに対応して設けられた自系キャッシュと、
他プロセッサに対応して設けられた他系キャッシュとの
間でそれぞれアドレス，データおよびキャッシュヒット
判定情報の交換を行うための双方向バスと；前記自プロ
セッサからのキャッシュ検索要求を受け前記自系キャッ
シュをアクセスする自系キャッシュ制御回路と、前記自
系キャッシュ制御回路から送られたアドレスが前記自系
キャッシュに登録されているか否かを判定する自系キャ
ッシュヒット判定部と、前記自プロセッサからのキャッ
シュ検索要求を受け前記双方向バスの使用権を取得し前
記他系キャッシュに対しキャッシュ検索要求を出す他系
キャッシュ検索制御回路と、前記自系キャッシュ内のデ
ータを前記自プロセッサに送るか前記他系キャッシュ内
のデータを前記自プロセッサに送るか主記憶装置にデー
タのリード要求を出すかそのいずれかを選択させる信号
を作成するデータ選択制御回路と、前記データ選択制御
回路からの信号を受け取り前記自系キャッシュまたは前
記他系キャッシュに該当アドレスが存在する場合にいず
れかのキャッシュ内データを選択するデータ選択部と、
前記データ選択制御回路からの信号を受け取り前記自系
キャッシュおよび前記他系キャッシュ内に該当アドレス
が存在しない場合に主記憶装置に対しデータのリード要
求をするためのシステムバス命令を作成するシステムバ
スコマンド作成部とを備える自系キャッシュ制御部と；
前記他プロセッサに対応して設けられた前記他系キャッ
シュ検索制御回路からのキャッシュ検索要求を受け前記
自系キャッシュをアクセスする他系キャッシュ制御回路
と、前記他系キャッシュ制御回路から送られたアドレス
が前記自系キャッシュに登録されているか否かを判定す
る他系キャッシュヒット判定部と、前記他系キャッシュ
ヒット判定部からのヒット判定信号を受け取り前記自系
キャッシュ内データを前記データバスに送出するデータ
送出制御回路とを備える他系キャッシュ制御部と；を含
むことを特徴とするキャッシュ制御装置。 - 【請求項２】 前記データ選択制御回路は、前記他系キ
ャッシュ検索制御回路からの前記双方向バスの使用権取
得結果と、前記自系キャッシュヒット判定部からのヒッ
ト判定信号と、前記他プロセッサに対応して設けられた
後述の他系キャッシュヒット判定部からのヒット判定情
報とを受けることを特徴とする請求項１記載のキャッシ
ュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192222A JPH0944401A (ja) | 1995-07-27 | 1995-07-27 | キャッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192222A JPH0944401A (ja) | 1995-07-27 | 1995-07-27 | キャッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0944401A true JPH0944401A (ja) | 1997-02-14 |
Family
ID=16287701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7192222A Pending JPH0944401A (ja) | 1995-07-27 | 1995-07-27 | キャッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0944401A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861896B1 (ko) * | 2005-04-28 | 2008-10-09 | 엔이씨 일렉트로닉스 가부시키가이샤 | 데이터 프로세싱 장치 및 데이터 프로세싱 방법 |
| JP2015228060A (ja) * | 2014-05-30 | 2015-12-17 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02236749A (ja) * | 1988-08-16 | 1990-09-19 | Internatl Business Mach Corp <Ibm> | キャッシュ制御装置 |
| JPH04291642A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | キャッシュ制御方式 |
| JPH0535697A (ja) * | 1991-07-25 | 1993-02-12 | Mitsubishi Electric Corp | マルチプロセツサシステム |
-
1995
- 1995-07-27 JP JP7192222A patent/JPH0944401A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02236749A (ja) * | 1988-08-16 | 1990-09-19 | Internatl Business Mach Corp <Ibm> | キャッシュ制御装置 |
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| JPH0535697A (ja) * | 1991-07-25 | 1993-02-12 | Mitsubishi Electric Corp | マルチプロセツサシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |