JPH09146840A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH09146840A JPH09146840A JP7300035A JP30003595A JPH09146840A JP H09146840 A JPH09146840 A JP H09146840A JP 7300035 A JP7300035 A JP 7300035A JP 30003595 A JP30003595 A JP 30003595A JP H09146840 A JPH09146840 A JP H09146840A
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Abstract
(57)【要約】
【課題】キャッシュメモリを備えた複数のプロセッサ
と、メモリコントローラとを共通のバスで接続して構成
されたマルチプロセッサシステムにおいて、効率の良い
メインメモリアクセスを行い、高速なデータ伝送を実現
する。 【解決手段】プロセッサ１からメインメモリ１０へのリ
ードリクエストが発行されると、受信用バッファ４に要
求データのアドレスがセットされる。同時に、データプ
リフェッチ機能切替部８は、過去のキャッシュチェック
結果の累計により、受信制御部９を通して受信用バッフ
ァ４のアドレスで指定されるメインメモリ１０からデー
タの読み出しの実行、抑止の切り替えを行う。判定部６
は各プロセッサからのキャッシュチェック結果報告から
最新データの場所を判定する。
と、メモリコントローラとを共通のバスで接続して構成
されたマルチプロセッサシステムにおいて、効率の良い
メインメモリアクセスを行い、高速なデータ伝送を実現
する。 【解決手段】プロセッサ１からメインメモリ１０へのリ
ードリクエストが発行されると、受信用バッファ４に要
求データのアドレスがセットされる。同時に、データプ
リフェッチ機能切替部８は、過去のキャッシュチェック
結果の累計により、受信制御部９を通して受信用バッフ
ァ４のアドレスで指定されるメインメモリ１０からデー
タの読み出しの実行、抑止の切り替えを行う。判定部６
は各プロセッサからのキャッシュチェック結果報告から
最新データの場所を判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のプロセッサ
からなるマルチプロセッサシステムに関し、特にプロセ
ッサとメインメモリとの間にコントローラを備えた場合
に、メインメモリへのアクセスで高速なデータ転送を行
なうマルチプロセッサシステムに関する。
からなるマルチプロセッサシステムに関し、特にプロセ
ッサとメインメモリとの間にコントローラを備えた場合
に、メインメモリへのアクセスで高速なデータ転送を行
なうマルチプロセッサシステムに関する。
【０００２】
【従来の技術】情報処理装置においては、一般にメモリ
アクセスを高速に行うために、小容量、高速アクセスの
キャッシュメモリを備えている。このキャッシュメモリ
は一定または任意の大きさのブロックに分割され、メイ
ンメモリのデータの一部を保持している。
アクセスを高速に行うために、小容量、高速アクセスの
キャッシュメモリを備えている。このキャッシュメモリ
は一定または任意の大きさのブロックに分割され、メイ
ンメモリのデータの一部を保持している。
【０００３】マルチプロセッサを制御する一方式とし
て、各プロセッサが共通バスに接続される方式がある。
このマルチプロセッサシステムのキャッシュ制御の方法
としては、常にキャッシュメモリとメインメモリの内容
を一致させておく方法と、キャッシュメモリに書き込ま
れたデータをすぐにはメインメモリに書き戻さず、その
データが置き換えの対象となったときに、書き戻す方法
がある。前者の場合はキャッシュ一致制御は必要ない
が、後者の場合にはキャッシュメモリとメインメモリの
内容が必ずしも一致していないので、マルチプロセッサ
システムでは、メインメモリの内容と２台以上の複数の
プロセッサのデータが異なっていると矛盾が生じる。こ
のためキャッシュ一致制御が必要となる。
て、各プロセッサが共通バスに接続される方式がある。
このマルチプロセッサシステムのキャッシュ制御の方法
としては、常にキャッシュメモリとメインメモリの内容
を一致させておく方法と、キャッシュメモリに書き込ま
れたデータをすぐにはメインメモリに書き戻さず、その
データが置き換えの対象となったときに、書き戻す方法
がある。前者の場合はキャッシュ一致制御は必要ない
が、後者の場合にはキャッシュメモリとメインメモリの
内容が必ずしも一致していないので、マルチプロセッサ
システムでは、メインメモリの内容と２台以上の複数の
プロセッサのデータが異なっていると矛盾が生じる。こ
のためキャッシュ一致制御が必要となる。
【０００４】一般的には、キャッシュ内にそのデータが
システム内で最新のデータであることを示すタグを設
け、一時期には唯一台のプロセッサしか最新のデータを
持てないようにキャッシュ一致を行う。すなわち、自分
が最新のデータを持っている場合はキャッシュ内のデー
タを使う。データを持っていないか最新でない場合は、
他のプロセッサかメインメモリにあるデータが最新であ
るので、それを自分のキャッシュに入れ、最新のデータ
であることを示すタグを付けるなどすればよい。
システム内で最新のデータであることを示すタグを設
け、一時期には唯一台のプロセッサしか最新のデータを
持てないようにキャッシュ一致を行う。すなわち、自分
が最新のデータを持っている場合はキャッシュ内のデー
タを使う。データを持っていないか最新でない場合は、
他のプロセッサかメインメモリにあるデータが最新であ
るので、それを自分のキャッシュに入れ、最新のデータ
であることを示すタグを付けるなどすればよい。
【０００５】共通バスを利用したシステムでは、各プロ
セッサが他のプロセッサのメインメモリへのリクエスト
要求をスヌープすることで、このキャッシュ一致制御を
行う。すなわち、メインメモリにデータ要求のリクエス
トが出た場合に、各プロセッサは自分のキャッシュのチ
ェックを行ない、最新のデータを持っているプロセッサ
はそのデータをバス上に出力し、キャッシュ内のタグを
リセットする。一方、リクエストを出したプロセッサは
このデータを取り込み、タグをリセットする。さらに、
メモリコントローラにより同時にメインメモリの内容も
更新される。また、最新のデータがメインメモリにある
ような場合には、メモリコントローラはメインメモリに
対してリードリクエストを発行し、このデータをプロセ
ッサに転送する。
セッサが他のプロセッサのメインメモリへのリクエスト
要求をスヌープすることで、このキャッシュ一致制御を
行う。すなわち、メインメモリにデータ要求のリクエス
トが出た場合に、各プロセッサは自分のキャッシュのチ
ェックを行ない、最新のデータを持っているプロセッサ
はそのデータをバス上に出力し、キャッシュ内のタグを
リセットする。一方、リクエストを出したプロセッサは
このデータを取り込み、タグをリセットする。さらに、
メモリコントローラにより同時にメインメモリの内容も
更新される。また、最新のデータがメインメモリにある
ような場合には、メモリコントローラはメインメモリに
対してリードリクエストを発行し、このデータをプロセ
ッサに転送する。
【０００６】このように、共通バスを利用した方式にお
いては、あるプロセッサのキャッシュメモリの内容を他
プロセッサへ転送するため、またはプロセッサとメイン
メモリとの間でデータを送受信するため等により、共通
バスの占有が生じ、その頻度によってはシステム全体の
処理能力を低下させる欠点があった。このような欠点を
解決するための従来技術として、１対１のプロセッサ間
における個別的なデータ転送または１対複数のプロセッ
サ間におけるデータ転送が可能になるように、共通バス
をコントロールするバスコントローラを備えたマルチプ
ロセッサシステムのデータ転送方式がある（例えば、特
開昭５６- ４４９５４号公報を参照）。
いては、あるプロセッサのキャッシュメモリの内容を他
プロセッサへ転送するため、またはプロセッサとメイン
メモリとの間でデータを送受信するため等により、共通
バスの占有が生じ、その頻度によってはシステム全体の
処理能力を低下させる欠点があった。このような欠点を
解決するための従来技術として、１対１のプロセッサ間
における個別的なデータ転送または１対複数のプロセッ
サ間におけるデータ転送が可能になるように、共通バス
をコントロールするバスコントローラを備えたマルチプ
ロセッサシステムのデータ転送方式がある（例えば、特
開昭５６- ４４９５４号公報を参照）。
【０００７】しかし、上記した方式は、特に１つのプロ
セッサから複数のプロセッサに一斉に同じデータを転送
する場合においては共通バスの占有時間の短縮には効果
があるものの、メインメモリのアクセス時間に対しては
あまり寄与することができない。このためマルチプロセ
ッサシステム全体の処理能力向上のためにはメインメモ
リへのアクセス時間を有効に用いることが重要な課題と
なっている。
セッサから複数のプロセッサに一斉に同じデータを転送
する場合においては共通バスの占有時間の短縮には効果
があるものの、メインメモリのアクセス時間に対しては
あまり寄与することができない。このためマルチプロセ
ッサシステム全体の処理能力向上のためにはメインメモ
リへのアクセス時間を有効に用いることが重要な課題と
なっている。
【０００８】
【発明が解決しようとする課題】前述したように、メイ
ンメモリへのアクセス時間を有効に用いるため、従来の
方式ではプロセッサのリクエストがメインメモリからの
リードリクエストである場合、メモリコントローラは各
プロセッサのキャッシュチェックの結果を待たずに、メ
インメモリに対してリードリクエストを出してデータの
先読み（プリフェッチ）を行っている。これは、各プロ
セッサのキャッシュチェックの結果、最新のデータがメ
インメモリにあることが判明した時点でメインメモリに
対してリードリクエストを出す場合に比べて素早いレス
ポンスを得ることができ、高速にデータを転送すること
が出来るからである。しかし最新のデータが他のプロセ
ッサにある場合、このプリフェッチは無駄になってしま
う。さらにプリフェッチによるメインメモリへのアクセ
スにより、他からのメインメモリアクセスを遅らせてし
まうという問題がある。
ンメモリへのアクセス時間を有効に用いるため、従来の
方式ではプロセッサのリクエストがメインメモリからの
リードリクエストである場合、メモリコントローラは各
プロセッサのキャッシュチェックの結果を待たずに、メ
インメモリに対してリードリクエストを出してデータの
先読み（プリフェッチ）を行っている。これは、各プロ
セッサのキャッシュチェックの結果、最新のデータがメ
インメモリにあることが判明した時点でメインメモリに
対してリードリクエストを出す場合に比べて素早いレス
ポンスを得ることができ、高速にデータを転送すること
が出来るからである。しかし最新のデータが他のプロセ
ッサにある場合、このプリフェッチは無駄になってしま
う。さらにプリフェッチによるメインメモリへのアクセ
スにより、他からのメインメモリアクセスを遅らせてし
まうという問題がある。
【０００９】本発明の目的は、メモリコントローラ内に
メインメモリのデータプリフェッチの抑止、実行を切り
替える機能を設けることにより、データプリフェッチの
機能を有効に生かしつつ、その弊害となっているメイン
メモリアクセスの遅延を解消し、高速なメインメモリア
クセスを可能とするマルチプロセッサ装置を提供するこ
とである。
メインメモリのデータプリフェッチの抑止、実行を切り
替える機能を設けることにより、データプリフェッチの
機能を有効に生かしつつ、その弊害となっているメイン
メモリアクセスの遅延を解消し、高速なメインメモリア
クセスを可能とするマルチプロセッサ装置を提供するこ
とである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明によれば、複数のプロセッサと、各プロセッ
サ毎に設けられデータを一時保持するキャッシュメモリ
と、データを記憶するメインメモリと、該メインメモリ
に対するプロセッサからのアクセスを制御するメモリ制
御装置とを備え、前記各プロセッサと前記メモリ制御装
置とを共通のバスで接続して構成されたマルチプロセッ
サシステムにおいて、前記メモリ制御装置は、各プロセ
ッサに当該プロセッサが読みだしたいデータが当該プロ
セッサのキャッシュメモリに保持されていないキャッシ
ュミスが発生し、当該プロセッサからリードリクエスト
が発行されたとき、当該プロセッサが読みだしたいデー
タが他のプロセッサのキャッシュに存在するかメインメ
モリに存在するかをチェックするチェック手段と、該チ
ェック手段によりチェックした結果を累計し、読みだし
たいデータがメインメモリに存在した頻度を集計する集
計手段と、前記プロセッサからリードリクエストが発行
されたとき、前記頻度が所定の値以上である場合に、前
記チェック手段によるチェック結果を待たずに、前記メ
インメモリに対してリードリクエストを発行して該メイ
ンメモリから読みだしたいデータの先読みを実行する切
り替え制御手段と、前記チェック手段によるチェックの
結果、前記プロセッサが読みだしたいデータが他のプロ
セッサのキャッシュに存在する場合には、該他のプロセ
ッサのキャッシュから前記プロセッサが読みだしたいデ
ータを前記プロセッサに転送するように制御し、前記プ
ロセッサが読みだしたいデータが他のプロセッサのキャ
ッシュに存在しない場合には、前記メインメモリから先
読みしたデータを前記プロセッサに転送するように制御
する手段と、を有することができる。
に、本発明によれば、複数のプロセッサと、各プロセッ
サ毎に設けられデータを一時保持するキャッシュメモリ
と、データを記憶するメインメモリと、該メインメモリ
に対するプロセッサからのアクセスを制御するメモリ制
御装置とを備え、前記各プロセッサと前記メモリ制御装
置とを共通のバスで接続して構成されたマルチプロセッ
サシステムにおいて、前記メモリ制御装置は、各プロセ
ッサに当該プロセッサが読みだしたいデータが当該プロ
セッサのキャッシュメモリに保持されていないキャッシ
ュミスが発生し、当該プロセッサからリードリクエスト
が発行されたとき、当該プロセッサが読みだしたいデー
タが他のプロセッサのキャッシュに存在するかメインメ
モリに存在するかをチェックするチェック手段と、該チ
ェック手段によりチェックした結果を累計し、読みだし
たいデータがメインメモリに存在した頻度を集計する集
計手段と、前記プロセッサからリードリクエストが発行
されたとき、前記頻度が所定の値以上である場合に、前
記チェック手段によるチェック結果を待たずに、前記メ
インメモリに対してリードリクエストを発行して該メイ
ンメモリから読みだしたいデータの先読みを実行する切
り替え制御手段と、前記チェック手段によるチェックの
結果、前記プロセッサが読みだしたいデータが他のプロ
セッサのキャッシュに存在する場合には、該他のプロセ
ッサのキャッシュから前記プロセッサが読みだしたいデ
ータを前記プロセッサに転送するように制御し、前記プ
ロセッサが読みだしたいデータが他のプロセッサのキャ
ッシュに存在しない場合には、前記メインメモリから先
読みしたデータを前記プロセッサに転送するように制御
する手段と、を有することができる。
【００１１】
【発明の実施の形態】各プロセッサと共通のバスで接続
されたメモリコントローラ内に、プロセッサからメイン
メモリにリードリクエストが発行されたときに、メイン
メモリが最新のデータを持っているか否かを過去の頻度
から判定し、メインメモリからデータのプリフェッチの
抑止、実行の切り替えを制御する機能を設ける。この切
り替え機能によって、無駄のないメインメモリアクセス
が行われ、メインメモリアクセスの高速化が図られる。
また、これによりシステムの資源を効率良く利用でき、
その処理能力を最大限に発揮することができる。
されたメモリコントローラ内に、プロセッサからメイン
メモリにリードリクエストが発行されたときに、メイン
メモリが最新のデータを持っているか否かを過去の頻度
から判定し、メインメモリからデータのプリフェッチの
抑止、実行の切り替えを制御する機能を設ける。この切
り替え機能によって、無駄のないメインメモリアクセス
が行われ、メインメモリアクセスの高速化が図られる。
また、これによりシステムの資源を効率良く利用でき、
その処理能力を最大限に発揮することができる。
【００１２】以下、本発明の実施の形態を図面を用いて
具体的に説明する。
具体的に説明する。
【００１３】図１は、本発明の実施の形態の構成図であ
る。この構成図においては、２台のプロセッサと共通の
バスで接続されたメモリコントローラとメインメモリか
らなるマルチプロセッサシステムの構成を示す。
る。この構成図においては、２台のプロセッサと共通の
バスで接続されたメモリコントローラとメインメモリか
らなるマルチプロセッサシステムの構成を示す。
【００１４】図１において、１、２はそれぞれキャッシ
ュメモリ１a、２aを備えたプロセッサであり、１０はメ
インメモリである。３はプロセッサ１、２とメインメモ
リ１０との間でデータのコントロールを行なうメモリコ
ントローラ（メモリ制御装置）である。４は受信用バッ
ファであり、５はメインメモリからのデータをプロセッ
サに送信するための送信用データバッファである。１０
１はアドレス／データバス、１０２、１０３はそれぞれ
プロセッサ１、２のキャッシュチェック結果報告のため
の伝送路である。
ュメモリ１a、２aを備えたプロセッサであり、１０はメ
インメモリである。３はプロセッサ１、２とメインメモ
リ１０との間でデータのコントロールを行なうメモリコ
ントローラ（メモリ制御装置）である。４は受信用バッ
ファであり、５はメインメモリからのデータをプロセッ
サに送信するための送信用データバッファである。１０
１はアドレス／データバス、１０２、１０３はそれぞれ
プロセッサ１、２のキャッシュチェック結果報告のため
の伝送路である。
【００１５】６はプロセッサ１及び２のキャッシュチェ
ック結果の報告を受けて、最新データの場所を判定する
判定部であり、この判定結果により送信制御部８を通し
て送信用データバッファ５を制御しメインメモリ１０の
データをプロセッサに転送するか、しないかの制御を行
う。
ック結果の報告を受けて、最新データの場所を判定する
判定部であり、この判定結果により送信制御部８を通し
て送信用データバッファ５を制御しメインメモリ１０の
データをプロセッサに転送するか、しないかの制御を行
う。
【００１６】８は判定部６での過去の判定結果を累計
し、その結果から最新データがメインメモリに存在した
頻度を計算し、その頻度により、受信制御部９を通して
受信用バッファ４を制御しメインメモリ１０のデータプ
リフェッチを行うか、行わないかを切り替えるデータプ
リフェッチ機能切替え部である。
し、その結果から最新データがメインメモリに存在した
頻度を計算し、その頻度により、受信制御部９を通して
受信用バッファ４を制御しメインメモリ１０のデータプ
リフェッチを行うか、行わないかを切り替えるデータプ
リフェッチ機能切替え部である。
【００１７】図２に、本発明のリードリクエスト処理の
フローチャートを示す。以下に、図１、２を参照しなが
ら本発明の処理動作を説明する。
フローチャートを示す。以下に、図１、２を参照しなが
ら本発明の処理動作を説明する。
【００１８】プロセッサ１からメインメモリ１０へのリ
ードリクエストが発行されると、受信用バッファ４に要
求データのアドレスがセットされる（ステップ２０
１）。同時に、データプリフェッチ機能切替部８は、過
去のキャッシュチェック結果の累計により、データプリ
フェッチを実行するか抑止するかの切り替えを行う（ス
テップ２０２）。データプリフェッチを行う場合には、
受信制御部９を通して該受信用バッファ４のアドレスで
指定されるメインメモリ１０からデータを読み込み（ス
テップ２０３）、送信用データバッファ５にセットする
（ステップ２０７）。この間に、各プロセッサからのキ
ャッシュチェック結果報告が判定部６に集められる（ス
テップ２０４）。キャッシュチェック結果報告がそろう
と判定部６は最新データの場所を判定する（ステップ２
０５）。最新データが他プロセッサ２にある場合には、
他プロセッサ２がプロセッサ１の要求データをアドレス
／データバス１０１に出力してデータの転送を行う（ス
テップ２０６）。この時、送信制御部７はデータプリフ
ェッチにより送信用データバッファ５にセットされてい
るデータを廃棄する。他プロセッサ２が最新データを持
っていない場合には、送信制御部７は送信用データバッ
ファ５にセットされているデータをアドレス／データバ
ス１０１を介してプロセッサ１に転送する（ステップ２
０８）。
ードリクエストが発行されると、受信用バッファ４に要
求データのアドレスがセットされる（ステップ２０
１）。同時に、データプリフェッチ機能切替部８は、過
去のキャッシュチェック結果の累計により、データプリ
フェッチを実行するか抑止するかの切り替えを行う（ス
テップ２０２）。データプリフェッチを行う場合には、
受信制御部９を通して該受信用バッファ４のアドレスで
指定されるメインメモリ１０からデータを読み込み（ス
テップ２０３）、送信用データバッファ５にセットする
（ステップ２０７）。この間に、各プロセッサからのキ
ャッシュチェック結果報告が判定部６に集められる（ス
テップ２０４）。キャッシュチェック結果報告がそろう
と判定部６は最新データの場所を判定する（ステップ２
０５）。最新データが他プロセッサ２にある場合には、
他プロセッサ２がプロセッサ１の要求データをアドレス
／データバス１０１に出力してデータの転送を行う（ス
テップ２０６）。この時、送信制御部７はデータプリフ
ェッチにより送信用データバッファ５にセットされてい
るデータを廃棄する。他プロセッサ２が最新データを持
っていない場合には、送信制御部７は送信用データバッ
ファ５にセットされているデータをアドレス／データバ
ス１０１を介してプロセッサ１に転送する（ステップ２
０８）。
【００１９】データプリフェッチを行わない場合には、
各プロセッサからのキャッシュチェック結果報告により
判定部６が最新データの場所を判定するまで、受信制御
部９は受信用バッファ４からメインメモリ１０へのデー
タの読み出しを抑止する（ステップ２０５）。その後、
最新データの場所が判明して最新データが他プロセッサ
２にある場合には、他プロセッサ２がプロセッサ１の要
求データをアドレス／データバス１０１に出力してデー
タの転送を行う（ステップ２０６）。他プロセッサ２が
最新データを持っていない場合には、受信制御部９は受
信用バッファ４からメインメモリ１０のデータの読み出
しを行って（ステップ２０３）送信用データバッファ５
にセットし（ステップ２０７）、送信制御部７は送信用
データバッファ５にセットされているデータをアドレス
／データバス１０１を介してプロセッサ１に転送する
（ステップ２０８）。
各プロセッサからのキャッシュチェック結果報告により
判定部６が最新データの場所を判定するまで、受信制御
部９は受信用バッファ４からメインメモリ１０へのデー
タの読み出しを抑止する（ステップ２０５）。その後、
最新データの場所が判明して最新データが他プロセッサ
２にある場合には、他プロセッサ２がプロセッサ１の要
求データをアドレス／データバス１０１に出力してデー
タの転送を行う（ステップ２０６）。他プロセッサ２が
最新データを持っていない場合には、受信制御部９は受
信用バッファ４からメインメモリ１０のデータの読み出
しを行って（ステップ２０３）送信用データバッファ５
にセットし（ステップ２０７）、送信制御部７は送信用
データバッファ５にセットされているデータをアドレス
／データバス１０１を介してプロセッサ１に転送する
（ステップ２０８）。
【００２０】図３は、キャッシュミスによってプロセッ
サ１からリードリクエストが発行されたとき、データプ
リフェッチを行う場合に、プロセッサ２が最新のデータ
を持っていなかったときの転送動作のタイムチャートを
示す。図１、３を参照しながら動作を説明する。
サ１からリードリクエストが発行されたとき、データプ
リフェッチを行う場合に、プロセッサ２が最新のデータ
を持っていなかったときの転送動作のタイムチャートを
示す。図１、３を参照しながら動作を説明する。
【００２１】プロセッサ１がキャッシュ１aをアクセス
したところ、キャッシュ１aに中にデータが存在せず、
キャッシュミスしたとする。このキャッシュミスによ
り、プロセッサ１はアドレス／データバス１０１にリー
ドリクエストを発行すると共に、リードすべきアドレス
を送出する。このアドレスは受信用バッファ４にセット
される。データプリフェッチ機能切替部８は、過去のキ
ャッシュチェック結果の累計により、データプリフェッ
チを実行するか抑止するかの切り替えを行う。ここで
は、データプリフェッチを行うので、受信制御部９から
受信用バッファ４を通して、メインメモリ１０に対しデ
ータの読み出しを行う。同時に判定部６は各プロセッサ
からのキャッシュチェック結果報告により最新データの
場所を判定する。ここでは、プロセッサ２が最新のデー
タを持っていないので、メインメモリ１０のデータの読
み出しが終わり、送信用データバッファ５にデータがセ
ットされたところで、送信制御部７は送信用データバッ
ファ５のデータをアドレス／データバス１０１を介して
プロセッサ１に送信する。
したところ、キャッシュ１aに中にデータが存在せず、
キャッシュミスしたとする。このキャッシュミスによ
り、プロセッサ１はアドレス／データバス１０１にリー
ドリクエストを発行すると共に、リードすべきアドレス
を送出する。このアドレスは受信用バッファ４にセット
される。データプリフェッチ機能切替部８は、過去のキ
ャッシュチェック結果の累計により、データプリフェッ
チを実行するか抑止するかの切り替えを行う。ここで
は、データプリフェッチを行うので、受信制御部９から
受信用バッファ４を通して、メインメモリ１０に対しデ
ータの読み出しを行う。同時に判定部６は各プロセッサ
からのキャッシュチェック結果報告により最新データの
場所を判定する。ここでは、プロセッサ２が最新のデー
タを持っていないので、メインメモリ１０のデータの読
み出しが終わり、送信用データバッファ５にデータがセ
ットされたところで、送信制御部７は送信用データバッ
ファ５のデータをアドレス／データバス１０１を介して
プロセッサ１に送信する。
【００２２】図４は、データプリフェッチを行わない場
合に、キャッシュミスによってプロセッサ１からリード
リクエストが発行され、プロセッサ２が最新のデータを
持っているときの転送動作のタイムチャートを示す。図
１、４を参照しながら動作を説明する。
合に、キャッシュミスによってプロセッサ１からリード
リクエストが発行され、プロセッサ２が最新のデータを
持っているときの転送動作のタイムチャートを示す。図
１、４を参照しながら動作を説明する。
【００２３】プロセッサ１のキャッシュミスにより、プ
ロセッサ１はアドレス／データバス１０１にリードリク
エストを発行すると共に、リードすべきアドレスを送出
する。このアドレスは受信用バッファ４にセットされ
る。データプリフェッチ機能切替部８は、過去のキャッ
シュチェック結果の累計により、データプリフェッチを
実行するか抑止するかの切り替えを行う。ここでは、デ
ータプリフェッチを行わないので、受信制御部９を通し
て受信用バッファ４からメインメモリ１０へのデータの
読み出しを抑止する。同時に判定部６は各プロセッサか
らのキャッシュチェック結果報告により最新データの場
所を判定する。ここでは、プロセッサ２が最新のデータ
を持っているので、プロセッサ２がプロセッサ１の要求
データをアドレス／データバス１０１に出力してデータ
の転送を行う。
ロセッサ１はアドレス／データバス１０１にリードリク
エストを発行すると共に、リードすべきアドレスを送出
する。このアドレスは受信用バッファ４にセットされ
る。データプリフェッチ機能切替部８は、過去のキャッ
シュチェック結果の累計により、データプリフェッチを
実行するか抑止するかの切り替えを行う。ここでは、デ
ータプリフェッチを行わないので、受信制御部９を通し
て受信用バッファ４からメインメモリ１０へのデータの
読み出しを抑止する。同時に判定部６は各プロセッサか
らのキャッシュチェック結果報告により最新データの場
所を判定する。ここでは、プロセッサ２が最新のデータ
を持っているので、プロセッサ２がプロセッサ１の要求
データをアドレス／データバス１０１に出力してデータ
の転送を行う。
【００２４】上記したように、本発明においては、メモ
リコントローラ３中にデータプリフェッチ機能切替部８
を設けることにより、無駄のないメインメモリアクセス
が行われ、メインメモリアクセスの高速化を図ることが
できる。
リコントローラ３中にデータプリフェッチ機能切替部８
を設けることにより、無駄のないメインメモリアクセス
が行われ、メインメモリアクセスの高速化を図ることが
できる。
【００２５】なお、上記した実施の形態は、プロセッサ
が２台で構成されたマルチプロセッサシステムの例であ
るが、プロセッサが３台以上のマルチプロセッサシステ
ムにおいても、同様にキャッシュチェック結果報告を集
計し、データプリフェッチ機能を切り替えることにより
メインメモリアクセスの高速化を図ることができる。
が２台で構成されたマルチプロセッサシステムの例であ
るが、プロセッサが３台以上のマルチプロセッサシステ
ムにおいても、同様にキャッシュチェック結果報告を集
計し、データプリフェッチ機能を切り替えることにより
メインメモリアクセスの高速化を図ることができる。
【００２６】
【発明の効果】以上、説明したように、本発明によれ
ば、メモリコントローラ中にデータプリフェッチを切り
替える機能を設けているので、無駄のないメインメモリ
アクセスが行われ、高速にメインメモリアクセスを行う
ことができる。また、これによりシステムの資源を効率
良く利用でき、その処理能力を最大限に発揮することが
できる。
ば、メモリコントローラ中にデータプリフェッチを切り
替える機能を設けているので、無駄のないメインメモリ
アクセスが行われ、高速にメインメモリアクセスを行う
ことができる。また、これによりシステムの資源を効率
良く利用でき、その処理能力を最大限に発揮することが
できる。
【図１】本発明の一実施の形態の構成図である。
【図２】本発明のリードリクエスト処理のフローチャー
トを示す。
トを示す。
【図３】リードリクエスト発行時、データプリフェッチ
を行う場合に、プロセッサ２が最新のデータを持ってい
なかったときの転送動作のタイムチャートを示す。
を行う場合に、プロセッサ２が最新のデータを持ってい
なかったときの転送動作のタイムチャートを示す。
【図４】リードリクエスト発行時、データプリフェッチ
を行わない場合に、プロセッサ２が最新のデータを持っ
ているときの転送動作のタイムチャートを示す。
を行わない場合に、プロセッサ２が最新のデータを持っ
ているときの転送動作のタイムチャートを示す。
【符号の説明】 １、２ プロセッサ １a、２a キャッシュメモリ ３ メモリコントローラ ４ 受信用バッファ ５ 送信用データバッファ ６ キャッシュチェック結果判定部 ７ 送信制御部 ８ データプリフェッチ機能切替部 ９ 受信制御部 １０ メインメモリ １０１ アドレス／データバス １０２、１０３ キャッシュチェック結果報告のための
伝送路
伝送路
Claims (1)
- 【請求項１】複数のプロセッサと、各プロセッサ毎に設
けられデータを一時保持するキャッシュメモリと、デー
タを記憶するメインメモリと、該メインメモリに対する
プロセッサからのアクセスを制御するメモリ制御装置
と、前記各プロセッサと前記メモリ制御装置とを共通に
接続するバスとを有し、 前記メモリ制御装置は、 プロセッサが読みだしたいデータが当該プロセッサのキ
ャッシュメモリに保持されていないキャッシュミスが発
生し、当該プロセッサからリードリクエストが発行され
たとき、当該プロセッサが読みだしたいデータが他のプ
ロセッサのキャッシュに存在するかメインメモリに存在
するかをチェックするチェック手段と、 前記プロセッサからリードリクエストが発行されたと
き、前記チェック手段によるチェック結果を待たずに、
前記メインメモリに対してリードリクエストを発行して
該メインメモリから読みだしたいデータの先読みを実行
する先読み手段と、 前記チェック手段によるチェックの結果、前記プロセッ
サが読みだしたいデータが他のプロセッサのキャッシュ
に存在する場合には、該他のプロセッサのキャッシュか
ら前記プロセッサが読みだしたいデータを前記プロセッ
サに転送するように制御し、前記プロセッサが読みだし
たいデータが他のプロセッサのキャッシュに存在しない
場合には、前記メインメモリから先読みしたデータを前
記プロセッサに転送するように制御する手段と、 を有するマルチプロセッサシステムであって、 前記チェック手段によりチェックした結果を累計し、読
みだしたいデータがメインメモリに存在した頻度を集計
する集計手段と、 前記頻度が所定の値未満である場合に、前記先読み手段
の前記先読みの実行を抑止する先読み抑止手段と、 を有することを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300035A JPH09146840A (ja) | 1995-11-17 | 1995-11-17 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300035A JPH09146840A (ja) | 1995-11-17 | 1995-11-17 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146840A true JPH09146840A (ja) | 1997-06-06 |
Family
ID=17879925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7300035A Pending JPH09146840A (ja) | 1995-11-17 | 1995-11-17 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6880046B1 (en) | 1999-12-13 | 2005-04-12 | Fujitsu Limited | Multiprocessor system and memory access method |
-
1995
- 1995-11-17 JP JP7300035A patent/JPH09146840A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6880046B1 (en) | 1999-12-13 | 2005-04-12 | Fujitsu Limited | Multiprocessor system and memory access method |
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