JPS62224846A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎翫旦Ｉ 本発明はメモリ制御装置に関し、特にＣＰｔＪ（中央処
理装置）へのデータ転送をブロック単位（ブロックデー
タ）で実行するメモリ制御２Ｉｌ装置に関する。

従来技術 従来、キャッシュメモリを有し、ｃＰＵとの間のデータ
転送でブロックデータ転送を実行するメモリ制御装置で
は、ＣＰｔＪが２台接続されている場合に、両方のＣＰ
ＩＪからの主記憶アクセス要求が同時に受付けられると
、この主記憶アクセス要求は交互に選択されて処理され
ていた。このとき、先行する主記憶アクセス要求がブロ
ックデータ転送要求の場合は、後続の読出し要求系の処
理は、先行するブロックデータ転送処理の終了を持って
実行されていた。後続の読出し要求がブロックデータ転
送要求であり、先行する主記憶アクセス要求と同一アド
レスの場合は、二度連続して同一ブロックデータ転送処
理を実行していた。

このように、２台のＣＰＵがらのブロックデータ転送要
求が同時に受付けられた場合、先行するＣＰＵのブロッ
クデータ転送処理の終了を待って、後続のＣＰＵのブロ
ックデータ転送処理が実行処理されており、この両方の
ｃＰＵのブロックデー夕転送要求のアドレスが一致して
いる場合には同一処理動作を二度連続して行っているこ
ととなり、性能上の無駄があるという欠点があった。

尚、この従来技術の詳細は「日経エレクトロニクスＪ１
９８５年７月１５日号、　ｐ、ｐ、２３３〜２１９「２
レベルのキャッシュやパイプライン処理の工夫で速度を
上げた大型コンピュータＡＣＯ８１５００」に記載され
ている。

＆且立旦芳 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、複数のＣＰＵから同時に読出し要求がな
され、この読出し要求が同一の時にこの複数のＣＰＬＩ
へのリプライを一度で行うことができ、処理時間を短縮
することができるメモリ制御装置を提供することを目的
とする。

発明の構成 本発明によるメモリ制御装置は、複数の上位装置からの
読出し要求に応じてメモリをアクセスするメモリ制御装
置であって、前記上位装置からの複数の前記読出し要求
が同一か否かを判定する指令判定手段と、複数の前記読
出し要求のアドレスが同一か否かを判定するアドレス判
定手段と、前記指令判定手段の結果及び前記アドレス判
定手段の結果が共に同一の内容を示寸時、前記読出し要
求があった前記上位装置に前記読出し要求のリプライを
同時に送出するリプライ制御手段とを有することを特徴
とする。

実施例 次に、本発明について図面を参照して説明するが、それ
に先立ち第２図、第３図を用いて従来技術について説明
する。

第２図はキャッシュメモリ２５を備えた一般的なコンピ
ュータシステムであり、複数のＣＰＵ１゜２とｌ０Ｐ（
入出力処理装置＞３２．３３から発行された主記憶アク
セス要求を、メモリ制ｍ＋装置３４で選択し、この選択
された主記憶アクセス要求がキャツシュヒツトした場合
は、この主記憶アクセス要求が読出し要求であればキャ
ッシュメモリ２５からの読出しデータを要求元のＣＰＵ
１゜２又はｌ０Ｐ３２．３３に送出する。この主記憶ア
クセス要求が書込み要求であれば、この書込み要求で指
示された書込みデータをキャッシュメモリ２５に書込む
。又、この選択された主記憶アクセス要求がキャッシュ
ミスヒツトした場合は、この主記憶アクセス要求をＭＭ
ＬＪ　（主記憶装置）２６に送出する。この主記憶アク
セス要求が読出し要求であれば、ＭＭｔＪ２６からの読
出しデータ（ブロックデータ）をメモリ制御装置３４経
出で要求元のＣＰＵＩ、２又はｌ０Ｐ３２．３３に送出
し、この主記憶アクセス要求が書込み要求であれば、こ
の書込み要求で指示された書込みデータをメモリ制御装
置３４経由でＭＭＵ２６に書込む。

上記のように複数の処理装置が接続されている場合は、
各処理装置からの主記憶アクセス要求の競合やアドレス
干渉が起こるが、その制御はメモリ制御袋Ｗ１３４にて
行う。

第３図は従来のメモリ制御装置３４の回路構成を示すブ
ロック図で、ＣＰＵ１．２及びｌ０Ｐ３２．３３のアド
レス系と指令系についてのみ記述している。図において
、メモリ制御装置３４内のボート部のバッファ４〜７，
３５．３６で受付けられた主記憶アクセス要求の中でフ
ァーストインのものがレジスタ３７〜４２に格納され、
レジスタ３７〜４２に格納された複数の主記憶アクセス
要求の内１つがセレクタ４３．４４で選択される。

１つのボート内では、要求元からの要求受付順に選択さ
れるが、ボート間では要求受付順ではなくボート間の優
先度に従って選択される。選択対象となった各要求間の
優先度はｌ０Ｐ３２．３３の方がＣＰＵＩ、２よりも高
く、ＣＰＬＪＩ、２間、１０Ｐ３２．３３間では対等に
選択される。選択された主記憶アクセス要求はパイプラ
イン回路の制御下で処理される。

パイプライン回路内でのｌ０Ｐ３２．３３からの主記憶
アクセス要求に対する処理は、特に順序性は重要視して
いないが、同−ＣＰＵ１．２からの主記憶アクセス要求
に対する処理は、一般に要求受付順に従い、リプライも
要求受付順に返送する。このリプライ類を守るために次
の様な処理が行われる。ボート部からの主記憶アクセス
要求は、キャツシュヒツトの条件下で追い越しが生じな
いように選択される。例えば、先行するＣＰＵ　１　。

２からの要求がキャツシュヒツトのブロックデータ転送
処理中には、後続の読出し要求系は選択されない。

キャッシュミスヒツトはレジスタ４５から始まるパイプ
ライン回路に入ってからでないと判明しないが、これが
判明する前にパイプライン回路にすべって受入れられた
キャッシュミスヒツトした主記憶アクセス要求の次の要
求は、パイプライン回路中であっても実行されず、パイ
プライン回路の第１段階（レジスタ４５）からの後戻り
処理が行われることにより、キャッシュミスヒツトした
要求の次の要求の処理の待ち合わせが行われ、要求受付
順は守られる。キャッシュミスヒツトした主記憶アクセ
ス要求のアドレスと後続する要求のアドレスが同一の場
合にも、この後続する要求の処理は前述の処理と同様に
待ち合わせが後戻り処理により行われる。

キャツシュヒツトした主記憶アクセス要求が部分書込み
要求の時に、この要求のアドレスが後続する要求のアド
レスと同一の場合に鵠、後続する要求はそのアドレスへ
の部分書込みが終った後のデータを要求していることが
多いので、この要求はバイブライン回路での戻り処理に
よって持ち合わせが行われる。

以上の様な制御下でＣＰＬｌｌ、２からの同一の要求に
対する処理が行われる。２台接続されたＣＰＩＪｌ、２
の両方が選択対象のときく即ち、同時にボート部のレジ
スタ３７．３８に主記憶アクセス要求が格納されたとき
）は、前回選択されなかった方のボートが選択される。

例えば前回がＣＰＵ１のボートであれば、ＣＰＵ２のボ
ートが選択され、ＣＰＵ１のボートは次回選択される。

又、片方のボートだけに要求があるときは、この限りで
はなく、その要求のあるボートが選択される。

ＣＰＪＪｌ、２からの主記憶アクセス要求間では順序性
は無いが、先行するＣＰＵ１．２の主記憶アクセス要求
がブロックデータ転送要求であれば、この要求の処理中
は後続の読出し要求は選択されず待ち合わせが行われる
。ブロックデータ転送要求が選択されると、キャツシュ
ヒツトの場合はキャッシュメモリ２５から所定のデータ
長のブロックデータ読出しが数回にわたり分割して行わ
れ、要求元のＣＰＩｊｌ、２ヘリブライデータが返送さ
れる。又、キャッシュミスヒツトの場合はこの要求がＭ
ＭｔＪアクセス回路２４に送出され、ＭＭｔＪ２６から
のりプライデータ（ブロックデータ）を待って、メモリ
制御装＠３４経出で要求元のＣＰＵ１，２ヘリブライを
送出する［このときキャッシュメモリ２５にこのＭＭＩ
Ｊ　２６からのりブライデータを舊込み、また、この書
込みを行うキャッシュメモリ２５のアドレスのデータが
最新のデータである場合などには必要に応じてＭＭＵ２
６へのスワップアウトデータをスワップデータバッファ
（ＳＤＢ）３１を介してＭＭＵ２６へ送出する］後続の
読出し要求は、上記ブロックデータ転送処理の終了を待
って実行される。特に２つのＣＰＵ１，２からの主記憶
アクセス要求が同時に受付けられ、共にブロックデータ
転送要求であり、アクセスアドレスが一致している場合
は、同一ブロックデータ転送処理を二度連続して実行す
ることになり、この二度のブロックデータ転送処理によ
り無駄が生じ、このため処理時間が長くなるので性能低
下はまぬがれない。この無駄をなくし、処理時間を短縮
するために本発明はなされた。

以下本発明の一実施例について第１図を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本実施例は第３図に示す従来のメモリ制御装
置３４の構成にアドレス判定部１６と、指令判定部１７
と、要求選択制御部１８と、フリップフロップ１９と、
タイミング制御部２０と、リプライ制御部２１とを設け
たものであり、キャッシュメモリ２５の読出し、書込み
動作及びＭＭｔＪ２６のアクセス動作は第３図に示す構
成の動作内容とほぼ同じである。又、メモリ制御装置３
のボート部はＣＰＵ１．２に対するボートのみを記述し
ている。

図において、ＣＰＵ１から発行された主記憶アクセス要
求がメモリ制御装置３のボート部のアドレスバッファ４
と指令バッファ６とで受付けられ、ＣＰＵ２から発行さ
れた主記憶アクセス要求がメモリ制６１１装置３のアド
レスバッファ５と指令バッファ７とで受付けられ、これ
らの両要求が同時にアドレスレジスタ８と指令レジスタ
１０及びアドレスレジスタ９と指令レジスタ１１とに格
納されると、アドレス判定部１６はアドレスレジスタ８
゜９に格納されているアドレスの比較を行い、これらの
アドレスが一致している場合、アドレス一致信号を要求
選択１ｂ制御部１８に送出する。

又、同時に指令判定部１７は指令レジスタ１０゜１１に
格納されている指令の比較を行い、これらの指令がブロ
ックデータ転送指令であって且つ一致している場合に指
令一致信号を要求選択制御部１８に送出する。要求選択
制御部１８はこれらの両方の信号を受けると、アドレス
レジスタ８，９及び指令レジスタ１０．１１をセット可
能状態としくセットを有効にし）、又、セレクタ１２，
１３をＣＰＵ１側にする（セレクタ１２はアドレスレジ
スタ８を、セレクタ１３は指令レジスタ１０を選択する
）制御信号を送る。次のクロックタイミングでアドレス
レジスタ８のデータはアドレスレジスタ１４に、指令レ
ジスタ１０のデータは指令レジスタ１５に夫々格納され
、アドレスレジスタ９及び指令レジスタ１１のデータは
キャンセルされ、アドレスレジスタ８．９及び指令レジ
スタ１０．１１には次のデータが格納される。又、同時
に７リツプフロツプ１９が「１」にセットされ、同一ブ
ロックデータ転送要求有りの旨を示す。以下ａ、ＩＮＩ
Ｉがバイブライン回路に渡され、この要求に対する処理
が実行される。

アドレスレジスタ１４に格納されたアクセスアドレスは
、キャッシュアドレス部２２のデータと比較され、キャ
ツシュヒツトかキャッシュミスヒツトかが判定される。

キャツシュヒツト時はキャッシュメモリ２５の読出しア
ドレスがキャッシュアドレス作成回路２３で作られ、所
定のデータ長のブロックデータが数回にわたり分割して
キャッシュメモリ２５から読出される。又、キ１Ｆツシ
ュミスヒット時はＭＭＵアクセス回路２４の制御の下に
アクセスアドレスと要求とがＭＭｔＪ２６に送出され、
この要求に対するブロックデータがＭＭｔＪ２６から読
出され、メモリ制御装置３に転送される（このときこの
ＭＭＵ２６からの読出しデータのキャッシュメモリ２５
への書込み及び必要に応じたスワップアウト動作が実行
される）。

メモリ制御装置３のリプライ部のタイミング制御部２０
はフリツプフロツプ１つが「１」にセットされたならば
、両ＣＰＬＪ１．２から同一アクセスアドレスのブロッ
クデータ転送要求があったことを知り、且つキャツシュ
ヒツト、キャッシュミスヒツト信号を受け、夫々の処理
動作に対応したタイミングでセレクタ２８にデータ選択
信号を送出する。タイミング制御部２０はセレクタ２８
に入ってきたデータがキャツシュヒツト又はキャッシュ
ミスヒツトしたブロックデータであることを認識してい
る。セレクタ２８はこのデータ選択信号を受けて、この
ブロックデータをＣＰｔＪｌ側及びＣＰＬＪ２側の両方
に送出する。このブロックデータはリプライデータレジ
スタ２９．３０を介して両方のＣＰｔＪｌ、２に転送さ
れる。

又、リプライｔ１１１１部２１はフリツプフロツプ１９
が「１」にセットされていたならば、タイミング制御部
２０の制御によるタイミングでＣＰＵ　１　。

２にリプライを返送する。

ＣＰＵ１，２からメモリ制御装置３への読出し要求は、
所定のデータ長のブロックデータ転送によりその効率を
上げており、又、同一アドレスをアクセスするブロック
データ転送要求が同時に起こる確率は低い為、従来のメ
モリ制御装置３４ではその処理が同一ブロックデータ転
送を二度連続するという形で実行されていたが、ユーザ
によってはより高い性能を求めるところもあり、本発明
はこの様な場合に対応する一手段であり、両方のＣＰＵ
Ｉ、２からのブロックデータ転送要求が同時に受付けら
れた場合に、１回のブロックデータ転送処理で両方のＣ
ＰＵ１，２にブロックデータ転送を行うことを可能とす
る。

このように、２台のＣＰＵ１，２からの主記憶アクセス
要求を同時に受付りた時、これらの要求が共にブロック
データ転送要求であり、そのアドレスが同一であること
を判定することによりこれらの要求に対するリプライデ
ータを両方のＣＰＵ１．２に送出することによって、同
一ブロックデータ転送を二度連続して実行することがな
くなるので、処理時間を短縮して性能を上げることがで
きる。

尚、本実施例では２台のＣＰＵ１．２からのブロックデ
ータ転送要求の例をあげて説明したが、３台のＣＰＵか
らの読出し要求でも良く、これらに限定されない。

発明の詳細 な説明したように本発明によれば、同時に受付けた複数
の上位装置からの読出し要求の要求内容とアドレスとが
共に同一である時、これらを判定し、これらの判定によ
りこの要求に対するりブライデータを同時に読出し要求
を受付けた複数の上位装置に送出することによって、同
一のりブライデータ送出が一度ででき、処理時間を短縮
することができるメモリ制御装置を提供することができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来のコンピュータシステムを示すブロック図、第３図
は従来のメモリ制御装置を示すブロック図である。 主要部分の符号の説明 １６・・・・・・アドレス判定部 １７・・・・・・指令判定部

Claims (1)

【特許請求の範囲】
1. 複数の上位装置からの読出し要求に応じてメモリをアク
   セスするメモリ制御装置であって、前記上位装置からの
   複数の前記読出し要求が同一か否かを判定する指令判定
   手段と、複数の前記読出し要求のアドレスが同一か否か
   を判定するアドレス判定手段と、前記指令判定手段の結
   果及び前記アドレス判定手段の結果が共に同一の内容を
   示す時、前記読出し要求があった前記上位装置に前記読
   出し要求のリプライを同時に送出するリプライ制御手段
   とを有することを特徴とするメモリ制御装置。