JPS6327738B2 - - Google Patents
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Classifications
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Description
本発明は、一般的にはミニコンピーテイング・
システムに関し、具体的にはシステム母線を介し
て接続される高速度小容量の記憶装置と低速度大
容量の記憶装置を有する記憶階層に関し、さらに
具体的にはプライベート・CPU−キヤツシユ・
メモリ・インターフエースに関する。 記憶階層の概念は、実行中の個々の記憶プログ
ラムがある一定の時間にある局部的な領域が集中
的に高頻度に使用を受けるという性質を示すとい
う現象に基づく。したがつて、高速度小容量から
低速度大容量に至る種々のレベルでCPUインタ
ーフエースに比較的小形のバツフアを設けるとい
うメモリ構成により、階層の最高速度と最低速度
要素間の範囲内で有効なアクセス・タイムを得る
ことができ、またソフトウエアにとつて「透明
（ｔ−ransparent）な」大容量メモリ・システム
を得ることができる。 本発明は、ワード構成メモリ（word
organized memory）を利用するものである。先
行技術は、アドレスとともに要求されたデータ語
をハードウエアのレジスタに記憶するものに限ら
れていた。大形低価格のバツフアに対する需要が
生じると、ブロツク構成を用いた先行技術が出て
きた。すなわち、CPUによりある特定の語が要
求されると、その語を含むブロツクが高速デー
タ・バツフアに記憶されるというものであつた。
この技術は、使用の可能性が比較的小さい語を高
速バツフアに持ち込むという欠点を持つていた。
４語よりなるブロツクを考えてみると、語４が要
求される場合にも、比較的使用の可能性が低い語
１，２および３を含むブロツク全体が高速度バツ
フアに導入されることになる。メモリ階層の使用
を最適化するために、ソフトウエアのサブモジユ
ールおよびデータ・ブロツクがブロツクの語１で
はじまるようにオペレーテイング・システムによ
りメモリを構成しなければならない。この問題を
解決するために、この先行技術では「ブロツク・
ルツクアヘツド（block look ahead）」を採用し
た。すなわち、あるブロツクが高速度バツフアに
ある時に、そのブロツク中のデータ語が処理され
ている間に次のブロツクを高速度バツフアに導入
するための判断をするというものであつた。 この原理を示す典型的な文献には次のようなも
のがある。 アメリカ合衆国特許第3231868号（出願人：エ
ル・ブルーム他発明の名称：電子データ処理シス
テム用メモリ装置）は、語をレジスタに記憶し主
メモリ・アドレスを関連レジスタに記憶する「ル
ツクアサイド（look aside）」メモリを開示する。
性能改良のために、アメリカ合衆国特許第
3588829号（出願人：エル・ジエー・ボランド他）
は、８語ブロツク中の任意の語がCPUにより要
求される場合に主メモリから高速度バツフアへ８
語ブロツクをフエツチすることを開示する。 1966年３月にアイ・イー・イー・イーコンピユ
ータ・グループ・ニユーズに発表された「バツフ
ア・ストレージのための概念」と題するシー・ジ
エイ・コンテイによる記事は、現にバツフアにな
いブロツクの特定バイトが要求された時にアイ・
ビー・エム360／85で使用する64−バイト・ブロ
ツクを転送することについて記載する。アイ・ビ
ー・エム360／85は、アイ・ビー・エムシステム
ジヤーナル第71巻第１号（1968年）の第２〜30頁
にその概略が記載されている。アメリカ合衆国特
許第3820078号〔出願人：カーレイ他発明の名
称：種々のマツピング・モードを持つバツフア・
ストアーを有する多レベル（multilevel）ストレ
ージ・システム〕は、ブロツクのある語（４バイ
ト）あるいは半ブロツクがCPUにより要求され
る時に主メモリから高速度バツフアに32バイトの
ブロツクあるいは16バイトの保持ブロツクを転送
することについて記載する。アメリカ合衆国特許
第3896419号（出願人：ランジ他発明の名称：デ
ータ処理システムのプロセツサにおけるキヤツシ
ユ・メモリ・ストア）は、ブロツク中のある語が
CPUにより要求される時に主メモリから高速度
バツフアに４語ブロツクを転送することについて
記載する。アメリカ合衆国特許第3898624号（出
願人：トビアス，発明の名称：種々のプリフエツ
チおよび取替（replacement）のアルゴリズムを
持つデータ処理システム）は、特定のバイトが前
ラインのCPUにより要求される時に主メモリか
ら高速度バツフアに次ライン（32バイト）をフエ
ツチすることについて記載する。 ミニコンピユータ、特に複数個のシステム・ユ
ニツトが共通に１本のシステム母線に接続される
ような方法で構成されるミニコンピユータにおい
て、上記のような先行技術システムは非常に多く
の問題を持つており、しかもそれらは悉くミニコ
ンピユータのスループツト減少に関わるものであ
る。先行技術では、要求される語が存在するブロ
ツク全体を主メモリからキヤツシユに送り返す。
これには、要求される語に先行するアドレスを持
つ語も要求される語に後続するアドレスを持つ語
も含まれる。ほとんどの場合、CPUは後続サイ
クルとして次のより高位のアドレスにある語を要
求する。この結果、使用される可能性の大きい語
と同様に使用の可能性の小さい語もキヤツシユに
転送されることになる。この問題を解決するため
に、先行技術では、オペレーテイング・システム
のプログラマが各ブロツクの第１アドレスにある
語でスタートするようにプログラムを最適化する
必要がある。先行技術の他の問題点は、主メモリ
からキヤツシユに転送される語のブロツクが連続
するサイクルで次々と出てくる、例えば、32バイ
ト・ブロツクは一時に４バイトずつ８サイクルで
転送を受けることである。ミニコンピユータの母
線構成システムでは、これがシステムのスループ
ツトを低減させる原因となつている。 システム母線およびＩ／Ｏ母線（入力／出力母
線）形の構成を採るミニコンピユータ・システム
におけるさらに他の問題点は、CPUの読み出し
要求をシステム母線を用いて行わなければならな
い場合に母線の利用度が増加することである。こ
れは、このように利用度が増加すればミニコンピ
ユータ・システムのスループツトがさらに低下す
るからである。 したがつて、最大確率のヒツト（すなわち、い
ずれかの装置により要求がなされた時にキヤツシ
ユ・メモリに常駐する語を見つけ出すこと）を与
えるのみならず、コンピユータ・システムの種々
の構成要素を相互結合するために母線を用いるコ
ンピユータ構成において種々の読み出しあるいは
書き込み要求を満たす際にシステム母線の利用量
を増加させないキヤツシユ・メモリ・システムが
要請されていた。 プログラム実行中のメモリ呼び出し動作を研究
すると、メモリへの呼び出しの90％以上が命令あ
るいはデータを読み出すためであつて、制御プロ
セツサによる呼び出しの10％以下がメモリへの書
き込みである。さらに、ほとんどのプログラム
は、比較的少数の命令およびデータ記憶場所が相
互作用的に参照される実行ループを持つ。したが
つて、プログラムにより異なるが全呼び出しの80
〜95％がキヤツシユからの読み出しにより満足さ
れるのである。したがつて、プロセツサおよびキ
ヤツシユとその間にある高速度論理回路の使用と
の間の直接プライベート・インターフエースによ
つて、システム母線を介して主メモリを呼び出す
時に経験する呼び出し遅延の何分の１かにプロセ
ツサ呼び出し時間を減じることができたのみなら
ず母線上の情報転送頻度も減じることができる。
しかしながら、母線と主メモリとに接続される他
の装置間の通信を妨害あるいは減速させないこと
が必要であるので、CPUを含む上記のような他
の装置による主メモリへの直接呼び出しの方がよ
り好ましい。 先行技術には、CPUとキヤツシユ・メモリ間
に直接結合がある装置に関するものが無数にあ
る。そのうちの典型的なものは次のアメリカ合衆
国特許に開示される。すなわち、(1)3820078号
（特許日：1974年６月25日）、(2)3735360号（特許
日：1973年５月22日）、(3)3898624号（特許日：
1975年８月５日）、(4)3806888号（特許日：1974年
４月23日）、(5)3896419号（特許日：1975年７月22
日）しかしながら、これらの発明のほとんどは
CPUによる主メモリの直接呼び出しを提供する
ものではなく、また上記発明のどれもシステム構
成要素間すなわち周辺装置、コントローラ、主メ
モリおよびこれらが接続されるシステム母線を介
してのCPU間の通信を提供しない。 本発明の目的は、改良されたキヤツシユ・メモ
リ・システムを提供することである。 本発明の他の目的は、母線構成（bus
architecture）をとるタイプのコンピユータ・シ
ステムに用いる改良されたキヤツシユ・メモリ・
システムを提供することである。 本発明のさらに他の目的は、CPUおよびキヤ
ツシユ・メモリ間の改良された情報転送を提供す
ることである。 本発明のさらに他の目的は、主メモリとコンピ
ユータ・システムを形成する他のシステム構成要
素（すなわち、CPU、周辺装置、コントローラ
等）との改良された通信を提供することである。 本発明のさらに他の目的は、複数個のシステム
装置を結合するコンピユータ母線上の情報の過密
化を最少にすることである。 主メモリ、キヤツシユ・メモリおよびCPUを
含みこれらが全てシステム母線に結合されかつシ
ステム母線を介して相互に通信する複数個のシス
テム・ユニツトから成るデータ処理システムにお
いて、CPUにより直接キヤツシユ・メモリ読み
出しの呼び出しをすることができるようにさせる
ためにCPUおよびキヤツシユ・メモリ間のプラ
イベート・インターフエースを提供する。しかし
ながら、主メモリへの書き込みあるいは主メモリ
の更新はシステム母線を介して行う。したがつ
て、キヤツシユ・メモリは、その情報を更新する
ために主メモリへの書き込みあるいは更新のため
システム母線をモニタする。しかしながら、
CPUによりプライベート・インターフエースを
介して情報の要求がキヤツシユ・メモリに出され
ると、そしてこのような情報がキヤツシユ・メモ
リでまかなえない場合には、キヤツシユ・メモリ
はシステム母線を介して主メモリにそのような情
報の要求を出し、この情報はシステム母線により
キヤツシユ・メモリに送られる。 本発明のデータ処理母線は所定システムにおい
て２つのユニツト間に１つの通信路を与える。第
１図はメモリ及び処理装置と同じ母線上に制御装
置が結合されているタイプの母線を示す。その母
線はアドレス用の24ビツト及びデータ用の20ビツ
ト…Ａ及びＢビツトとパリテイ用附加ビツトを含
む18ビツト…を使用している。このタイプの母線
は米国特許第3993981号に記載されている。 第２図は基本母線システムが２つの母線群、即
ちＩ／Ｏ母線（入出力母線）及び入力／出力母線
マルチプレクサ（IOM）１１によつて分離され
たシステム母線に分割されている他の母線を示
す。このタイプの母線システムにおいてＩ／Ｏ母
線は全てのＩ／Ｏ制御装置をインターフエース
し、システム母線はメモリ及び処理装置をインタ
ーフエースする。第２図の母線システムの代表的
なワードフオーマツトを第２Ａ〜２Ｄ図に示す。
第２Ａ図はその母線のアドレス部及び第２Ｂ，２
Ｄ図はデータフオーマツトである。異なる語長を
有する他のフオーマツトがまた使用できることが
わかる。Ｉ／Ｏ母線に結合された２，３の代表的
な制御装置が示されているが、46個の結合可能な
ユニツトまで有するように設計されている。しか
しながらユニツトの多くが同時に数個のＩ／Ｏ装
置を維持しているので、単一Ｉ／Ｏ母線に維持さ
れているＩ／Ｏ装置の数がこの数よりも大きくて
もよい。同様に、第２図のシステム母線に接続さ
れた２個のメモリ装置及び１個の処理装置が示さ
れているが、かかる装置を数個、貯蔵メモリ、ペ
ージ等のようなサブセツトのメモリを含む何れの
システムに対しても最大限可能なシステムに接続
しうる。 これらのタイプの母線の主たる特徴は例えば中
央処理装置からの何れの干渉なしに、NMLメモ
リ１とNML制御装置３間、又はHNP制御装置５
とHNPメモリ９間のような母線上のユニツト間
に直接通信を確立しうることである。 第１図及び米国特許第3993981号において代表
的なNML母線システムはNMLメモリ１及び２
と結合したマルチライン母線１００を有する。ま
たその母線上には通信用の代表的NML制御装置
３、代表的NML制御装置３ａ、NML処理装置
４、代表的CPU４ａ及び代表的貯蔵メモリ１ａ
がある。また例えば上記母線に接続された科学演
算装置及び種々の制御装置があり、これらはユニ
ツト記録又はテープ周辺装置のような他の周辺装
置を制御するように結合されている。NML制御
装置３はモデム（modem）装置を介して通信制
御を行なうために使用される。（前記米国特許第
3993981号参照） 第２図においてNHP母線２００はこれに接続
されたある代表的な装置を示す。HNP母線２０
０はＩ／Ｏ母線２０１及びシステム母線２０２か
ら成る。前述したように、HNP制御装置５，６
及びNML制御装置７のような制御装置がＩ／Ｏ
母線２０１に接続されている。システム母線２０
２のシステム部分には、代表的HNPメモリ８，
９及び代表的HNP処理装置１０、CPU１２及び
貯蔵メモリ１３が結合されている。また例えばシ
ステム母線２０２に結合された科学演算装置（図
示せず）並びに大容量記憶装置、テープ装置及び
ユニツト記憶装置（図示せず）のような種々の周
辺装置が設けられている。入力／出力マルチプレ
クサ（IOM）１１は主記憶装置又は中央処理装
置のようなHNPシステム母線に取り付けられた
要素とHNPI／Ｏ母線２０１に取り付けられた
Ｉ／Ｏ制御装置（ここではチヤンネルと称する）
との間に、データ及び制御情報用通路を与える。 IOMは４つの主要な装置、即ち入力／出力母
線インターフエース、システム母線インターフエ
ース、データポンプ及びＩ／Ｏ処理装置から成
る。しかしこれらの装置は本発明の実施に必要な
ものではないので、第６Ａ及び６Ｂ図において
IOMのその部分だけが示されている。 HNP母線２００はその母線上の何れか２つの
装置間相互に通信せしめる。通信を望む何れの装
置も後述する母線サイクル（第５図参照）を要求
する。その母線サイクルが許容されると、その装
置（そのソース）は母線上の他の何れかの装置
（デエステイネイシヨン）をアドレスする。その
特別の母線サイクル時の情報変換はソースからデ
エステイネイシヨンへの１つの方向のみにある。
あるタイプの母線転換は１つの応答（例えばメモ
リ読出し）を要求する。その場合、リクエスタは
応答が要求されかつそれ自身を示すことをあらわ
す。所要情報が利用可能なる時、元のデエステイ
ネイシヨンは情報を要求している装置に与える附
加的母線サイクル用のソースとなる。このことに
よりこの場合に２つの母線サイクルをとる転換を
完了する。これら２つのサイクル間の母線上の時
間は他の附加的なシステム・トラフイツクに対し
て使用しうる。 ソースはデエステイネイシヨンのように母線上
の他の何れかの装置をアドレスする。各装置のア
ドレスはメモリアドレスによつてあらわされるメ
モリ型装置を除いてチヤンネル番号によつて表わ
される。チヤンネル番号はかかる各装置に割当て
られる。半二重装置と共に完全二重装置は２つの
チヤンネル番号を使用する。しかしあるHNP完
全二重チヤンネルはただ１つの番号を要求する。
出力又は入力装置のみが各ただ１つのチヤンネル
番号を使用する。チヤンネル番号は通常可変であ
り、従つて１つ又はそれ以上の60進ロータリース
イツチ（サムホイール・スイツチ）が装置アドレ
スを表示又はセツトするため母線に接続された各
装置に対して使用される。従つてシステムが構成
されると、チヤンネル番号がその特定システムに
対して適当であるように、母線に接続された特定
装置に対して表示される。多重入力／出力／
（Ｉ／Ｏ）ポートを有する装置は一般に１ブロツ
クの連続チヤンネル番号を必要とする。例えば４
ポート装置はチヤンネル番号の上位７ビツトを割
当てるためロータリースイツチを使用し、入力ポ
ートを出力ポートから識別すべくポート番号を規
定するためその下位３ビツトを使用する。ソース
（ここではしばしばマスターユニツトと称する）
はアドレス母線のアドレスリードにデエステイネ
イシヨン・アドレスを与えることによりデエステ
イネイシヨン（しばしばスレイブ・ユニツトと称
する）をアドレスする。メモリ・レフアレンス
（BSMREF−）と称する附加的制御リードの状態
に応じて２つのインタープリテイシヨンの何れか
を有することのできる24のアドレス・リードがあ
る。マスター・ユニツトがスレーブ・ユニツトを
アドレスしていてそのスレーブ・ユニツトがメモ
リである時、第２Ａ図のフオーマツトが使用され
る。このことはメモリ・レフアレンス信号
BSMREF−を高とすることにより表示される。
しかしマスター・ユニツトがメモリでないスレー
ブ・ユニツトをアドレスしている時、メモリ・レ
フアレンス信号BSMREF−が誤りで第８Ｃ図の
フオーマツトが使用される。 ソース、即ちマスター・ユニツトが読出し動作
におけるようなデエステイネイシヨン、即ちスレ
ーブ・ユニツトからの応答を必要とする時、レス
ポンス・リクワイアードと称する制御ビツト信号
によつてこのことをデエステイネイシヨンに示
す。更にソースはアドレス母線上のアドレスと共
に一般に10ビツトから成るチヤンネル番号をデー
タ母線に与えることによつてデエステイネイシヨ
ンにそれ自身のアイデンテイテイを与える。また
附加的制御情報が最下位の６ビツトに対してデー
タ母線に与えられる。応答が要求されると、従つ
てデエステイネイシヨンからのソースによつて、
アドレスがアドレス母線に与えられ、アドレスさ
れているデエステイネイシヨンのタイプ（第２Ａ
図のフオーマツトによりアドレスされているメモ
リ及び第８Ｃ図のフオーマツトによつてアドレス
されている他のタイプのユニツト）に応じて第２
Ａ図又は第８Ｃ図のフオーマツトをとる。更に応
答がアドレスされているデエステイネイシヨンか
ら要求されている時、ソースは附加的にデータ母
線の第１の高位10ビツトにそれ自身のアドレス、
即ちチヤンネル番号及びアドレス母線の６つの低
位ビツトに制御情報を与える。この後者の動作は
２つの母線サイクルにおいて与えられる。 第２Ａ図乃至２Ｄ図はHNP母線システム２０
０のある代表的アドレス及びデータフオーマツト
を示す。第２Ａ図のアドレスフオーマツトの第１
の５ビツトはＰ，Ｉ，Ｓ，Ｆ及びRFUビツトを
含む。本発明を実施するのに必要なビツトはＦビ
ツト、即ちフオーマツトビツトである。このビツ
トは後で詳述される。ビツト５乃至23がメモリ位
置をアドレスするために使用される。第２Ｂ図は
HNP母線システムのデータ母線上でデータがフ
オーマツトされる方法を示す。第１図のNML母
線システムのデータ母線フオーマツトが第１Ｂ図
のフオーマツトを有することは前述した。即ち各
９ビツトと２パリテイビツト、全部で20ビツトか
ら成る２つの隣接バイトがある。他方、第２Ｂ図
のフオーマツトは20ビツトを有し、高い位の側に
Ａビツト、ビツト７と８間にＢビツト、ビツト０
〜７及びビツト８〜15から成る８ビツトバイトを
含む。第２Ｃ図のフオーマツトは第１Ｂ図のマオ
ーマツトを有するNML母線からのデータがHNP
母線におけるデータとして使用されるべきである
時使用される。HNP母線が第２Ｂ図に示すよう
に20ビツトのデータフオーマツトを有するので、
第１Ｂ図のフオーマツトを有するNML母線のデ
ータは第２Ｄ図に示すようなフオーマツトに再配
列されなければならない。このフオーマツトは最
高位ビツト位置に零を有し、ビツト７と８間に他
の零を有する。従つて第１Ｂ図のビツト０〜７は
第２Ｃ図のビツト０〜７を占有し、第１Ｂ図のビ
ツト８〜15は第２Ｃ図のビツト位置８〜15を占有
する。この変換は米国特許出願第741009号（1976
年11月11日出願）に記載したように容易に行なわ
れる。この出願の第４図はドライバー／レシーバ
ーＡ及びドライバー／レシーバーＢに対する接続
を示す。ドライバー／レシーバーＡは第２Ｃ図の
フオーマツトに応じたビツトに対する接続を有す
るがドライバー／レシーバーＢは第１Ｂ図のフオ
ーマツトに応じた接続を有する。ドライバー／レ
シーバーＡのＡ及びＢビツトはドライバー／レシ
ーバーＢ上のＸ端子に結合されている。Ｘはその
位置が常に零であることを示す。従つてこの簡単
な内部接続により第１Ｂ図のフオーマツトは第２
Ｃ図のフオーマツトに及びその反対に変換されう
る。 第２Ｄ図はその母線に接続されたメモリユニツ
トへのあるタイプの情報を記憶させる時にHNP
母線２００によつて使用される他のワードフオー
マツトを示す。そのフオーマツトにおいて、Ａ及
びＢビツトは残りの低位ビツト位置に隣接して記
憶されている２つの８ビツトバイトと共に２つの
高位ビツト位置を占有する。 前述したように、第８Ａ〜８Ｄ図のフオーマツ
トはソースがデエステイネイシヨンをアドレス
し、返答を期待している時に使用される。第８Ａ
及び第８Ｃ図はソースがメモリ形装置及び他のタ
イプの装置をアドレスしている時のアドレスのフ
オーマツトを示す。第８Ｂ図はソースがデエステ
イネイシヨンをアドレスしていて回答を期待して
おり、従つてデータ母線上にそれ自身のアドレス
（即ちチヤンネル番号）を与えている時のデータ
母線のフオーマツトである。第８Ａ図でビツト０
〜23はメモリ中の特別のワードをアドレスするた
めに使用されている。第２Ａ図はより小形のメモ
リがアドレスされ、高位ビツトが制御情報として
使用される場合のフオーマツトを示す。第８Ｃ図
において最初の８ビツトが用途を変えるために使
用される。ビツト８〜17がアドレスされているデ
エステイネイシヨンのチヤンネル番号で、ビツト
18〜23は制御ビツトである。第８Ｄ図はHNPメ
モリの１つのデータフオーマツトを示し、低位桁
位置の２つの８ビツトバイトと共に上位桁ビツト
位置におけるＡ及びＢビツトを含む。第８Ｄ及び
第２Ｄ図も同様であるが、そのフオーマツトは後
に詳述するべく読出しサイクルの説明を行なうの
でこの第２のグルーピングに含まれている。 第６Ａ及び６Ｂ図は適当なフオーマツトを選択
するためのセレクタ・コードを発生する回路を示
す。ナンドゲート２６，２７及び１６は信号
LSLRDO＋00，ISLRD1＋00及びISLRD2＋00を
夫々発生する。例えばある回路を選択するため、
コード011が発生されなければならないとする。
このことは信号ISLRD1＋00が低い、即ち２進零
でなければならないことを、また信号ISLRD1＋
00及びISLRD2＋00が高い、即ち２進１でなけれ
ばならないことを意味する。従つて第６ａ及び６
ｂ図においてナンドゲート２６は低い、即ち２進
零を発生し、ナンドゲート２７及び１６は夫々高
い、即ち２進１の信号を発生しなければならな
い。ナンドゲート２６が低であるためにナンドゲ
ート２６への２つの入力信号、即ちISLRD0＋
0A及びISLRD0＋0Bは高でなければならない。
ISLRD0＋0A信号はＩ／Ｏ母線データを（論理
１の時）システムデータ母線上に与え、（論理０
の時）データ母線のチヤンネル番号及びフオーマ
ツト制御ビツトに与えることを制御する信号で、
ISLRD0＋0Bは外部Ｉ／Ｏ即ちシステム母線を読
出し又は書込む時、IOM処理装置（図示せず）
によつてのみ使用される信号である。ISLRD0＋
0B信号が高であるためにナンドゲート３１への
少くとも１つの入力信号はIOPCYC＋00信号又は
RSLR18＋00信号のように低でなければならな
い。IOPCYC＋00信号はもしIOM内のIOM処理
装置（図示せず）がシステム母線をアクセスして
いないなら低で、もしIOM処理装置がシステム
母線をアクセスしていると高である。同様に
RSLR18＋00信号はIOM処理装置（図示せず）が
高である時に母線をアクセスしていることを示す
ために使用される。 入力信号ISLRD0＋0Bが高である外に、ナンド
ゲート２６への入力信号ISLRD0＋0Aは、出力
信号ISLRD0＋00を低とするために高でなければ
ならない。ISLRD0＋0A信号はノアゲート２８
への両入力信号が低である時、高になる。ノアゲ
ート２８を介して両入力信号はアンドゲート２９
及び３０からの出力信号が夫々低である時低であ
る。アンドゲート２９及び３０からの出力信号は
各アンドゲート２９，３０への少くとも１つの入
力信号が低である時低である。従つてアンドゲー
ト２９への入力信号IOMCYC＋00又はBMREFD
−10低、又はアンドゲート２９の低出力信号に対
して両者が低でなければならない。同様に、アン
ドゲート３０への入力信号IOMCYC＋00及び
BIACO1−10、或いは両者がアンドゲート３０か
らの低出力信号に対して低でなければならない。
Ｉ／Ｏ母線２０１からシステム母線２０２への転
送が生じない時、信号IOMCYC＋00は低である。
信号BMREFD−10はシステム母線２０２におけ
るＩ／Ｏ母線２０１から何れかのメモリモジユー
ル８又は９への直接メモリレフアレンスが生じて
ない時、低である。同様にアンドゲート３０の
IOMCYC＋00信号は前述したように低である。
信号BIACO1−10は応答サイクルがシステム母線
について要求されていない時、高である。合致し
たこれらの条件と共に、低出力信号がアンドゲー
ト２６に発生される。このことはセレクターコー
ドの高位ビツトをあらわし、この例では２進零で
ある。セレクターコードの次の最高位ビツトは信
号ISLRD1＋00としてナンドゲート２７の出力に
与えられる。この例ではこの信号が高であること
が必要とされる。この信号はナンドゲート２７へ
の何れかの入力信号ISLRD1＋0A又はIOMCYC
−00或いは両者が低の時高である。ISLRDI＋0A
信号はIOM処理装置（図示せず）がＩ／Ｏ母線
２０１を読出している時低である。IOMCYC＋
00信号はＩ／Ｏ母線２０１からシステム母線２０
２への転送が生じていない時低で、その逆にＩ／
Ｏ母線からシステム母線への転送が生じている時
高である。ナンドゲート２７への１つの入力信号
はナンドゲート３２の出力信号が低の時低で、ナ
ンドゲート３２への入力信号の何れか又は両者が
高の時低である。ナンドゲート３２への入力信号
IOPCYC＋00は、もしIOM内のIOM処理装置
（図示せず）が外部Ｉ／Ｏ又はシステム母線をア
クセスしている時高で、逆に、アクセスしてない
時低である。RSLR19＋00信号はIOM処理装置が
Ｉ／Ｏ母線をアクセスしている時高で、逆にシス
テム母線をアクセスしている時低である。従つて
セレクターコードの次の最高位ビツトが発生され
る仕方が示された。最後にセレクターコードの最
低位ビツトを発生するためナンドゲート１６はセ
レクターコード０１１を有する素子３０５を選択
する場合高である。ナンドゲート１６の出力信号
ISLRD2＋00はその入力信号の何れか又は両者が
低の時高である。従つてノアゲート１７及び１８
からの出力信号は両方又は少くとも１つは低でな
ければならない。ノアゲート１７からの出力信号
ISLRD2＋0Aはその入力信号の何れか又は両方
が高の時低である。アンドゲート１９の両入力信
号が高の時該アンドゲートから高出力信号が生じ
てノアゲート１７へ高入力信号が与えられる。同
様にアンドゲート２０の両入力信号が高の時、該
アンドゲートから高出力信号が生じる。IOM処
理装置が外部Ｉ／Ｏ又はシステム母線レジスタ
（図示せず）をアクセスしている時、IOPCYC＋
00信号は高である。IOM処理装置が外部Ｉ／Ｏ
又はシステム母線レジスタを読出している時
RSLR20＋00信号は高である。同様に、Ｉ／Ｏ母
線２０１からシステム母線２０２上のメモリへの
直接メモリ書込み動作がある時高である。この高
信号はアンドゲート２３の出力が高である時発生
され、従つてアンドゲート２３への全入力信号が
高でなければならない。入力信号IOMCYC＋00
はもしＩ／Ｏ母線２０１からシステム母線２０２
への転送が生じているなら高である。入力信号
BMREFD＋00は、もしＩ／Ｏ母線２０１からシ
ステム母線２０２上の何れかのメモリ８，９へ情
報の転送が生じているなら高である。入力信号
BIACO1＋00は応答サイクルが要求されていない
（例えばＩ／Ｏ母線によつてメモリ書込みを行な
つている）時、高である。これらの条件が高であ
ると、高信号ISLRD2＋00が発生され、これは３
ビツトセクターコードの低位ビツトである。ナン
ドゲート１６からの高出力信号ISLRD2＋00は、
アンドゲート２５，２１及び２２並びにノアゲー
ト１５を使用する別の通路をフオローすることに
より同じ理由で同様に選択される。下記の表１は
第６Ａ及び６Ｂ図によつて使用される種々の信号
及び機能を示す。従つて当業者は所要フオーマツ
トを選択してセレクターコード信号を発生するた
めに装置を構成しうる。
システムに関し、具体的にはシステム母線を介し
て接続される高速度小容量の記憶装置と低速度大
容量の記憶装置を有する記憶階層に関し、さらに
具体的にはプライベート・CPU−キヤツシユ・
メモリ・インターフエースに関する。 記憶階層の概念は、実行中の個々の記憶プログ
ラムがある一定の時間にある局部的な領域が集中
的に高頻度に使用を受けるという性質を示すとい
う現象に基づく。したがつて、高速度小容量から
低速度大容量に至る種々のレベルでCPUインタ
ーフエースに比較的小形のバツフアを設けるとい
うメモリ構成により、階層の最高速度と最低速度
要素間の範囲内で有効なアクセス・タイムを得る
ことができ、またソフトウエアにとつて「透明
（ｔ−ransparent）な」大容量メモリ・システム
を得ることができる。 本発明は、ワード構成メモリ（word
organized memory）を利用するものである。先
行技術は、アドレスとともに要求されたデータ語
をハードウエアのレジスタに記憶するものに限ら
れていた。大形低価格のバツフアに対する需要が
生じると、ブロツク構成を用いた先行技術が出て
きた。すなわち、CPUによりある特定の語が要
求されると、その語を含むブロツクが高速デー
タ・バツフアに記憶されるというものであつた。
この技術は、使用の可能性が比較的小さい語を高
速バツフアに持ち込むという欠点を持つていた。
４語よりなるブロツクを考えてみると、語４が要
求される場合にも、比較的使用の可能性が低い語
１，２および３を含むブロツク全体が高速度バツ
フアに導入されることになる。メモリ階層の使用
を最適化するために、ソフトウエアのサブモジユ
ールおよびデータ・ブロツクがブロツクの語１で
はじまるようにオペレーテイング・システムによ
りメモリを構成しなければならない。この問題を
解決するために、この先行技術では「ブロツク・
ルツクアヘツド（block look ahead）」を採用し
た。すなわち、あるブロツクが高速度バツフアに
ある時に、そのブロツク中のデータ語が処理され
ている間に次のブロツクを高速度バツフアに導入
するための判断をするというものであつた。 この原理を示す典型的な文献には次のようなも
のがある。 アメリカ合衆国特許第3231868号（出願人：エ
ル・ブルーム他発明の名称：電子データ処理シス
テム用メモリ装置）は、語をレジスタに記憶し主
メモリ・アドレスを関連レジスタに記憶する「ル
ツクアサイド（look aside）」メモリを開示する。
性能改良のために、アメリカ合衆国特許第
3588829号（出願人：エル・ジエー・ボランド他）
は、８語ブロツク中の任意の語がCPUにより要
求される場合に主メモリから高速度バツフアへ８
語ブロツクをフエツチすることを開示する。 1966年３月にアイ・イー・イー・イーコンピユ
ータ・グループ・ニユーズに発表された「バツフ
ア・ストレージのための概念」と題するシー・ジ
エイ・コンテイによる記事は、現にバツフアにな
いブロツクの特定バイトが要求された時にアイ・
ビー・エム360／85で使用する64−バイト・ブロ
ツクを転送することについて記載する。アイ・ビ
ー・エム360／85は、アイ・ビー・エムシステム
ジヤーナル第71巻第１号（1968年）の第２〜30頁
にその概略が記載されている。アメリカ合衆国特
許第3820078号〔出願人：カーレイ他発明の名
称：種々のマツピング・モードを持つバツフア・
ストアーを有する多レベル（multilevel）ストレ
ージ・システム〕は、ブロツクのある語（４バイ
ト）あるいは半ブロツクがCPUにより要求され
る時に主メモリから高速度バツフアに32バイトの
ブロツクあるいは16バイトの保持ブロツクを転送
することについて記載する。アメリカ合衆国特許
第3896419号（出願人：ランジ他発明の名称：デ
ータ処理システムのプロセツサにおけるキヤツシ
ユ・メモリ・ストア）は、ブロツク中のある語が
CPUにより要求される時に主メモリから高速度
バツフアに４語ブロツクを転送することについて
記載する。アメリカ合衆国特許第3898624号（出
願人：トビアス，発明の名称：種々のプリフエツ
チおよび取替（replacement）のアルゴリズムを
持つデータ処理システム）は、特定のバイトが前
ラインのCPUにより要求される時に主メモリか
ら高速度バツフアに次ライン（32バイト）をフエ
ツチすることについて記載する。 ミニコンピユータ、特に複数個のシステム・ユ
ニツトが共通に１本のシステム母線に接続される
ような方法で構成されるミニコンピユータにおい
て、上記のような先行技術システムは非常に多く
の問題を持つており、しかもそれらは悉くミニコ
ンピユータのスループツト減少に関わるものであ
る。先行技術では、要求される語が存在するブロ
ツク全体を主メモリからキヤツシユに送り返す。
これには、要求される語に先行するアドレスを持
つ語も要求される語に後続するアドレスを持つ語
も含まれる。ほとんどの場合、CPUは後続サイ
クルとして次のより高位のアドレスにある語を要
求する。この結果、使用される可能性の大きい語
と同様に使用の可能性の小さい語もキヤツシユに
転送されることになる。この問題を解決するため
に、先行技術では、オペレーテイング・システム
のプログラマが各ブロツクの第１アドレスにある
語でスタートするようにプログラムを最適化する
必要がある。先行技術の他の問題点は、主メモリ
からキヤツシユに転送される語のブロツクが連続
するサイクルで次々と出てくる、例えば、32バイ
ト・ブロツクは一時に４バイトずつ８サイクルで
転送を受けることである。ミニコンピユータの母
線構成システムでは、これがシステムのスループ
ツトを低減させる原因となつている。 システム母線およびＩ／Ｏ母線（入力／出力母
線）形の構成を採るミニコンピユータ・システム
におけるさらに他の問題点は、CPUの読み出し
要求をシステム母線を用いて行わなければならな
い場合に母線の利用度が増加することである。こ
れは、このように利用度が増加すればミニコンピ
ユータ・システムのスループツトがさらに低下す
るからである。 したがつて、最大確率のヒツト（すなわち、い
ずれかの装置により要求がなされた時にキヤツシ
ユ・メモリに常駐する語を見つけ出すこと）を与
えるのみならず、コンピユータ・システムの種々
の構成要素を相互結合するために母線を用いるコ
ンピユータ構成において種々の読み出しあるいは
書き込み要求を満たす際にシステム母線の利用量
を増加させないキヤツシユ・メモリ・システムが
要請されていた。 プログラム実行中のメモリ呼び出し動作を研究
すると、メモリへの呼び出しの90％以上が命令あ
るいはデータを読み出すためであつて、制御プロ
セツサによる呼び出しの10％以下がメモリへの書
き込みである。さらに、ほとんどのプログラム
は、比較的少数の命令およびデータ記憶場所が相
互作用的に参照される実行ループを持つ。したが
つて、プログラムにより異なるが全呼び出しの80
〜95％がキヤツシユからの読み出しにより満足さ
れるのである。したがつて、プロセツサおよびキ
ヤツシユとその間にある高速度論理回路の使用と
の間の直接プライベート・インターフエースによ
つて、システム母線を介して主メモリを呼び出す
時に経験する呼び出し遅延の何分の１かにプロセ
ツサ呼び出し時間を減じることができたのみなら
ず母線上の情報転送頻度も減じることができる。
しかしながら、母線と主メモリとに接続される他
の装置間の通信を妨害あるいは減速させないこと
が必要であるので、CPUを含む上記のような他
の装置による主メモリへの直接呼び出しの方がよ
り好ましい。 先行技術には、CPUとキヤツシユ・メモリ間
に直接結合がある装置に関するものが無数にあ
る。そのうちの典型的なものは次のアメリカ合衆
国特許に開示される。すなわち、(1)3820078号
（特許日：1974年６月25日）、(2)3735360号（特許
日：1973年５月22日）、(3)3898624号（特許日：
1975年８月５日）、(4)3806888号（特許日：1974年
４月23日）、(5)3896419号（特許日：1975年７月22
日）しかしながら、これらの発明のほとんどは
CPUによる主メモリの直接呼び出しを提供する
ものではなく、また上記発明のどれもシステム構
成要素間すなわち周辺装置、コントローラ、主メ
モリおよびこれらが接続されるシステム母線を介
してのCPU間の通信を提供しない。 本発明の目的は、改良されたキヤツシユ・メモ
リ・システムを提供することである。 本発明の他の目的は、母線構成（bus
architecture）をとるタイプのコンピユータ・シ
ステムに用いる改良されたキヤツシユ・メモリ・
システムを提供することである。 本発明のさらに他の目的は、CPUおよびキヤ
ツシユ・メモリ間の改良された情報転送を提供す
ることである。 本発明のさらに他の目的は、主メモリとコンピ
ユータ・システムを形成する他のシステム構成要
素（すなわち、CPU、周辺装置、コントローラ
等）との改良された通信を提供することである。 本発明のさらに他の目的は、複数個のシステム
装置を結合するコンピユータ母線上の情報の過密
化を最少にすることである。 主メモリ、キヤツシユ・メモリおよびCPUを
含みこれらが全てシステム母線に結合されかつシ
ステム母線を介して相互に通信する複数個のシス
テム・ユニツトから成るデータ処理システムにお
いて、CPUにより直接キヤツシユ・メモリ読み
出しの呼び出しをすることができるようにさせる
ためにCPUおよびキヤツシユ・メモリ間のプラ
イベート・インターフエースを提供する。しかし
ながら、主メモリへの書き込みあるいは主メモリ
の更新はシステム母線を介して行う。したがつ
て、キヤツシユ・メモリは、その情報を更新する
ために主メモリへの書き込みあるいは更新のため
システム母線をモニタする。しかしながら、
CPUによりプライベート・インターフエースを
介して情報の要求がキヤツシユ・メモリに出され
ると、そしてこのような情報がキヤツシユ・メモ
リでまかなえない場合には、キヤツシユ・メモリ
はシステム母線を介して主メモリにそのような情
報の要求を出し、この情報はシステム母線により
キヤツシユ・メモリに送られる。 本発明のデータ処理母線は所定システムにおい
て２つのユニツト間に１つの通信路を与える。第
１図はメモリ及び処理装置と同じ母線上に制御装
置が結合されているタイプの母線を示す。その母
線はアドレス用の24ビツト及びデータ用の20ビツ
ト…Ａ及びＢビツトとパリテイ用附加ビツトを含
む18ビツト…を使用している。このタイプの母線
は米国特許第3993981号に記載されている。 第２図は基本母線システムが２つの母線群、即
ちＩ／Ｏ母線（入出力母線）及び入力／出力母線
マルチプレクサ（IOM）１１によつて分離され
たシステム母線に分割されている他の母線を示
す。このタイプの母線システムにおいてＩ／Ｏ母
線は全てのＩ／Ｏ制御装置をインターフエース
し、システム母線はメモリ及び処理装置をインタ
ーフエースする。第２図の母線システムの代表的
なワードフオーマツトを第２Ａ〜２Ｄ図に示す。
第２Ａ図はその母線のアドレス部及び第２Ｂ，２
Ｄ図はデータフオーマツトである。異なる語長を
有する他のフオーマツトがまた使用できることが
わかる。Ｉ／Ｏ母線に結合された２，３の代表的
な制御装置が示されているが、46個の結合可能な
ユニツトまで有するように設計されている。しか
しながらユニツトの多くが同時に数個のＩ／Ｏ装
置を維持しているので、単一Ｉ／Ｏ母線に維持さ
れているＩ／Ｏ装置の数がこの数よりも大きくて
もよい。同様に、第２図のシステム母線に接続さ
れた２個のメモリ装置及び１個の処理装置が示さ
れているが、かかる装置を数個、貯蔵メモリ、ペ
ージ等のようなサブセツトのメモリを含む何れの
システムに対しても最大限可能なシステムに接続
しうる。 これらのタイプの母線の主たる特徴は例えば中
央処理装置からの何れの干渉なしに、NMLメモ
リ１とNML制御装置３間、又はHNP制御装置５
とHNPメモリ９間のような母線上のユニツト間
に直接通信を確立しうることである。 第１図及び米国特許第3993981号において代表
的なNML母線システムはNMLメモリ１及び２
と結合したマルチライン母線１００を有する。ま
たその母線上には通信用の代表的NML制御装置
３、代表的NML制御装置３ａ、NML処理装置
４、代表的CPU４ａ及び代表的貯蔵メモリ１ａ
がある。また例えば上記母線に接続された科学演
算装置及び種々の制御装置があり、これらはユニ
ツト記録又はテープ周辺装置のような他の周辺装
置を制御するように結合されている。NML制御
装置３はモデム（modem）装置を介して通信制
御を行なうために使用される。（前記米国特許第
3993981号参照） 第２図においてNHP母線２００はこれに接続
されたある代表的な装置を示す。HNP母線２０
０はＩ／Ｏ母線２０１及びシステム母線２０２か
ら成る。前述したように、HNP制御装置５，６
及びNML制御装置７のような制御装置がＩ／Ｏ
母線２０１に接続されている。システム母線２０
２のシステム部分には、代表的HNPメモリ８，
９及び代表的HNP処理装置１０、CPU１２及び
貯蔵メモリ１３が結合されている。また例えばシ
ステム母線２０２に結合された科学演算装置（図
示せず）並びに大容量記憶装置、テープ装置及び
ユニツト記憶装置（図示せず）のような種々の周
辺装置が設けられている。入力／出力マルチプレ
クサ（IOM）１１は主記憶装置又は中央処理装
置のようなHNPシステム母線に取り付けられた
要素とHNPI／Ｏ母線２０１に取り付けられた
Ｉ／Ｏ制御装置（ここではチヤンネルと称する）
との間に、データ及び制御情報用通路を与える。 IOMは４つの主要な装置、即ち入力／出力母
線インターフエース、システム母線インターフエ
ース、データポンプ及びＩ／Ｏ処理装置から成
る。しかしこれらの装置は本発明の実施に必要な
ものではないので、第６Ａ及び６Ｂ図において
IOMのその部分だけが示されている。 HNP母線２００はその母線上の何れか２つの
装置間相互に通信せしめる。通信を望む何れの装
置も後述する母線サイクル（第５図参照）を要求
する。その母線サイクルが許容されると、その装
置（そのソース）は母線上の他の何れかの装置
（デエステイネイシヨン）をアドレスする。その
特別の母線サイクル時の情報変換はソースからデ
エステイネイシヨンへの１つの方向のみにある。
あるタイプの母線転換は１つの応答（例えばメモ
リ読出し）を要求する。その場合、リクエスタは
応答が要求されかつそれ自身を示すことをあらわ
す。所要情報が利用可能なる時、元のデエステイ
ネイシヨンは情報を要求している装置に与える附
加的母線サイクル用のソースとなる。このことに
よりこの場合に２つの母線サイクルをとる転換を
完了する。これら２つのサイクル間の母線上の時
間は他の附加的なシステム・トラフイツクに対し
て使用しうる。 ソースはデエステイネイシヨンのように母線上
の他の何れかの装置をアドレスする。各装置のア
ドレスはメモリアドレスによつてあらわされるメ
モリ型装置を除いてチヤンネル番号によつて表わ
される。チヤンネル番号はかかる各装置に割当て
られる。半二重装置と共に完全二重装置は２つの
チヤンネル番号を使用する。しかしあるHNP完
全二重チヤンネルはただ１つの番号を要求する。
出力又は入力装置のみが各ただ１つのチヤンネル
番号を使用する。チヤンネル番号は通常可変であ
り、従つて１つ又はそれ以上の60進ロータリース
イツチ（サムホイール・スイツチ）が装置アドレ
スを表示又はセツトするため母線に接続された各
装置に対して使用される。従つてシステムが構成
されると、チヤンネル番号がその特定システムに
対して適当であるように、母線に接続された特定
装置に対して表示される。多重入力／出力／
（Ｉ／Ｏ）ポートを有する装置は一般に１ブロツ
クの連続チヤンネル番号を必要とする。例えば４
ポート装置はチヤンネル番号の上位７ビツトを割
当てるためロータリースイツチを使用し、入力ポ
ートを出力ポートから識別すべくポート番号を規
定するためその下位３ビツトを使用する。ソース
（ここではしばしばマスターユニツトと称する）
はアドレス母線のアドレスリードにデエステイネ
イシヨン・アドレスを与えることによりデエステ
イネイシヨン（しばしばスレイブ・ユニツトと称
する）をアドレスする。メモリ・レフアレンス
（BSMREF−）と称する附加的制御リードの状態
に応じて２つのインタープリテイシヨンの何れか
を有することのできる24のアドレス・リードがあ
る。マスター・ユニツトがスレーブ・ユニツトを
アドレスしていてそのスレーブ・ユニツトがメモ
リである時、第２Ａ図のフオーマツトが使用され
る。このことはメモリ・レフアレンス信号
BSMREF−を高とすることにより表示される。
しかしマスター・ユニツトがメモリでないスレー
ブ・ユニツトをアドレスしている時、メモリ・レ
フアレンス信号BSMREF−が誤りで第８Ｃ図の
フオーマツトが使用される。 ソース、即ちマスター・ユニツトが読出し動作
におけるようなデエステイネイシヨン、即ちスレ
ーブ・ユニツトからの応答を必要とする時、レス
ポンス・リクワイアードと称する制御ビツト信号
によつてこのことをデエステイネイシヨンに示
す。更にソースはアドレス母線上のアドレスと共
に一般に10ビツトから成るチヤンネル番号をデー
タ母線に与えることによつてデエステイネイシヨ
ンにそれ自身のアイデンテイテイを与える。また
附加的制御情報が最下位の６ビツトに対してデー
タ母線に与えられる。応答が要求されると、従つ
てデエステイネイシヨンからのソースによつて、
アドレスがアドレス母線に与えられ、アドレスさ
れているデエステイネイシヨンのタイプ（第２Ａ
図のフオーマツトによりアドレスされているメモ
リ及び第８Ｃ図のフオーマツトによつてアドレス
されている他のタイプのユニツト）に応じて第２
Ａ図又は第８Ｃ図のフオーマツトをとる。更に応
答がアドレスされているデエステイネイシヨンか
ら要求されている時、ソースは附加的にデータ母
線の第１の高位10ビツトにそれ自身のアドレス、
即ちチヤンネル番号及びアドレス母線の６つの低
位ビツトに制御情報を与える。この後者の動作は
２つの母線サイクルにおいて与えられる。 第２Ａ図乃至２Ｄ図はHNP母線システム２０
０のある代表的アドレス及びデータフオーマツト
を示す。第２Ａ図のアドレスフオーマツトの第１
の５ビツトはＰ，Ｉ，Ｓ，Ｆ及びRFUビツトを
含む。本発明を実施するのに必要なビツトはＦビ
ツト、即ちフオーマツトビツトである。このビツ
トは後で詳述される。ビツト５乃至23がメモリ位
置をアドレスするために使用される。第２Ｂ図は
HNP母線システムのデータ母線上でデータがフ
オーマツトされる方法を示す。第１図のNML母
線システムのデータ母線フオーマツトが第１Ｂ図
のフオーマツトを有することは前述した。即ち各
９ビツトと２パリテイビツト、全部で20ビツトか
ら成る２つの隣接バイトがある。他方、第２Ｂ図
のフオーマツトは20ビツトを有し、高い位の側に
Ａビツト、ビツト７と８間にＢビツト、ビツト０
〜７及びビツト８〜15から成る８ビツトバイトを
含む。第２Ｃ図のフオーマツトは第１Ｂ図のマオ
ーマツトを有するNML母線からのデータがHNP
母線におけるデータとして使用されるべきである
時使用される。HNP母線が第２Ｂ図に示すよう
に20ビツトのデータフオーマツトを有するので、
第１Ｂ図のフオーマツトを有するNML母線のデ
ータは第２Ｄ図に示すようなフオーマツトに再配
列されなければならない。このフオーマツトは最
高位ビツト位置に零を有し、ビツト７と８間に他
の零を有する。従つて第１Ｂ図のビツト０〜７は
第２Ｃ図のビツト０〜７を占有し、第１Ｂ図のビ
ツト８〜15は第２Ｃ図のビツト位置８〜15を占有
する。この変換は米国特許出願第741009号（1976
年11月11日出願）に記載したように容易に行なわ
れる。この出願の第４図はドライバー／レシーバ
ーＡ及びドライバー／レシーバーＢに対する接続
を示す。ドライバー／レシーバーＡは第２Ｃ図の
フオーマツトに応じたビツトに対する接続を有す
るがドライバー／レシーバーＢは第１Ｂ図のフオ
ーマツトに応じた接続を有する。ドライバー／レ
シーバーＡのＡ及びＢビツトはドライバー／レシ
ーバーＢ上のＸ端子に結合されている。Ｘはその
位置が常に零であることを示す。従つてこの簡単
な内部接続により第１Ｂ図のフオーマツトは第２
Ｃ図のフオーマツトに及びその反対に変換されう
る。 第２Ｄ図はその母線に接続されたメモリユニツ
トへのあるタイプの情報を記憶させる時にHNP
母線２００によつて使用される他のワードフオー
マツトを示す。そのフオーマツトにおいて、Ａ及
びＢビツトは残りの低位ビツト位置に隣接して記
憶されている２つの８ビツトバイトと共に２つの
高位ビツト位置を占有する。 前述したように、第８Ａ〜８Ｄ図のフオーマツ
トはソースがデエステイネイシヨンをアドレス
し、返答を期待している時に使用される。第８Ａ
及び第８Ｃ図はソースがメモリ形装置及び他のタ
イプの装置をアドレスしている時のアドレスのフ
オーマツトを示す。第８Ｂ図はソースがデエステ
イネイシヨンをアドレスしていて回答を期待して
おり、従つてデータ母線上にそれ自身のアドレス
（即ちチヤンネル番号）を与えている時のデータ
母線のフオーマツトである。第８Ａ図でビツト０
〜23はメモリ中の特別のワードをアドレスするた
めに使用されている。第２Ａ図はより小形のメモ
リがアドレスされ、高位ビツトが制御情報として
使用される場合のフオーマツトを示す。第８Ｃ図
において最初の８ビツトが用途を変えるために使
用される。ビツト８〜17がアドレスされているデ
エステイネイシヨンのチヤンネル番号で、ビツト
18〜23は制御ビツトである。第８Ｄ図はHNPメ
モリの１つのデータフオーマツトを示し、低位桁
位置の２つの８ビツトバイトと共に上位桁ビツト
位置におけるＡ及びＢビツトを含む。第８Ｄ及び
第２Ｄ図も同様であるが、そのフオーマツトは後
に詳述するべく読出しサイクルの説明を行なうの
でこの第２のグルーピングに含まれている。 第６Ａ及び６Ｂ図は適当なフオーマツトを選択
するためのセレクタ・コードを発生する回路を示
す。ナンドゲート２６，２７及び１６は信号
LSLRDO＋00，ISLRD1＋00及びISLRD2＋00を
夫々発生する。例えばある回路を選択するため、
コード011が発生されなければならないとする。
このことは信号ISLRD1＋00が低い、即ち２進零
でなければならないことを、また信号ISLRD1＋
00及びISLRD2＋00が高い、即ち２進１でなけれ
ばならないことを意味する。従つて第６ａ及び６
ｂ図においてナンドゲート２６は低い、即ち２進
零を発生し、ナンドゲート２７及び１６は夫々高
い、即ち２進１の信号を発生しなければならな
い。ナンドゲート２６が低であるためにナンドゲ
ート２６への２つの入力信号、即ちISLRD0＋
0A及びISLRD0＋0Bは高でなければならない。
ISLRD0＋0A信号はＩ／Ｏ母線データを（論理
１の時）システムデータ母線上に与え、（論理０
の時）データ母線のチヤンネル番号及びフオーマ
ツト制御ビツトに与えることを制御する信号で、
ISLRD0＋0Bは外部Ｉ／Ｏ即ちシステム母線を読
出し又は書込む時、IOM処理装置（図示せず）
によつてのみ使用される信号である。ISLRD0＋
0B信号が高であるためにナンドゲート３１への
少くとも１つの入力信号はIOPCYC＋00信号又は
RSLR18＋00信号のように低でなければならな
い。IOPCYC＋00信号はもしIOM内のIOM処理
装置（図示せず）がシステム母線をアクセスして
いないなら低で、もしIOM処理装置がシステム
母線をアクセスしていると高である。同様に
RSLR18＋00信号はIOM処理装置（図示せず）が
高である時に母線をアクセスしていることを示す
ために使用される。 入力信号ISLRD0＋0Bが高である外に、ナンド
ゲート２６への入力信号ISLRD0＋0Aは、出力
信号ISLRD0＋00を低とするために高でなければ
ならない。ISLRD0＋0A信号はノアゲート２８
への両入力信号が低である時、高になる。ノアゲ
ート２８を介して両入力信号はアンドゲート２９
及び３０からの出力信号が夫々低である時低であ
る。アンドゲート２９及び３０からの出力信号は
各アンドゲート２９，３０への少くとも１つの入
力信号が低である時低である。従つてアンドゲー
ト２９への入力信号IOMCYC＋00又はBMREFD
−10低、又はアンドゲート２９の低出力信号に対
して両者が低でなければならない。同様に、アン
ドゲート３０への入力信号IOMCYC＋00及び
BIACO1−10、或いは両者がアンドゲート３０か
らの低出力信号に対して低でなければならない。
Ｉ／Ｏ母線２０１からシステム母線２０２への転
送が生じない時、信号IOMCYC＋00は低である。
信号BMREFD−10はシステム母線２０２におけ
るＩ／Ｏ母線２０１から何れかのメモリモジユー
ル８又は９への直接メモリレフアレンスが生じて
ない時、低である。同様にアンドゲート３０の
IOMCYC＋00信号は前述したように低である。
信号BIACO1−10は応答サイクルがシステム母線
について要求されていない時、高である。合致し
たこれらの条件と共に、低出力信号がアンドゲー
ト２６に発生される。このことはセレクターコー
ドの高位ビツトをあらわし、この例では２進零で
ある。セレクターコードの次の最高位ビツトは信
号ISLRD1＋00としてナンドゲート２７の出力に
与えられる。この例ではこの信号が高であること
が必要とされる。この信号はナンドゲート２７へ
の何れかの入力信号ISLRD1＋0A又はIOMCYC
−00或いは両者が低の時高である。ISLRDI＋0A
信号はIOM処理装置（図示せず）がＩ／Ｏ母線
２０１を読出している時低である。IOMCYC＋
00信号はＩ／Ｏ母線２０１からシステム母線２０
２への転送が生じていない時低で、その逆にＩ／
Ｏ母線からシステム母線への転送が生じている時
高である。ナンドゲート２７への１つの入力信号
はナンドゲート３２の出力信号が低の時低で、ナ
ンドゲート３２への入力信号の何れか又は両者が
高の時低である。ナンドゲート３２への入力信号
IOPCYC＋00は、もしIOM内のIOM処理装置
（図示せず）が外部Ｉ／Ｏ又はシステム母線をア
クセスしている時高で、逆に、アクセスしてない
時低である。RSLR19＋00信号はIOM処理装置が
Ｉ／Ｏ母線をアクセスしている時高で、逆にシス
テム母線をアクセスしている時低である。従つて
セレクターコードの次の最高位ビツトが発生され
る仕方が示された。最後にセレクターコードの最
低位ビツトを発生するためナンドゲート１６はセ
レクターコード０１１を有する素子３０５を選択
する場合高である。ナンドゲート１６の出力信号
ISLRD2＋00はその入力信号の何れか又は両者が
低の時高である。従つてノアゲート１７及び１８
からの出力信号は両方又は少くとも１つは低でな
ければならない。ノアゲート１７からの出力信号
ISLRD2＋0Aはその入力信号の何れか又は両方
が高の時低である。アンドゲート１９の両入力信
号が高の時該アンドゲートから高出力信号が生じ
てノアゲート１７へ高入力信号が与えられる。同
様にアンドゲート２０の両入力信号が高の時、該
アンドゲートから高出力信号が生じる。IOM処
理装置が外部Ｉ／Ｏ又はシステム母線レジスタ
（図示せず）をアクセスしている時、IOPCYC＋
00信号は高である。IOM処理装置が外部Ｉ／Ｏ
又はシステム母線レジスタを読出している時
RSLR20＋00信号は高である。同様に、Ｉ／Ｏ母
線２０１からシステム母線２０２上のメモリへの
直接メモリ書込み動作がある時高である。この高
信号はアンドゲート２３の出力が高である時発生
され、従つてアンドゲート２３への全入力信号が
高でなければならない。入力信号IOMCYC＋00
はもしＩ／Ｏ母線２０１からシステム母線２０２
への転送が生じているなら高である。入力信号
BMREFD＋00は、もしＩ／Ｏ母線２０１からシ
ステム母線２０２上の何れかのメモリ８，９へ情
報の転送が生じているなら高である。入力信号
BIACO1＋00は応答サイクルが要求されていない
（例えばＩ／Ｏ母線によつてメモリ書込みを行な
つている）時、高である。これらの条件が高であ
ると、高信号ISLRD2＋00が発生され、これは３
ビツトセクターコードの低位ビツトである。ナン
ドゲート１６からの高出力信号ISLRD2＋00は、
アンドゲート２５，２１及び２２並びにノアゲー
ト１５を使用する別の通路をフオローすることに
より同じ理由で同様に選択される。下記の表１は
第６Ａ及び６Ｂ図によつて使用される種々の信号
及び機能を示す。従つて当業者は所要フオーマツ
トを選択してセレクターコード信号を発生するた
めに装置を構成しうる。
【表】
【表】
上述の説明から、他の装置からのデータ又はデ
ータの転送等に対する要求が所定信号を出すこと
によりなされることがわかる。これら信号の組み
合わせは自動的に遂行又は要求されている特定の
動作に対する適正なフオーマツトを選択するため
に使用されるコードを自動的に発生する。通常、
転送動作はＩ／Ｏデータ母線２０１からシステム
母線２０２に転送されている情報を含んでいる。
従つてＩ／Ｏ母線２０１からシステム母線２０２
への転送はその通路にIOM11を含んでいる。ま
た情報は制御信号と一緒にIOMに至るシステム
母線２０２からＩ／Ｏ母線２０１に転送され、制
御信号についてIOMから情報を受信する。しか
しCPUとメモリ間の情報の転送はシステム母線
１００，２０２を介して行なわれる。 第５図に関してHNP母線システムのタイミン
グ図が詳述される。各母線サイクルにおいて、３
つの識別可能な部分がある。特に最高優先順位を
要する装置が母線を確保する期間（７−Ａ〜７−
Ｃ）、マスター装置がスレーブ装置をコールする
期間（７−Ｃ〜７−Ｅ）、スレーブ装置が応答す
る期間（７−Ｅ〜７−Ｇ）である。母線が遊んで
いる時、母線リクエスト信号（BSREQT−）は
２進１である。７−Ａ時に母線リクエスト信号の
負縁は全優先サイクルを開始する。７−Ｂ時に正
味の優先順位に対してシステム内で許容される非
同期遅延及び選択されるべき母線の主使用者があ
る。母線上の次の信号はBSDCNN−、即ち現在
のデータサイクルである。７−Ｃ時にBSDCNN
−信号の２進０への遷移は母線の使用がマスター
装置に許容されていることを意味する。その後、
母線の第２相はマスター装置が選択され、データ
について情報を転送するのに自由で、マスター装
置がそのように表示するスレーブ装置への母線２
００のリードをアドレスし制御することを意味す
る。 スレーブ装置はBSDCND−信号の抽出の負縁
において開始する母線動作の第３相を示すことを
用意する。例えばストローブ信号は遅延線（図示
せず）によりBSDCNN−信号の負縁から60ナノ
秒遅延せしめられる。７−Ｄ時のBSDCNN−信
号の負縁の発生により、スレーブ装置はこれが自
己のアドレスであるか否か、どんな応答を発生す
ることが要求されているかを決めるプロセスを開
始するためにコールされているか否かを知るよう
に試験できる。このことはスレーブ装置により確
認信号（BSACKR−）を発生せしめるか又は
BSNAKR−かBSWAIT−信号或いは（スレー
ブがない場合）全く何らの応答すら発生しない。
マスター装置によつて受信された７−Ｅ時に確認
信号の負縁は７−Ｆ時にマスターのBSDCNN−
信号を２進１ならしめる。ストローブ信号は７−
Ｇ時に２進１状態に戻り、それは遅延線（図示せ
ず）によつて与えられる７−Ｆ時からの遅れであ
る。従つて母線動作の第３相において、母線上の
データ及びアドレスはスレーブ装置によつて抽出
され、母線サイクルはオフに変わり始める。その
サイクルの終り、即ちBSDCNN−２進１になる
と、他の優先的な完全なリゾルーシヨンを可能に
する。この母線リクエスト信号が発生され、もし
受信されていないと、このことは母線が遊び状態
に戻つていることを意味し、従つてBSREQT−
信号は２進１状態になる。もし母線リクエスト信
号その時存在すると、即ち図示のように２進零で
あると、非同期的な優先的完全選択プロセスを開
始し、それに続いてBSDCNN−信号の負縁は７
−Ｉ時に点線で示すように可能化される。この優
先完全リゾルーシヨンは７−Ｈ時に確認番号の正
縁によつて期待又はトリガーされる必要ないが、
母線の遊び状態への遷移に続いて７−Ｆ時に実際
にはトリガーされもしその後で装置が母線サイク
ルを望むなら、このプロセスは非同期的にくり返
す。このタイプの母線サイクルによつて転送され
る情報は下記のように分類する51の信号を含む。 ａ 24アドレスビツト ｂ 16データビツト ｃ ６制御ビツト ｄ ５インテクリテイビツト 主メモリを含む異なるタイプのシステムユニツ
ト及互いに通信しているユニツトが接続されてい
る母線システムの構造及び機能を説明したが、第
３図に示す如くシステム母線と貯蔵メモリ３０１
（キヤツシユ・メモリ）及びCPU３０３の母線イ
ンターフエース装置間のインターフエースについ
て考えてみる。この点は第３，７〜１１図に関連
している。 第３図はCPU３１２及び貯蔵メモリ装置３１
３のブロツク図を示し、各々は母線インターフエ
ース装置３０１及び３０３を介してシステム母線
３０２に結合されている。プライベート・インタ
ーフエース３１１は貯蔵メモリ装置を中央処理装
置に接続し、主メモリ８，９に、中央処理装置
CPU３１２と貯蔵メモリ装置３１３間において
リクエスト、アドレス及びデータを通信せしめ
る。貯蔵メモリ装置（キヤツシユ・メモリ）は４
つの主論理ユニツト、母線インターフエース３０
１、プライベート・インターフエース３１１、置
換更新論理ユニツト３１４及びキヤツシユ指示デ
ータバツフア・ユニツト３１５から成る。 キヤツシユ指示データバツフア・ユニツト３１
５は要求された主メモリ語がキヤツシユ・ランダ
ム・アクセス・メモリ（RAM）３１３にあるか
否かを決める。キヤツシユRAM３１３はCPUへ
データ又は命令を供給するため主メモリ１，２か
ら読み出された2048〜4096語の直接高速記憶を行
なう。 置換更新論理ユニツト３１４は主メモリ１，２
をアクセスし、モニター機能を行なわしめる必要
のあるハードウエアを与える。モニター機能は全
ての主メモリ書込みレフアレンス（即ち上記ユニ
ツト３１４，４ａ，１２又はIOM１１からの）
をチエツクして評価し、現在能動的なキヤツシ
ユ・メモリ位置のデータをシステム母線２０２，
３０２からのデータに置換する。 母線インターフエースユニツト３０１はキヤツ
シユ・メモリ・ユニツト３１３をシステム母線に
接続し、キヤツシユ・メモリ・ユニツト３１３に
システム母線３０２を介して主メモリ１，２をア
クセスせしめ、かつキヤツシユ・メモリ・ユニツ
ト３１３にない所要情報を中央処理装置に読出さ
せる。母線インターフエースニツト３０３は
CPU３１２をシステム母線３０２に接続し、シ
ステム母線３０２に接続された他のシステムユニ
ツトへの通信に対する論理を与える。母線インタ
ーフエースは次のものから成る。(a)システム母線
インターフエース、(b)リクエスト及び優先論理、
(c)アドレス発生論理、(d)置換アドレスフイールド
論理で、これらは米国特許第4030075号及び第
3993981号等に記載されている。 CPU３１２は演算論理ユニツトALU３１６及
び制御記憶ユニツト３１７のような従来周知のサ
ブシステムから成る。本発明に関係あるCPU３
１２の部分は第７〜１１図に関して後述する母線
インターフエースユニツト３０３（又は制御ユニ
ツト）である。 第４図は代表的なシステム母線インターフエー
スユニツトBIU４００を示す。主メモリ・リクエ
スト、アドレス及びデータはCIU送受信器４０１
〜４０４により送られかつ受信される（第７，９
〜１１図参照）。 要するに、中央処理装置CPU３１２のユニツ
トサービスサイクルは、CPUがアドレス発生器
４０６への読出し要求信号と同時にプライベート
キヤツシユ／CPUインターフエース３１１を介
してキヤツシユ・メモリ・ユニツト３１３にメモ
リ読出しアドレス（即ち絶対主メモリアドレス）
を送る時に開始する（プライベートインターフエ
ース３１１の詳細は第１２，１３及び１５図参
照）。もしキヤツシユ・メモリ・ユニツトが更新
又は置換サイクルでないなら（即ち主メモリの情
報が更新されていないか又はキヤツシユ・メモリ
の情報が置換されておらず、置換更新論理408が
動作していないと）送出されたCPU読出しアド
レスがキヤツシユ指示（図示せず）に切換えら
れ、サーチ選択動作が行なわれ、アドレスHit又
はNo.Hit表示を発生する。 もしサーチされたCPUメモリ読出しアドレス
が存在すると（即ちHitがあると）キヤツシユ・
メモリ中の関連データがプライベートインターフ
エース３１１を介してCPU３１２に送られる。 もしサーチされたCPUメモリ読出しアドレス
がキヤツシユデイレクトリイにないと（No.Hit）、
CPUメモリ読出しアドレスはキヤツシユ・メモ
リ・ユニツト・アドレスアウト・レジスタ４０５
に切換えられ、No.Hit主メモリフエツチが開始さ
れ、システム母線は誤り語を得るために作動され
る。従つて主メモリ・リクエスト、アドレス及び
データがBIU送受信器４０１〜４０３及び母線リ
クエスト応答論理４０４を介して母線インターフ
エースユニツトBIU４００により送出かつ受信さ
れる（第７，９〜１１図参照）。主メモリに送ら
れた絶対アドレスの全てのコピイはキヤツシユ置
換フアイル４０７に記憶される。 第７及び８Ａ〜８Ｄ図において、メモリ読出し
を必要とするＩ／Ｏ母線２０１上のソースユニツ
トはアドレス母線７０１にメモリアドレスを与え
る。このメモリアドレスはそのメモリの大きさに
応じて第８Ａ又は２Ａ図のフオーマツトを有す
る。同時に第２図のＩ／Ｏ母線２０１上のリクエ
ストしているソースユニツトがそのアドレス即ち
チヤンネル番号及びある制御ビツトをデータ母線
７０２に与える。この情報は第８Ｂ図に示すフオ
ーマツトを有する。アドレス母線７０１からのメ
モリアドレスはメモリアドレスレジスタ３６に記
憶されるが、チヤンネル番号及び制御ビツトはチ
ヤンネルレジスタ３４及び制御ビツトレジスタ３
５に記憶される。メモリアドレスレジスタ３６に
よつてアドレスされたメモリ３８中のメモリ位置
は読出され、そのデータはデータアウトレジスタ
３３に記憶される。次いでそのデータは、データ
母線のハンドシエイク動作を完了するに必要なタ
イミング（第５図）が終ると、データ母線上にお
かれ、受信ユニツトに変換されているリクエスト
ユニツトがデータ受信が準備されていることを確
認する。第２母線サイクルが開始し、データアウ
トレジスタ３３からのデータがデータ母線７０２
におかれ、同時にレジスタ３４，３５からのチヤ
ンネル番号及び制御ビツトが第８Ｃ図のフオーマ
ツトに応じてアドレス母線７０１におかれる。
（これはメモリユニツト以外のユニツトをアドレ
スしている時のアドレスフオーマツトである。）
従つてアドレス、即ちチヤンネル番号はアドレス
母線７０１においてビツト位置９〜17におかれ、
制御ビツトはアドレス母線７０１においてビツト
位置18〜23におかれる。しかし前述したように、
本発明に関係あるビツトは形成ビツトであるビツ
ト２１である。これは信号MMAI21＋00のよう
に第６Ａ図の論理回路により認識される。このビ
ツトが高であると、データの再形成が必要とさ
れ、その再形成のタイプは存在する動作に対する
他のリクエストをあらわす他の信号に依存する。
第６Ａ図は第２Ａ図に示すフオーマツトの形成ビ
ツト番号３に対応していて、第６Ａ図では信号
BIAI03＋00のように示される。第８Ｂ図のフオ
ーマツトはIOM３００のマルチプレクサ３０１
中のフオーマツト３０８に対応している。従つて
読出しサイクルがメモリからのソースユニツトに
よつて要求されると、データ母線は自動的に再形
成される。 第９図は代表的な制御器アドレス論理を示す。
この論理はそこに接続された４つまでのサブユニ
ツト又は周辺装置を有する特別のタイプの制御器
の例である。要素７０はメモリレフアレンス信号
（BSMREF−）に対するライン受信器と、母線ア
ドレスBSAD08−〜BSAD14−に対するライン受
信器を備えている。第９図におけるこの論理は非
メモリ制御器に対するものなので、メモリレフア
レンス信号は要素７０の入力及びインバータ７１
の出力において２進１である。 スイツチ７２はインバータ７８を介してアドレ
スリードを受けるように結合されている。このス
イツチは母線２００に接続された大部分の装置制
御器にセツトされている。要素７０の入力側の母
線アドレスリードは所望ユニツトの適正アドレス
を反映するビツトに対して２進零である。従つて
要素７０によつて与えられる否定と共に、２進１
信号が、２進零として母線２００に受信されるア
ドレスのビツトに対してスイツチ７２の非反転入
力に与えられる。同様にインバータ７８からの出
力リードはそれらの位置に２進１を有し、そこで
アドレスビツトは母線２００上の入来アドレスビ
ツトにおいて２進１である。互いに相補的である
スイツチ７２の２入力における信号により、６０
進スイツチ又は複数のトグルスイツチ、特に非ギ
ヤング７極２位置スイツチであるスイツチが、正
しい装置アドレスに対して全ての２進１信号がス
イツチ７２の出力端子に現れるようにセツトされ
る。従つてゲート７３は全ての２進１信号を受信
し、もしこれが正しい装置アドレスでメモリサイ
クルでないなら、その出力に２進零を与える。ス
イツチ７２は比較器機能を与えるように構成さ
れ、少くとも１つのゲートレベルに対する必要
性、従つて関連の伝播遅延を除去する。更に、そ
のスイツチは特定ユニツトのアドレスを容易に変
える手段を提供し、システムが構成されている仕
方を簡単化する。 ゲート７３の出力はMYCHAN−信号と称し、
被選択スレーブに対し２進零である。
MYCHAN−信号は３つのノアゲート７４，７
５及び７６の各々の１つの入力に結合され、
ACK，WAIT又はNAK信号を発生するために使
用される。ゲート７４，７５及び７６への他の入
力は下記のように受信される。 マルチプレクサ７７は第９図に示すように特定
の制御論理に接続された４つまでのサブユニツト
又は周辺装置から４つの信号を受信するように結
合される。マルチプレクサ７７の入力に受信され
たこれらの信号は特定のサブユニツトが存在する
か、即ちシステムに組み込まれているか否かを示
す。即ち１つ以上のサブユニツトが接続されう
る。もし１つのサブユニツトのみがそのように接
続されているなら、かかる信号の１つのみがサブ
ユニツトの存在を示す。サブユニツトが存在する
ことを示すこれら信号はMYDEVA−，
MYDEVB−，MYDEVC−及びMYDEVD−信
号であらわされる。マルチプレクサ７７は後述さ
れるマルチプレクサ８８と共にテキサス・インス
ツルメント社で製造された部品番号749151を有す
る装置である。かかる信号の２進零状態はサブユ
ニツトがシステムに存在することを示す。マルチ
プレクサ７７は図示していない反転増幅器又は受
信器を介して母線２００から受信されたアドレス
信号BSAD15＋及びBSAD16＋によつて可能化さ
れる。同じ２つのアドレス信号がマルチプレクサ
８８を可能化するために結合される。これら２つ
のビツトは４つまでのサブユニツト又は装置の何
れか１つがアドレスされていることを示す。マル
チプレクサ７７の出力はMYDEVP−信号であ
り、これが２進零の時、アドレスされた装置が存
在することを示す。従つてゲート７４，７５及び
７６の各々はマルチプレクサ７７からの出力を受
信し、従つて特定制御器からの応答はその制御器
のチヤンネル番号の存在及びその制御器が実際に
システムに附設されたサブユニツトでシステムに
存在する事実によつて規制される。後述するよう
にこの構成によりメモリアドレス論理に関して特
に説明された方法で１つのサブユニツトと次のも
のとの間のアドレスの連続性が許容される。しか
し一般に第２図に示すようなシステム内の１つ以
上の基本的装置制御器５〜７及び異なるタイプの
周辺装置を制御するように結合されたかかる制御
器５〜７又はその制御器を以てかかる周辺装置を
選択的に配列することによつて同じタイプの周辺
装置を制御するように結合された全ての制御器５
〜７により、各サブユニツト又は周辺装置に対す
るアドレスが隣接しうる。更にかかるアドレスは
装置が大きくても小さくてもこれに関連した何れ
かのタイプの周辺装置を有するように構成され
る。 他のマルチプレクサ８８は他の４つのサブユニ
ツトの何れか１つからの表示を受信するように、
例えば実際かかるサブユニツトはデータを受信し
かつ送出するのを準備することを示すように結合
されている。従つてマルチプレクサ８８によつて
受信されたレデイ信号はマルチプレクサ７７によ
つて受信されたプレゼンス信号とは異なる。プレ
ゼンス信号は特定サブユニツト又は周辺装置がシ
ステムに組み込まれていて存在しているか否かを
示すがレデイ信号は関連サブユニツトが準備中で
データの送信又は受信できるか否かを示す。レデ
イ信号はMYRDYA−，MYRDYB−，
MYRDYC−及びMYRDYD−と称される。 マルチプレクサ８８の出力MYRDYS−は論理
零の時、ゲート７４，７５及び７６に受信された
他の信号の状態に応じてWAIT信号又はACK信
号の何れかの発生を可能化する。もし２進零がマ
ルチプレクサ８８のMYRDYS＋出力に発生され
ると、被アドレスサブユニツトが実際に準備中で
あることを示すNAK信号が発生される。 ゲート７５及び７６は他の信号を受信し、ゲー
ト７５は後述するようにBDRBSY−信号を受信
し、ゲート７６はゲート８４の出力から
MYACKA−信号を受信する。これら２つの信号
はフリツプフロツプ８０及び８１によつて与えら
れる機能に関して説明される。各制御器には母線
システム２００からデータを受信するバツフア又
はレジスタがある。もしこのデータバツフアが占
有（ビジー）、即ちそこに記憶された失うことの
できない情報をすでに有しているなら、バツフア
がビデイであることの表示があり、これはＤ型フ
リツプフロツプ８０のＤ入力に受信され、そのＤ
入力はクロツク信号、この場合は母線からドライ
バを介して受信されるBSDCNN＋信号の受信に
よりそのＱ出力にもたらされる。従つてその時デ
ータサイクル信号、即ちBSDCNN−信号はもし
この特定の制御器に関連したバツフアが実際上ビ
ジーなら、第５図に示すように２進零状態とな
り、次いでフリツプフロツプ８０のＱ出力、即ち
BDRBSY＋信号は２進１でナンドゲート８５に
より２進零となる。ノアゲート８４の入力に結合
されたこの２進零状態はその出力に２進１を発生
し、ゲート７６にACK信号を発生することを禁
止する。しかしフリツプフロツプ８０のＱ出力、
即ちBDRBSY−信号はゲート７５の１つの入力
に与える２進零であり、該ゲートはもし全ての入
力が２進零なら、WAIT信号を発生する。従つ
てもしバツフアがビジーでなく他の条件が存在す
るなら、ACK信号が発生される。もしバツフア
がビジーなら、他の条件に応じてWAIT又は
NAK信号の何れかが発生される。 フリツプフロツプ８１はこれが第２ハーフ読出
しサイクル動作であるか否かを示すために使用さ
れる。前述したように、BSSHBC−信号はこれ
が以前に要求された情報であることをスレーブユ
ニツトに示すためにマスターユニツトによつて使
用される。その時から母線に結合された１対の装
置が、転送を完了するために第２サイクルが生じ
るまで（BSSHBC−によつて示される）、読出し
動作（RSWRIT−によつて示される）を開始し、
両装置は母線上の全ての他の装置に対してビジー
でありうる。従つてフリツプフロツプ８１の入力
を見ると、MYDCNN＋信号はそのフリツプフ
ロツプをフロツクしかかる信号はマスターユニツ
トとなる装置のフリツプフロツプのＱ出力に結合
されかつこれに論理的に等価である。フリツプフ
ロツプ８１のＤ入力には、これがメモリ読出しサ
イクルを開始した特定装置であること、かかる装
置がメモリからの読出しを期待していること及び
メモリがそのサイクルを完了するようにメモリに
よつて後に発生されるべき第２ハーフ読出しサイ
クルを期待していることを意味するMYWRIT−
信号である。 第２ハーフ読出しサイクル・ヒストリイ・フリ
ツプフロツプ８１はそのリセツト入力としてノア
ゲート８２を介してリセツト入力に結合された
MYACKR＋及びBSMCLR＋信号を有する。
BSMCLR＋信号は種々の他のフリツプフロツプ
に対して前述した如くフリツプフロツプ８１をリ
セツトするように動作し、MYACKR＋信号は第
２ハーフ読出しサイクルが完了したことを示す。
従つてもしフリツプフロツプ８１がセツトされる
と、アンドゲート９３の１つの入力を部分的に可
能化するためこのセツト状態はフリツプフロツプ
８１のＱ出力より結合される。アンドゲート８３
を完全に可能化するためBSSHBC＋信号はメモ
リによつて発生され、これが以前にリクエストさ
れた情報であることをあらわす。従つて母線を介
してメモリから来るデータによりこの信号は動作
され、MYACKA−信号の負縁がノアゲート８４
を介して発生され、ゲート７６を可能化し素子７
９によりドライバ９０を介してACK信号を発生
することによつて特定装置にこの母線サイクルを
認識せしめる。更にもし実際的にこれが第２ハー
フ母線サイクルでなくバツフアがビジーでないな
らACK確認がまた発生される。この表示はACK
信号を発生するためにゲート８４を介してゲート
８５により与えられる。 従つて、もし特定制御器が母線サイクルを待期
しているなら、その第２ハーフ読出しヒストリ・
フリツプフロツプ８１を有していたので、その第
２ハーフ母線サイクル信号（BSSHBC＋）の受
信のみがこの特定装置に対して応答できる。もし
この特定装置がビジーでないなら、即ちかかるバ
ツフアに何らの有効情報がないなら、ACK信号
が発生される。 更に第２母線サイクル信号（BSSHBC＋）は
ゲート７５と共にゲート７４の１つの入力に受信
される。第２ハーフ読出しサイクルフリツプフロ
ツプ８１がセツトされると、ゲート７６の入力に
よつて示されるようにもしこれが正しいチヤンネ
ル番号等であれば得ることのできる唯一の出力は
ACK信号である。これはフリツプフロツプ８０
によつて示されるようにバツフアがビジーである
か否かとは独立である。従つてもしこれが第２ハ
ーフ母線サイクル信号、即ち信号BSSHBC＋が
２進零の場合のみゲート７４，７５によつて
NACK信号又はWAIT信号が発生される。更に
制御器によつて受信される第２ハーフ母線サイク
ルは制御器からのみ見てメモリから来ることがで
き、メモリがデータを制御器に戻すように準備し
ている時、NAK又はWAIT信号の何れも発生す
ることができないが、確認信号のみを発生するこ
とができる。従つてもしBSSHBC＋信号が２進
１なら、NAK又はWAIT信号の何れも発生する
ことができない。 前述したように情報がメモリから転送されてい
ると、メモリは全くNAK又はWAIT信号を受信
できない。これは本発明装置の固有の優先構成の
ためである。メモリは最高優先装置である。もし
ユニツトが情報を送るようにメモリに求めると、
そのユニツトはある時点で情報を期待できる。も
しこのユニツトがメモリへのWAIT又はNAK信
号を発生すると、メモリが最高優先装置であるた
めデータ転送を要求している特定制御器へのアク
セスを得ようとし続けることができ、かつデータ
が以前にそれを要求した特定制御器によつて受け
られるまで、母線にデータ転送を効果的に不可能
化せしめる。従つて確認信号のみがデータを受け
るためメモリからのリクエストに応答して作るこ
とができる。しかし制御器は他の制御器又は中央
処理装置にNAK又はWAIT信号を発生せしめら
れる。更に一般的規則はもしある制御器がより高
い優先順位の制御器から情報を要求しているな
ら、要求している制御器は情報を受けるために読
出されなければならず、従つてACK信号に応答
しなければならないということである。 レデイマルチプレクサ８８に関して前述したよ
うに、もしその装置がレデイでないなら、NAK
信号、即ち照会されている他の条件が発生され
る。WAIT信号よりもNAK信号が発生される理
由は、もし制御器Ｉ／Ｏのような制御器がビジー
なら、端末装置は２〜３マイクロ秒以上ビジーで
あるが、むしろ数マイクロ秒の間ビジーであるこ
とによる。従つてもしマスターユニツトへの表示
がマスターユニツトがトライングを保持している
なら浪費される。むしろその表示は不必要に母線
サイクルを使用してシステムの全応答を遅らせる
よりも要求しているユニツトがデータ処理と共に
進行することであるべきである。要求しているユ
ニツトが行なわなければならないことはデエステ
イネイシヨンユニツトを良好に再試行することで
ある。 前述したようにマルチプレクサ８８のストロー
ブ入力はMYFC01＋信号とあらわされたゲート
８６からの信号を受信する。この信号は制御ビツ
ト又は特に8cに示したフアンクシヨンコードのよ
うなノアゲート８６の入力に受信された信号のフ
アンクシヨンコードの組み合わせで、使用されな
いビツト23を有するビツト18〜22であらわされ
る。これらのビツト内でフアンクシヨンコードは
母線に接続された種々のユニツトが前述したよう
にあるコード及び命令を認識するように示され
る。 要するにNAK信号（BSNAKR−）はゲート
７４を完全に可能化することによつて素子７９の
夫々のＤ型フリツプフロツプよりドライバ９２を
介して発生され、BSDCND＋信号の時かかるフ
リツプフロツプをクロツクする。ゲート７４はチ
ヤンネル番号が受信されると完全に可能化され、
装置アドレスはそれが実際に組み込まれているこ
と、即ちかかる装置がレデイではなく、これが第
２ハーフ母線サイクルでないことの表示を与え
る。WAIT信号（BSWAIT−）はゲート７５が
完全に可能化される時、素子７９に含まれるＤ型
フリツプフロツプよりドライバ９１を介して母線
上に与えられる。ゲート７５はチヤンネル番号が
受信されると完全に可能化され、装置アドレスは
実際にそれが組み込まれていること及びそれがレ
デイであることの表示を与え、これが第２ハーフ
母線サイクルではなく、バツフアがビジーである
ことの表示がある。確認（BSACKR−）信号は
ゲート７６が完全に可能化される時、素子７９に
含まれるＤ型フリツプフロツプに応答してドライ
バ９０によつて母線上に与えられる。ゲート７６
は正しいチヤンネル番号即ち組み込まれた装置ア
ドレスが与えられること、アドレスされた装置が
実際にレデイであること及びバツフアがビジーで
ないことの表示が与えられると完全に可能化され
る。しかし第２ハーフ読出しサイクル信号が受信
されると、ACK確認信号はバツフアがビジーで
あるか否かとは独立に発生される。素子７９にお
けるフリツプフロツプの各々はBSDCNB−信号
に応答してインバータ８９を介してクリアされ
た。 第１図の制御器５〜７のような代表的な制御装
置のアドレス論理を説明したが、メモリ制御用の
代表的アドレス論理を次に説明する。第１０図の
メモリ制御装置論理には第９図の論理に似た多く
の方法がある。母線から素子４０によつて受信さ
れたアドレス信号は第８Ａ図に示すフオーマツト
におけるアドレス信号BSAD00＋〜BSAD07＋と
して転送される。受信器４０からのアドレス信号
はパリテイチエツカー４７の入力に受信される。
受信器４０からのアドレス信号及びインバータ４
１の出力におけるそれら信号は第９図に示すよう
な方法でスイツチ４２によつて受信される。もし
メモリレフアレンス信号（BSMREF＋）が２進
１で、スイツチ４２によつて比較されるアドレス
がスイツチ４２の出力に２進１を発生するなら、
ナンドゲート４３はMYMADD−ライン上に２
進零信号を与えるように完全に可能化され、３つ
のノアゲート４４，４５及び４６の各々の１つの
入力に受信され、これらノアゲートはNAK，
WAIT及びACK信号を夫々発生するために使用
される。メモリは実際にBSMREF＋信号が正し
い２進状態にない限りアドレスされ得ない。 前述したように、被アドレスビツトはパリテイ
チエツカー４７の入力に受信され、この入力は母
線を介して受信されたアドレスパリテイである
BSAP00＋ビツトを受信する。パリテイチエツカ
ー４７は９ビツトパリテイチエツクを行ない、そ
のＱ出力に信号MYMADP−を発生し、この信
号はもし２進零であるならゲート４４，４５，４
６を部分的に可能化してパリテイが正しいことを
示す。 ゲート４４，４５，４６への第３入力は第９図
のマルチプレクサ７７と同様のマルチプレクサ４
８より受信される。マルチプレクサ４８はこの特
定の制御装置に接続されたメモリモジユラスの何
れか１つ又は全部が実際にシステムに存在するか
否かを示す４つの入力MYMOSA−〜MYMOSD
−を受信する。これによりメモリは完全なメモリ
モジユールアレイ又は部分的なアレイを有せしめ
られる即ちかかるメモリモジユールの唯一がシス
テム内で接続されている。これら４つのメモリモ
ジユールはアドレスされ、２つの母線アドレス信
号BSAD08＋及びBSAD09＋により設置されてい
るか否かを決めるため、マルチプレクサ４８によ
りテストされる。 従つて異る構成のシステムに対し、１つの特定
のメモリ制御装置に接続された１つのメモリモジ
ユールがあり、他の制御装置に接続された２つの
モジユールもあり、実際には異なる制御装置に接
続された異なるメモリモジユールは異なるタイプ
のものである。例えばこのようにして半導体メモ
リは１つの制御装置に接続されるが、磁気コアメ
モリは他のものに接続される。更に異なつた大き
さ、即ち大小の記憶容量のメモリモジユールが使
用され得る。また異なつた制御装置にメモリモジ
ユールを配置することにより異なる速度のメモリ
が使用され、システム応答の速度を増大させる。
何れか所定の制御装置に対して所定パワーサポー
ト及びタイミング能力のみが通常存在し、通常の
場合、その制御装置はそれに接続するメモリのパ
ーソナリテイを確定する。従つて、例えばもしコ
アと半導体メモリ間のような異なるタイプのメモ
リ速度又はタイミングが必要とされるなら、各タ
イプのものに対して異なる制御装置が使用されな
ければならない。更に異なる制御装置の使用によ
りたとえ同じ母線に接続されていても、実際に互
いに時間的に本質的に並列走行しているのでそれ
らメモリはより早く走行できるが、母線上におい
て一度に唯一の転送が生じているだけで、実際に
アクセスタイムがすでに生じているので、情報が
何れかの所要アクセスタイムなしにメモリにおい
て読み出されることがポイントである。 前述したようにメモリ又は他の周辺装置に対す
るものである各制御装置は一般にそれ自身の特別
のアドレスを有する。従つてそこに接続された完
全に相補的なメモリモジユールを有する異なるメ
モリ制御装置に対して隣接メモリアドレスが与え
られる。特に各メモリ制御装置がそこに接続され
た４つのメモリモジユールを有し、各モジユール
が約8000語の記憶容量を有する場合、各メモリ制
御装置は32000語のメモリをアクセスできる。各
メモリ制御装置に対しシステム中に結合された完
全な32000語のメモリによりメモリのアドレスは
隣接している。動作の観点から隣接メモリアドレ
スはシステムアドレツシングのためばかりでなく
システムでの応答を高めるため重要である。前述
したように通常メモリ制御装置はある特性のメモ
リに対してサービスを与えることができるだけ、
即ち磁気コアメモリはそれに関連した基本的タイ
ミングの差のため半導体メモリと同じメモリ制御
装置に結合できない。同じことは異なる速度又は
パワー条件のメモリに対しても通常あてはまる。
従つて各メモリ制御装置が32000語のメモリに対
してサービスを与えうるとして、もし16000語の
メモリが低速メモリに対して使用され、他の
16000語のメモリが高速メモリに対して使用され
るべきであるとすれば、このことは２つのメモリ
制御装置が使用されなければならないことを意味
する。しかしこのことは通常、メモリ制御装置ア
ドレスが32000語に別れているので高速メモリと
低速メモリ間のメモリアドレスが隣接してないこ
とを意味する。この場合、両メモリ制御装置に同
じアドレスを有せしめることによつて隣接メモリ
アドレスを与えることが可能である。しかしこの
ことは２つの制御装置の夫々のメモリモジユール
位置が両方とも各制御装置の同じ位置に占有され
えないことを意味する。特に第１制御装置は
MYMOSA−及びMYMOSB−信号によつて示さ
れるメモリモジユール位置Ａ及びＢにおいて２つ
の8000語メモリ位置を使用する。従つて２つの制
御装置はあたかも１つの制御装置のようにシステ
ムにおいて現れる。例えば１つの制御装置は１つ
のモジユールの形でそれに結合された8000語のメ
モリを有しており、同じアドレスを有する他のメ
モリモジユールは他の３つの位置に３つ迄のメモ
リモジユールに結合されて24000語のメモリスト
レージを与える。この構成は必らずしも異なるタ
イプのメモリに限定される必要ない。例えば冗長
メモリモジユールが他の制御装置と結合されるよ
うに設けられ、その装置アドレスが、かかるメモ
リモジユールの事故の検出により適当であるよう
にセツトされる。 再びゲート４４，４５及び４６の可能化に関
し、この特定メモリ制御装置からの応答を可能化
し許容するために各ゲートはそのメモリ制御装置
のアドレス、アドレスされたモジユールがシステ
ムに存在することの表示及びパリテイ・チエツカ
ー４７によつて示されるようにアドレスパリテイ
が正しいことを受信しなければならない。ノアゲ
ートへの他の入力は上述したようにビジー論理及
びロツク・ヒストリイ論理の組合せによりサービ
スされる。 メモリ制御装置ビジー信号はフリツプフロツプ
４９によつて与えられ、この制御装置に接続され
た何れか１つのメモリモジユールが実際にビジー
であることを示す。このＤタイプフリツプフロツ
プ４９はBSDCNN＋信号によつてクロツクされ
る。もしメモリモジユールがビジーなら、
WAIT信号が発生される。従つてもしフリツプ
フロツプ４９のＱ出力におけるMYBUSY−信号
が２進零なら、他の条件が満足されるとして、こ
のことはゲート４５を完全に可能化し要素５６中
の関連フリツプフロツプをセツトせしめ、またこ
れはBSDCND＋信号が要素５６のクロツク入力
に受信されると行なわれる。この点で、このフリ
ツプフロツプ５６は第９図の要素７９に対する動
作のようにBSDCNB−信号が受信される時イン
バータ６３によりクリアされるゲート４６の１つ
の入力に結合されたMYBUSY＋信号によつて示
されるように２進零がフリツプフロツプ４９のＱ
出力に発生されると、確認信号が発生される。
WAIT信号はメモリがなおビジーであるので非
常に短い遅延があることを意味する。 ACK，NAK又はWAIT信号の何れかが発生さ
れるべきであることを示す他の条件は前述したよ
うに多重サイクル母線転送を含むロツク信号であ
り、装置は急に動作に入ることのできる他の何れ
かの被ロツクユニツトなしに特定のメモリ位置を
アクセスできる。この被ロツク動作の効果はある
種の動作に対して単一サイクルの完了を越えてメ
モリ制御器のビジー状態を拡大することである。
シーケンスの最後のサイクルが終る前にロツク動
作を開始しようとする装置はNAK信号を受信す
る。しかしメモリはなお上述したようにメモリリ
クエストに応答する。これらサクル間の時間は転
送時に含まれていない他のユニツトにより使用さ
れうる。被ロツク動作は、例えばメモリのような
同じリソースを供有するため２つ又はそれ以上の
ユニツト又は装置に対して望ましい場合に主とし
て使用される。任意数の母線サイクルを含みうる
被ロツク動作は共有リソースを制御した特定ユニ
ツト又は装置によつてロツクを解かれる。共有リ
ソースはロツクされるが、その共有リソースをア
クセスしようとする他のユニツトはもしかかる他
のユニツトがロツク制御信号を現わすならロツク
アウトされる。もしロツク制御信号が現われない
なら、他のユニツトが例えば緊急リクエスト又は
処置を処理するように共有リソースへのアクセス
を得ることが可能である。ロツク制御信号を現わ
す何れかのユニツトが共有リソースへのアクセス
を得る以前に、被ロツク動作に含まれているか否
かを知るためにリソースをテストし、同じ母線サ
イクル時に、もしリソースが被ロツク動作に含ま
れていないなら、リソースへのアクセスを得る。 従つてリソースを共有する被ロツク動作は適当
な制御、即ちロツク制御信号を出すユニツト間で
有効なもので、例えば情報の表がメモリされてい
るメモリの一部を共有するに当つて使用しうる。
更にもしユニツトの一つが被共有リソースの情報
を変えることを望むなら、他のユニツトは部分的
にのみ変化した情報へのアクセスを得ないように
ロツクアウトされるが、全ての変化が生じた後で
のみアクセスが許容される。かかる場合に書込み
動作を変形する読出しが含まれている。被ロツク
動作の使用により、多重処理システムがサポート
されうる。例えば、同じ母線システム２００に接
続された２つの中央処理ユニツトにより両者はも
し被ロツク動作が使用されるなら、干渉なしに母
線に接続されたメモリユニツトを共有しうる。 被ロツク動作に対するBSSHBC−信号は前述
したものとは若干異なつた方法で使用される。被
ロツク動作の間、テスト及びロツク処置により被
共有リソースへのアクセスを得て、その被ロツク
動作終了時に被共有リソースのロツクを解除する
ためにリソースを共有しようとしているユニツト
によつてBSSHBC−信号が発生される。 従つて第１０図によつてわかるように、被ロツ
ク動作がプロセス中にあることを示すロツク・ヒ
ストリイ・フリツプフロツプ５０が設けられ、
NAK信号がドライバ５９を介してリクエストユ
ニツトに与えられる。第１０図の論理が被共有リ
ソースに対する母線システム２００のインターフ
エース論理をあらわすとして、BSLOCK＋信号
（２進１状態）はアンドゲート５２及び要素５６
のフリツプフロツプD3によつて受信される。要
素５６はアンドゲート５１の１つの入力に受信さ
れるMYLOCK＋信号を発生する。もしロツク・
ヒストリイ・フリツプフロツプがセツトされない
と、NAKHIS＋信号は２進零で、ゲート５２の
他の２つの入力の状態とは独立で、ゲート４６の
１つの入力に２進零を発生する。もしゲート４６
の全ての入力が２進零で、このユニツト及び装置
に対する現在のアドレスが受信され共通の要素又
はバツフアがビジーなら、ACK信号がBSLOCK
＋信号に応答して要素５６及びドライバ６１によ
り発生される。ACK信号は被ロツク動作の始め
にBSLOCK＋信号の２進１状態を以つて受され
るＤ入力のBSSHBC−信号の２進１状態に応答
して、アンドゲート５１にヒストリイ・フリツプ
フロツプ５０をセツトせしめる。従つてテスト及
びロツク動作は同じ母線サイクル時に行なわれ
る。 もしフリツプフロツプ５０がBSLOCK＋及び
BSSHBC−信号の２進１状態の受信時にセツト
されると、２進１信号がアンドゲート５２の出力
に発生され、アンドゲート４４を可能化するため
にインバータ５８の出力に２進零状態を発生し、
全ての他の条件がNAK信号を発生するために満
足される。従つてテスト及びロツク動作がNAK
応答を発生し、他の装置が被共有リソースを使用
することを禁止する。 被共有リソースを使用するユニツトがその動作
を済んでいると、そのリソースのロツクを解かな
ければならない。このことはBSLOCK＋信号の
２進１状態及びBSSHBC−信号の２進零状態の
使用ユニツトからの受信によりなされる。これに
より第１０図の論理はACK応答を発生せしめら
れ、ゲート５１を可能化し、BSSHBC−信号の
２進零状態のためヒストリイ・フリツプフロツプ
を効果的にリセツトする。被共有リソースは他の
ユニツトに対しACK応答を与えるのに自由であ
る。 被共有リソースはBSLOCK＋信号の２進１状
態をあらわす他のユニツトをロツクアウトするの
みである。例えばもしユニツトがNAKHIS＋信
号が２進１であるようにそのヒストリイ・フリツ
プフロツプをセツトした被共有リソースへのアク
セスを得たいなら、BSLOCK＋信号が２進零と
してアンドゲート５２の出力は２進零で、NAK
応答を不能化し、他の状態に応じてWAIT又は
ACK応答を可能化する。従つてユニツトはたと
え被ロツク動作に含まれていても被共有リソース
へのアクセスを得ることができる。 従つて何れか１つの制御器からのWAIT信号
の発生によりより高い優先順位の装置又は制御器
が母線サイクルのシーケンスを急がせられ、必要
により母線を使用する。もしサービスを必要とす
るより高い優先順位のユニツトがないなら、確認
信号がマスターユニツトによつて受信され
WAIT状態を終るまで特別のマスター／スレー
ブ構成が保持される。これに続いて他の使用者が
母線の使用を許容される。従つてBSDCNN＋信
号はスレーブに３つの応答の何れか１つ、即ち
NAK，WAIT又はACK信号を発生せしめる。こ
れら応答の何れか１つの終りに、新たな優先順位
の完全なサイクルが生じ、この特定の装置が母線
へのアクセスを得るか、他のより高い優先順位の
装置が母線を確保する。母線上の信号状態はユニ
ツトの内部に示す信号とは２進状態において逆で
ある。例えばメモリレフアレンス信号は例えばド
ライバ５９，６０又は６１と受信器４０間の母線
上に引用され、２進１状態にあり制御器自身にお
いて反対状態にある。更に前述したように母線上
に接続された何れかの制御器間の第４の応答が全
てないということである。従つてもしマスターの
１つがメモリからサービスのためにコールしてい
て、このメモリがシステムに設けられていない
と、従来周知のタイムアウト要素が例えば５マイ
クロ秒のようなある期間の後、信号を発生し、
NAK信号を発生する。その時点で中央処理装置
は割込又はトラツプルーチンのようなものによつ
てアクシヨンをとる。 再びメモリビジイフリツプフロツプ４０の動作
に関し、データ入力は母線動作について非同期的
なMOSBSY＋信号を受信するように結合され
る。この信号は何れかの制御器に対する母線上に
生じている。動作に関係なく何時でも受信され
る。BSDCNN＋信号がフリツプフロツプ４９の
クロツク入力にマスターから受信されると、メモ
リの状態、即ちその時ビジーであるか否かに関し
て記憶される。従つてこれはビジーサイクルに対
する応答における混乱を除去する。フリツプフロ
ツプ４９によつて与えられるヒストリイ保持なし
に、WAIT状態において母線サイクルを開始し、
ACK状態を発生する状態での同じ母線サイクル
と共に終了することが可能である。従つて両応答
は誤り状態である同じ母線サイクル時になされ
る。ヒストリイ・フリツプフロツプ４９の使用に
より、制御器がBSDCNN＋信号が受信される時
点にある状態に関して固定され、メモリ速度の差
又は公差に関係なく非同期的応答を許容する。 第１１図の代表的な中央処理装置母線結合論理
に関して信号は要素９９に含まれる受信器により
母線から受信される。メモリレフアレンス信号
BSMREF＋はかかる受信器の１つによつて受信
され、インバータ１００によつて反転され、もし
受信されているアドレスがメモリアドレスでない
と、かかる比較器を可能化するため比較器１０３
の１つの入力に与えられる。比較器１０３による
比較用の１入力の１つはこの場合４つの数である
データ処理器アドレスビツトであつて、BSAD14
＋〜BSAD17＋と示される。比較器１０３の１つ
の入力に受信されたこのアドレスは例えばデータ
処理装置自体の60進スイツチ１０１によつてセツ
トされたアドレスと比較される。受信アドレスと
スイツチ１０１により与えられたアドレスが比較
され等しいと、比較器１０３は部分的にゲート１
０６及び１０７を可能化するITSMEA＋信号を
発生する。 更にアドレスビツトBSAD08＋〜BSAD13＋が
比較器１０４の入力に受信され、これらビツトが
全部零であるか否かを決める。もし全て零である
と、ITSMEB＋信号が発生されゲート１０６及
び１０７を部分的に可能化する。ゲート１０６又
は１０７の入力を可能化することにより要素１１
３の夫々のフリツプフロツプを効果的にセツトす
る。ゲート１０６の他の入力はインバータ１１６
を介してゲート１０６に結合された第２ハーフ母
線サイクルBSSHBC＋信号である。第２ハーフ
母線サイクルはまたアンドゲート１０９の１つの
入力に受信される。ゲート１０９の他の入力は第
２ハーフ読出しヒストリイ・フリツプフロツプ１
１０のＱ出力からのものである。第２ハーフ読出
しヒストリイ・フリツプフロツプは、データ処理
器がそのMYDCNN＋信号、即ちこの装置許容
フリツプフロツプ２２のセツテイングを発生し、
中央処理装置が信号MYWRIT−を送ることを思
い出すために使用され、データ処理装置がスレー
ブからの応答サイクルを期待することを意味す
る。従つて２つのサイクル動作により第２サイク
ルは中央処理装置への期待されたデータをあらわ
し、フリツプフロツプ１１０はヒストリイ・フリ
ツプフロツプ１１０がその２出力にMYSHPH＋
信号を発生する事実により中央処理装置が要求す
るものと、このデータを認識する。フリツプフロ
ツプ１１０はもし母線クリア信号BSMCLR＋が
受信されるかMYSHRC＋信号によつて示すよう
に第２ハーフ母線サイクルが完了するとノアゲー
ト１１１によりリセツトされる。MYSHRC＋信
号は後述の要素１１３の出力の１つからとり出さ
れる。 従つてアンドゲート１０７は、もしその２つの
入力が被アドレス装置で、他の入力からのもので
あつて、ヒストリイ・フリツプフロツプ１１０か
らアンドゲート１０９により図示の第２ハーフ母
線サイクルがあることを示すなら完全に可能化さ
れる。従つてアンドゲート１０７を可能化するこ
とによりMYSHRC−信号が発生され、ノアゲー
ト１１４の１つの入力に結合される。ノアゲート
１１４はドライバ１１５によりACK信号
（BSACKR−）を与える。 ゲート１０６は適正なユニツトアドレスが受信
されると、完全に可能化され、もしこれが第２ハ
ーフ母線サイクルでないなら、要素１１３に含ま
れる夫々のフリツプフロツプの出力に正パルス
（MYINTR＋信号）を発生する。MYINTR＋信
号は第１１図の論理にACK又はNACK信号が発
生されるか否かを決めさせる。かかる信号の何れ
のものが発生されるかは装置探査処理時間の割込
レベルに比してシステムにおいて現在動作してい
る割込レベルに依存する。 割込レベルが充分であるか否かに関するこの決
定はＡ入力がＢ入力以下であるか否かを決める比
較器１１７により決定される。比較器１１７のＡ
入力はデータ処理時間を探査している母線と結合
された装置の割込レベルでないBSDT10＋〜
BSDT15＋信号を受信する。システムには複数の
割込レベルが与えられている。割込番号レベル０
はデータ処理時間への最高可能アクセス性を受
け、従つて割込不可能である。従つて割込レベル
番号が低ければ低いほど、かかる装置のオンとな
る処理が割込まれる機会は少い。従つてもし比較
器１１５のＡ入力に受信されたレベル番号がブロ
ツク１１８のレベル番号で示されるようにデータ
処理装置において動作している現在のレベル以下
であると、入力Ａに受信された信号によつて示さ
れるように割込を探査している装置は実際にそう
することができる。もし比較器１１７によつて示
すようにＡ入力がＢ入力に等しいか大きいと、２
進零信号がフリツプフロツプ１２０の否定入力に
受信されるLVLBLS＋信号に対して発生される。
これはもし要素１１３の夫々のフリツプフロツプ
のセツテイングによりMYINHR＋信号がフリツ
プフロツプ１２０のクロツク入力に受信される
と、NAK信号が発生する。もしそのレベルが充
分、即ちＡ入力が比較器１１７により示されるよ
うにＢ入力以下であると、２進１がLVLBLS＋
信号に発生され、従つてMYINTR＋信号がこれ
をフリツプフロツプ１２１のＱ出力にクロツク
し、ドライバ１１５によりACK信号を発生する
ノアゲート１１４の１つの入力に至る。従つても
しMYNAKR＋信号が２進１であると、NAK信
号が発生され、もしMYINTF−信号が２進零で
あるとACK信号が発生される。要素１１３のフ
リツプフロツプは同様のフリツプフロツプ型要素
に対して前述したのと同じ方法でインバータ１２
５によりクロツクされかつクリアされる。実際に
もしこれが第２ハーフ母線サイクルの第２部分で
あると、ACK信号は比較器１１７による表示と
は独立に発生される。かかる場合、要素１１３の
フリツプフロツプの１つにおけるMYSHRC−信
号は２進零状態においてACK信号を発生するた
めにノアゲート１１４の他の入力に結合され、フ
リツプフロツプ１２１からの何れかの表示を無視
する。 前述したようにインバータ１２５による
BSDCNB−信号はフリツプフロツプ１２１をリ
セツトしフリツプフロツプ１２０をセツトして母
線サイクルに従うフリツプフロツプをイニシアラ
イズする。更にフリツプフロツプ１２０は、タイ
ムアウト状態、即ち不存在の装置がアドレスされ
実際に応答がない、つまりNAK，ACK又は
WAITの何れのポテンシヤル装置によつても発
生されないことを示すBTIMOT−信号を発生す
る。フリツプフロツプ１２７と関連した論理によ
つてリセツトされる。従つて例えば５マイクロ秒
の期間を有するようにリセツトされ得るワンシヨ
ツト・マルチバイブレータ１２６が設けられる。
このマルチバイブレータ１２６はBSDCND＋信
号、即ちバツフア１１９の入力に受信されるスト
ローブ信号の受信によりトリガーされる。マルチ
バイブレータ１２６のタイミングは動作中なの
で、もし母線サイクルの終りを何れの信号が示す
BSDCNB＋信号が受信されるならマルチバイブ
レータ１２６によつてセツトされた期間の後、
BTIMOT−信号がフリツプフロツプ１２７のＤ
入力に受信されたBSDCNN＋信号のクロツキン
グによりフリツプフロツプ１２７のＱ出力に発生
され、BSDCNN＋信号は母線サイクルがなお処
理中であることを示す。BTIMOT−信号は
NAK信号を発生するようにフリツプフロツプ１
２０において動作する。他方もしBSDCNB＋信
号がマルチバイブレータ１２６によつてセツトさ
れた期間の前に終了するなら、マルチバイブレー
タ１２６のタイミングは終了し、フリツプフロツ
プ１２７は信号BTIMOT−を発生することを阻
止する。 第１１図のデータ処理装置論理はNAK又は
ACK信号を発生するが、WAIT信号はデータ処
理装置論理によつて発生されない。この理由はデ
ータ処理装置が常に最低優先順位を有するから
で、従つてもしWAIT信号を発生すると、サー
ビスに対するデータ処理装置へのリクエストを発
生する他の装置は、例えばもし最高優先順位装置
が中央処理装置がWAIT信号に応答するマスタ
ーであるなら母線上でハングアツプ（hang−up）
を経験する。従つてより高い優先順位装置が最低
優先順位装置、即ち中央処理装置を期待している
ので、他の装置は母線の使用により不能化され
る。 母線を介して転送される情報の安全性は母線で
転送される情報の各バイトにパリテイビツトを加
える必要性なしに確保しうる。この安全性はその
間を情報を転送する何れかのユニツトに対して与
えられる。特にこれはリクエスト中のマスターユ
ニツトがスレーブユニツトからの応答を期待する
場合に実行されうる。従つてかかるデータ転送の
完全性は２つの母線サイクルが双方向母線転送に
使用される場合、最も良く実行される。これは例
えばマスターがメモリから情報を要求する場合、
メモリ読出し動作において有利で、後の母線サイ
クル時にかかる情報を受信する。例えば２つの母
線サイクルを要する読出し動作時にメモリと他の
装置間において実質的に多数のデータ転送が生
じ、従つて本発明のデータの完全な特徴はかかる
場合特に重要である。 基本的に、完全な装置は次の利点を有する。マ
スターが例えば情報用メモリ、テープ又はデイス
ク周辺装置である他のユニツトをアドレスしてい
る時、マスターはスレーブユニツトのアドレスを
母線アドレスリードに与え、そのアドレス及びフ
アンクシヨン・コードを母線のデータリードに与
える。スレーブが応答しマスターが応答中の時、
スレーブはリクエストしているユニツトのアドレ
スをアドレスリードに及びデータをデータリード
に与える。従つてリクエストしているユニツトの
アドレスはデータリードにおける当初の転送とは
逆にアドレスリードに受信される。リクエストし
ている装置はそのアドレス、即ちデータリードで
転送されるそのアドレスをアドレスリードに受信
されたアドレスと比較し、もしこれらが比較する
と、このことは、実際に少くともその装置アドレ
スがスレーブによつて正しく受信されたこと及び
更にもしOPコードが受信されるとそのOPコード
は正しく受信されたことを保証する。従つて第４
図のフオーマツトに示すように16ビツトの情報に
対し、２までのパリテイビツトが除去されるが、
システムでのデータ転送の完全性は保持される。 第１２図はCPU１２０１とキヤツシユメモリ
ユニツト１２０２間のプライベートインターフエ
ースのブロツク図を示す。43の信号ラインがあつ
た次の点を許容する。(1)CPU１２０１に実行の
ために必要な次の語のアドレスを送出させる。(2)
キヤツシユメモリユニツト１２０２に、その語又
はアドレスに関連した状態に伴うCPUにその語
の内容を戻させる。プライベート・キヤツシユ／
CPUインターフエース信号は下記のように定義
される。 １ 絶対アドレス：（BAOR05−22）これら18の
信号はプログラムの実行のためにCPUが必要
な語の絶対アドレスを搬送する。 ２ 読出しリクエスト：（CACHRO＋00）この
信号はキヤツシユメモリユニツトに、絶対アド
レス信号が符号化されかつキヤツシユメモリは
その語の読出しにおいて処理するものであるこ
とを通知する。 ３ データ：（CADP00−19）これら18の信号は
絶対アドレスを供給したCPUのためにCPUに
リクエスト語を搬送する。 ４ データパリテイ：これら２の信号は被リクエ
スト語の各バイトに対して倚数パリテイを搬送
する。主メモリ読出しに応答にしてシステム母
線から受信されたパリテイはキヤツシユメモリ
ユニツトにおいてデータとして処理され（即ち
再発生又はチエツクされない）、CPUに向つて
通過する。 ５ アウトオブレンジ（CNOMEM−00）、この
信号はリクエストされたアドレスが現在のシス
テム構造には存在しないことを示す。アウトオ
ブレンジ信号はキヤツシユメモリユニツトがキ
ヤツシユメモリ内に被リクエスト語を発見せ
ず、メモリレフアレンスシステム母線サイクル
において主メモリレフアレンスに応答してBIU
から非確認（NAK）信号を受信するとCPUに
戻される。 ６ キヤツシユデータバリツド：（CYCADN−
00）この信号はデータの情報およびデータパリ
テイ信号がCPUに対しレデイであることを
CPUに示す。 ７ キヤツシユプレゼント：（CACHON−00）
この信号はキヤツシユメモリユニツトが機能的
に設けられている（即ちそのQLTを通す）こ
とを示す。 ８ CPUID：この信号はそれに取り付けられて
いるCPUアイデンテイをキヤツシユメモリユ
ニツトに知らせる。 ９ キヤツシユRed：この信号はCPUに、主メモ
リからの被リクエスト語を訂正不能読出し誤り
を有することを知らせる。 10 キヤツシユ・パリテイ・チエツク時間：この
信号はCPUに、パリテイチエツカーの結果が
パリテイエラーフロツプ（図示せず）にストロ
ーブするために利用可能であることを知らせ
る。 これらの信号を発生しかつCPUサービスサイ
クル論理のためのハードウエア論理ブロツク構造
は第１３〜１５図に関して以下に説明する。 第１４及び１５図はCPUサービスサイクル論
理を説明する。例えば第１２図は読出しリクエス
ト信号に対する流れ（pnemonic）が
（CACHRQ）であることを示す。その流れには
２の整数を附加したプラス信号又はマイナス信号
が附加されうる。信号の流れに続くプラス信号は
信号、この場合は読出しリクエストが高の時高で
あることを示す。信号、この場合読出しリクエス
トの流れに続くマイナス信号に続２つの整流の最
初はそれが零の時、その機能の遂行に当つて信号
が最初に生じたことを示し、１の時、第２に生じ
たことを示す。例えばその信号はフリツプフロツ
プにおいて最初に発生され、次いでアンドゲー
ト、インバータを通つて、その信号は合計３回生
じる。第１位の整数の次の整数は一般に特別の状
態、例えば信号がフリツプフロツプのリセツトに
与えられ、その場合それはＲであることを示すた
めに使用される。従つてこれをバツクグラウンド
として、第１４図のCPUサービスサイクル論理
及び第１５図のキヤツシユクロツクタイミング図
のCPUサービスサイクルを知りうる。 CPUサービスサイクルはキヤツシユリクエス
ト（CACHRQ＋00）信号がアンドゲート１４０
１，１４０２及びフリツプフロツプ１４０３によ
りキヤツシユビジー信号と共に論理的にアンドを
とられるとき開始する。何れのキヤツシユ
（cache）作用も除いて、CPUサービスリクエス
ト（CPUREQ−0D）はアンドゲート１４０１の
出力に発生され、100ナノ秒遅延タイミング回路
１４０４，１４０５に送られる。この回路の可変
で、キヤツシユ及びCPUクロツクの位相調整の
ために調節可能遅延タイミングを与える。（コン
ピユータタイミングクロツクは周知で、例えば
1976年８月２日付出願の米国特許出願No.710540号
にも開示されている）。 第１５図でCPUサービスサイクル下で第１４
図のCPUサービスサイクル論理によつて発生さ
れる種々の信号のタイミングが示されている。
CPUサービスリクエスト（CPUREQ）が高で
FIFOノツトエンプテイ（FEMPTY）が高のま
まであると、FEMPTY出力信号（FEMPTY−
20）は低になり、高のクロツク信号及び低のキヤ
ツシユクロツク（CLOCK0＋00）信号を発生す
る。低となるキヤツシユクロツク（CLOCK0＋
00）は遅延線を駆動し、従つて所定遅延時間後に
遅延信号CDLY40＋00は低になり、キヤツシユク
ロツク（CLOCKO＋00）信号は高になる。キヤ
ツシユクロツク（CLOCK0＋10）信号によつて
制御されるブロツクリクエストフリツプフロツプ
１４０３はCPUサービスリクエスト
（CPUREQ）信号をブロツク又はリセツトし、キ
ヤツシユクロツク制御論理は遊び状態に戻る。ブ
ロツクリクエストフリツプフロツプ１４０３をセ
ツトする結果、CPUサービスリクエストが禁止
される。ブロツクCPUリクエストフリツプフロ
ツプ１４０３はCPUサービスサイクルが終了す
るまでセツトされたままであり、CPUにおける
CPUサービスリクエスト（CACHRQ＋00）信号
はリセツトされる。CPUサービスサイクル時、
キヤツシユは下記の内部動作を行う。 １ キヤツシユはキヤツシユ・ダイレクトリ及び
データバツフア３１５（即ちHIT及び
NOHIT）を読出す。 ２ もしHITが生じると、データ／命令がキヤ
ツシユメモリユニツト３１３からCPU３１２
に送られる。 ３ もしNOHITが生じると、メモリリクエスト
（MEMREQ＋00）状態が入り、データが主メ
モリ１，２に関してリクエストされる。 CPUによつて要求された情報がキヤツシユダ
イレクト及びデータバツフアにないと、メモリリ
クエストMEMREQ信号が発生されてフリツプフ
ロツプ１４０９に与えられる。次のクロツクサイ
クルCLOCK0＋10においてMEMREQ＋00の１つ
の出力端子は高となり、キヤツシユメモリはメモ
リリクエスト状態に入る。もし主メモリのキヤツ
シユメモリによつて情報がリクエストされると、
アウトオブレンジ信号CNOMEM−00が発生さ
れ、ナンドゲート１４０１によつて与えられ、次
いでメモリリクエストリセツト信号MEMREQ−
1Rをノアゲート１４１１を介してフリツプフロ
ツプ１４０９のリセツト端子に与えるので、フリ
ツプフロツプ１４０９の零端子をリセツトしメモ
リリクエストモードを終了する。 CPUサービスサイクルはキヤツシユ／DONE
信号（CYCADN＋00）がセツトされ、遅延回路
１４１４，１４１５及びインバータ１４１６を介
してフリツプフロツプ１４１３をセツトするよう
に与えられるとき、終了する。キヤツシユ・ダン
信号（CYCADN＋00）は次の条件の何れかによ
つてリセツトされる。 １ リクエストされたデータはCPUデータ母線
に可能化されるキヤツシユデータバツフア（即
ちHIT）内にある。 ２ リクエストされたデータが主メモリから検索
され、キヤツシユFIFOバツフアがCPUデータ
母線に可能化される。（即ち置換サイクル。） ３ CPUからキヤツシユに送られたデータ位置
アドレスは配置されたメモリのレンジ外のメモ
リ位置（即ちCNOMEM＋00）に対するもので
ある。 CPUはキヤツシユダン（CYCADN＋00）の前
縁を使用してCPU母線をその内部データインレ
ジスタにストローブし、そのクロツクを開始し
CPUキヤツシユリクエスト（CACHR0＋00）フ
リツプフロツプをリセツトする。キヤツシユダン
信号（CYCADN＋00）はCPUキヤツシユリクエ
スト（CACHR0＋00）信号が遅延回路のために
除去された後約60秒でリセツトする。 従つてFIFOエンプテイ信号（FERTY−20）
はクロツクスタートフリツプフロツプ１４０６の
出力において高で、インバーター１４０８におい
て高信号に反転され、次いでブロツクリクエスト
フリツプフロツプ１４０３に与えられ、低ブロツ
クリクエスト信号（ナンドゲート１４０１の１つ
の入力へのBLKREQ−00）を与えることにより
CPUキヤツシユリクエスト信号を禁止する。従
つて更にCPUサービスリクエストはこの信号が
ナンドゲート１４０１の１つの入力として低に止
まる限り禁止される。ブロツクリクエストフリツ
プフロツプ１４０３はCPUサービスサイクル終
了しかつCPU中のCPUサービスリクエスト信号
（CACHRQ＋00）がリセツトされる迄セツトさ
れたままである。 CPUサービスサイクル時に、キヤツシユは次
の内部動作を行う。 １ キヤツシユはキヤツシユ・ダイレクトリ及び
データバツフア３５０（即ちHIT、NOHIT）
を読出す。 ２ もしHITが生じると、データ／命令はCPU
に送られる。 ３ もしNOHITが生じると、メモリリクエスト
状態（MEMREQ＋00）が入る。 CPUサービスサイクルはキヤツシユ・ダン信
号（CYCADN＋00）が次の条件の何れかによつ
てフリツプフロツプ１４１３にセツトされる時終
了する。 １ データリクエストがキヤツシユデータバツフ
ア（即ちHIT）にあり、CPUデータ母線上で
可能化される。 ２ リクエストされるデータは主メモリから検索
され、キヤツシユFIROバツフア（図示せず）
はCPUデータ母線上で可能化される。（即ち置
換サイクル） ３ CPUからキヤツシユに送られたデータ位置
アドレスは配置された主メモリのレンジ外のメ
モリ位置（CNOMEM＋00）に対するものであ
る。 CPUはキヤツシユ・ダン信号（CYCADN＋
00）の前縁を使用し、CPU母線をその内部デー
タインレジスタにストローブし、CPUキヤツシ
ユリクエストフリツプフロツプ（CACHRQ＋
00）をリセツトする。キヤツシユダン信号
（CYCADN＋00）はCPUキヤツシユリクエスト
信号（CACHRQ＋00）が除去される時約60ナノ
秒でリセツトする。 CPUサービスサイクルはまた第１４図のCPU
サービスサイクル論理ハードウエアに与えられた
タイミング信号に関連して第１５図に示す。第１
５図のCPUサービスサイクルに関しCPUサービ
スリクエスト信号（CPUREQ）が高でFIFOノツ
ト・エンプテイ信号（FEMPTY）が高のままで
あると、FEMPTY出力信号（FEMPTY−TO）
は低となり、高のCLOCK0＋0A信号及び低のキ
ヤツシユクロツク信号（CLOCK0＋00）を発生
する。低となるキヤツシユクロツク信号
（CLOCK0＋00）は遅延線を駆動し、従つて40ナ
ノ秒後に信号CDLY40＋00を低に駆動し、キヤツ
シユクロツク信号（CLOCK0＋00）を高に駆動
する。キヤツシユクロツク信号（CLOCK0＋10）
によつて制御されるブロツクリクエストフリツプ
フロツプはCPUサービスリクエスト信号
（CPUREQ）をブロツク又はリセツトし、キヤツ
シユ制御論理は遊び状態に戻る。 第１３図は処理装置とキヤツシユメモリ間のプ
ライベートインターフエース用高速論理を示す。
CPUはキヤツシユから情報を得るか又は情報を
キヤツシユに戻すためこのプライベートインター
フエースを使用する。もし情報がキヤツシユメモ
リにおいて利用可能でないと、キヤツシユメモリ
は主メモリに入つて情報を得、キヤツシユメモリ
及びCPUにそれを与える。メモリ・ロツクオン
又はロツクオフ動作があると、CPUは主メモリ
から直接情報を得る。キヤツシユメモリ中の
「hit」（即ちアドレスされた語がキヤツシユメモ
リにおかれている）、後続パリテイエラーチエツ
ク及びアドレスされたデータをCPUに与えるこ
とによりキヤツシユメモリはリセツトされる。も
しCPUが不適法なアドレスをキヤツシユメモリ
に与えると、不適法なストローブOP事故が生じ
る。 第１３図の論理ブロツク図に詳示するように、
アンドゲート１３０２の出力に発生されるキヤツ
シユ読出しリクエスト信号CACHR0＋0Aは高で
ある。アンドゲート１３０２へのキヤツシユ読出
しリクエスト信号CACHRQ＋1Bは排他的オアゲ
ート１３１５及びインバータ１３１６により発生
される。排他的オアゲート１３１５への両入力信
号BRESRV＋00及びMYRESV＋00は高か低で
ある。母線保持信号であるCPUからの入力信号
BRESRV＋00が高で、排他的オアゲート１３１
５への入力信号MYRESV＋00が高の時、排他的
オア回路１３１５からの出力は低で、インバータ
１３１６において反転され、高出力CACHRQ＋
1Bを与える。同様に２入力信号BRESRV＋00及
びMYRESV＋00が低であると、排他的オアゲー
ト１３１５の出力が低で、インバータ１３１６に
おいて反転される高出力信号CACHRQ＋1Bを発
生する。排他的オアゲートへの両高入力信号によ
り発生されたキヤツシユリクエスト信号が保持モ
ードにあることが示される。他方、両入力信号
BRESRV＋00，MYRESV＋00が低であると、
CPUが非セツトロツクモード動作にあることが
示される。もし排他的オアゲート１３１５への入
力信号の何れか１つが高で、他の１つが低なら
CPUはセツト・ロツク又はリセツトロツク・ナ
ウモードにあることが示される。 キヤツシユリクエスト信号CACHR0＋0Aを発
生するために高でなければならないアンドゲート
１３０２への他の入力信号はキヤツシユオン信号
CACHON＋00である。この信号はキヤツシユメ
モリがプライベートインターフエースに取り付け
られる時発生され、オンになる。 キヤツシユテスト及び検索論理１３１７はキヤ
ツシユメモリが取り付けられたことを感知し、イ
ンバータ１３０１に低入力信号を与え、次いでア
ンドゲート１３０２の入力端子に高入力信号を与
える。最後に、キヤツシユ読出しリクエスト信号
CACHRQ＋0Aが高であるために、アンドゲート
１３０２の第３入力信号BMSTRR＋00は高でな
ければならない。これは主メモリ読出しが、信号
が高の時に高なわれるべきことを示すCPUによ
つて与えられる信号である。従つてフリツプフロ
ツプ１３０３のＤ端子に与えられるキヤツシユ読
出しリクエストCACHRQ＋0A信号を発生するた
め下記の条件が高でなければならない。 １ 主メモリはロツクされていないのでこのこと
が高であるCACHRQ＋1B信号によつて示され
ている。 ２ キヤツシユが取り付けられ、そのことが高で
ある入力信号CACHQN＋00によつて示され
る。 ３ 主メモリ読出しが遂行され、そのことが高で
あるBMSTRR＋00によつて示される。 前述したように、CACHRQ＋0A信号がフリツ
プフロツプ１３０３のＤ入力端子に与えられる。
この信号が高であることによりフリツプフロツプ
１３０３はクロツクパルス信号MYCLQK＋00が
クロツク端子CKに与えられる時セツトする。従
つてフリツプフロツプ１３０３のＱ端子は高にな
り、キヤツシユクロツク制御１３０４に与えられ
るCACHRQ＋00信号を発生し、フリツプフロツ
プ１３０７のＤ及びＲ端子に与えられる。 フリツプフロツプ１３０７は、フリツプフロツ
プ１３０７の反転Ｒ端子に与えられるキヤツシユ
リクエスト信号CACHRQ−0Rが低の時フリツプ
フロツプ１３０３によつてリセツトされるキヤツ
シユリクエストリセツトフリツプフロツプであ
る。フリツプフロツプ１３０７はその入力端子
CKに与えられるクロツクパルスCACHDN＋00
でリセツトし、インバータ１３０６及びキヤツシ
ユヒツト論理１３０５により発生される。フリツ
プフロツプ１３０７のCK端子上のCACHDN＋
00パルスの立上り縁はフリツプフロツプ１３０７
のＤ入力端子のCACHRQ＋00をクロツクするの
で、フリツプフロツプ１３０７のＱ端子の
CACHRQ＋0R信号は高で、フリツプフロツプ１
３０７のＱ端子のキヤツシユリクエスト信号
CACHRQ−0Rは低である。この低信号はフリツ
プフロツプ１３０３のリセツト端子に与えられ、
フリツプフロツプ１３０３はキヤツシユダン
CACHDN＋00信号の立上り縁でセツトせしめら
れる。従つて、キヤツシユダンCACHDN＋00信
号はデユレイシヨンの間高であるが、フリツプフ
ロツプ１３０３は立上りパルスで直ちにリセツト
でき、直ちに再度利用でき、従つて40ナノ秒の期
間内にこのタイプの論理により次のリクエストを
実際に再循還させるキヤツシユリクエスト信号
CACHRQ＋00が発生され、キヤツシユクロツク
制御１３０４に与えられると、それはまたナンド
ゲート１３１４の入力端子に与えられクロツク信
号CLOCKQ＋0Dを低にして処理装置のクロツク
をストールせしめる。処理装置のクロツクはデー
タがメモリからキヤツシユへ、又はキヤツシユか
ら直接CPUに配送されるまで、ストールされた
ままである。CPUクロツクは低信号をストール
し続け、高でスタートする。 ナンドゲート１３１３のCACHRQ＋00信号は
リクエストがキヤツシユに与えられている時通常
高で、CACHRQ＋0R信号はフリツプフロツプ１
３０７のCACHDN＋00信号がそれを低にクロツ
クするまで通常高であるので、ナンドゲート１３
１４の出力信号は、ナンドゲート１３１４の入力
クロツクタイミングパルスCLOCKQ＋0Fが高に
なると、低になり、従つてCPUクロツクをスト
ールする。CPUを作動せしめるよりもストール
する利点は、もし情報がCPUクロツクサイクル
の中間でキヤツシユからCPUへ配送するのに利
用可能であるなら、そのサイクルの終りまで配送
できず、従つて時間が浪費されないことである。
クロツクをストールすることによつて、情報が利
用可能であつて浪費されるサイクル時間がないと
直ちに再開しうる。従つて情報がCPUのために
利用可能であると、CACHDN＋00信号が
CACHEヒツト論理によつて発生され、
CACHRQ−0R信号がフリツプフロツプ１３０７
のＱ端子において低にならしめられ、次いでナン
ドゲート１３１４の１つの入力端子に与えられ、
その出力を高にするのでCPUクロツク（図示せ
ず）を再開する。 プロセツサクロツクをストールする他にキヤツ
シユメモリにヒツト（hit）がある（即ちアドレ
スされた語がキヤツシユメモリにある）と、パリ
テイ用データをチエツクする必要があり、それが
利用可能になるとそれをプロセツサのデータレジ
スタにストローブする必要がある。このことは
CYACADN＋11信号をナンドゲート１３０８の
１つの入力に与えることによつて行われ、該ゲー
トは母線終了読出し信号BENDRD−00を発生
し、データをキヤツシユからCPUのレジスタ
（図示せず）にストローブする。キヤツシユダン
信号の発生より約80ナノ秒遅れて、アンドゲート
１３１０はパリテイをチエツクするための信号を
与える入力信号CAPCKH−00及びBSSHBH−
11によつて可能化される。 CPUがキヤツシユにないキヤツシユからの語
に対するリクエストを作り、キヤツシユがメモリ
にないメモリよりの語を要すると、CYCADN−
00がセツトされCNOMEM−00信号１３１１が発
生されアンドゲート１３１２に与えられる。アン
ドゲート１３１２は信号IRESET＋10によつてリ
セツトされるまでセツトに止まるフリツプフロツ
プ１３１３の信号IISO00−1Aをセツトする。信
号IISO00＋1AはCPUに現在の命令を中止させ、
非メモリ事故信号を処理させ、信号IRESET＋10
によりIISO00＋1A信号をリセツトせしめる。
ータの転送等に対する要求が所定信号を出すこと
によりなされることがわかる。これら信号の組み
合わせは自動的に遂行又は要求されている特定の
動作に対する適正なフオーマツトを選択するため
に使用されるコードを自動的に発生する。通常、
転送動作はＩ／Ｏデータ母線２０１からシステム
母線２０２に転送されている情報を含んでいる。
従つてＩ／Ｏ母線２０１からシステム母線２０２
への転送はその通路にIOM11を含んでいる。ま
た情報は制御信号と一緒にIOMに至るシステム
母線２０２からＩ／Ｏ母線２０１に転送され、制
御信号についてIOMから情報を受信する。しか
しCPUとメモリ間の情報の転送はシステム母線
１００，２０２を介して行なわれる。 第５図に関してHNP母線システムのタイミン
グ図が詳述される。各母線サイクルにおいて、３
つの識別可能な部分がある。特に最高優先順位を
要する装置が母線を確保する期間（７−Ａ〜７−
Ｃ）、マスター装置がスレーブ装置をコールする
期間（７−Ｃ〜７−Ｅ）、スレーブ装置が応答す
る期間（７−Ｅ〜７−Ｇ）である。母線が遊んで
いる時、母線リクエスト信号（BSREQT−）は
２進１である。７−Ａ時に母線リクエスト信号の
負縁は全優先サイクルを開始する。７−Ｂ時に正
味の優先順位に対してシステム内で許容される非
同期遅延及び選択されるべき母線の主使用者があ
る。母線上の次の信号はBSDCNN−、即ち現在
のデータサイクルである。７−Ｃ時にBSDCNN
−信号の２進０への遷移は母線の使用がマスター
装置に許容されていることを意味する。その後、
母線の第２相はマスター装置が選択され、データ
について情報を転送するのに自由で、マスター装
置がそのように表示するスレーブ装置への母線２
００のリードをアドレスし制御することを意味す
る。 スレーブ装置はBSDCND−信号の抽出の負縁
において開始する母線動作の第３相を示すことを
用意する。例えばストローブ信号は遅延線（図示
せず）によりBSDCNN−信号の負縁から60ナノ
秒遅延せしめられる。７−Ｄ時のBSDCNN−信
号の負縁の発生により、スレーブ装置はこれが自
己のアドレスであるか否か、どんな応答を発生す
ることが要求されているかを決めるプロセスを開
始するためにコールされているか否かを知るよう
に試験できる。このことはスレーブ装置により確
認信号（BSACKR−）を発生せしめるか又は
BSNAKR−かBSWAIT−信号或いは（スレー
ブがない場合）全く何らの応答すら発生しない。
マスター装置によつて受信された７−Ｅ時に確認
信号の負縁は７−Ｆ時にマスターのBSDCNN−
信号を２進１ならしめる。ストローブ信号は７−
Ｇ時に２進１状態に戻り、それは遅延線（図示せ
ず）によつて与えられる７−Ｆ時からの遅れであ
る。従つて母線動作の第３相において、母線上の
データ及びアドレスはスレーブ装置によつて抽出
され、母線サイクルはオフに変わり始める。その
サイクルの終り、即ちBSDCNN−２進１になる
と、他の優先的な完全なリゾルーシヨンを可能に
する。この母線リクエスト信号が発生され、もし
受信されていないと、このことは母線が遊び状態
に戻つていることを意味し、従つてBSREQT−
信号は２進１状態になる。もし母線リクエスト信
号その時存在すると、即ち図示のように２進零で
あると、非同期的な優先的完全選択プロセスを開
始し、それに続いてBSDCNN−信号の負縁は７
−Ｉ時に点線で示すように可能化される。この優
先完全リゾルーシヨンは７−Ｈ時に確認番号の正
縁によつて期待又はトリガーされる必要ないが、
母線の遊び状態への遷移に続いて７−Ｆ時に実際
にはトリガーされもしその後で装置が母線サイク
ルを望むなら、このプロセスは非同期的にくり返
す。このタイプの母線サイクルによつて転送され
る情報は下記のように分類する51の信号を含む。 ａ 24アドレスビツト ｂ 16データビツト ｃ ６制御ビツト ｄ ５インテクリテイビツト 主メモリを含む異なるタイプのシステムユニツ
ト及互いに通信しているユニツトが接続されてい
る母線システムの構造及び機能を説明したが、第
３図に示す如くシステム母線と貯蔵メモリ３０１
（キヤツシユ・メモリ）及びCPU３０３の母線イ
ンターフエース装置間のインターフエースについ
て考えてみる。この点は第３，７〜１１図に関連
している。 第３図はCPU３１２及び貯蔵メモリ装置３１
３のブロツク図を示し、各々は母線インターフエ
ース装置３０１及び３０３を介してシステム母線
３０２に結合されている。プライベート・インタ
ーフエース３１１は貯蔵メモリ装置を中央処理装
置に接続し、主メモリ８，９に、中央処理装置
CPU３１２と貯蔵メモリ装置３１３間において
リクエスト、アドレス及びデータを通信せしめ
る。貯蔵メモリ装置（キヤツシユ・メモリ）は４
つの主論理ユニツト、母線インターフエース３０
１、プライベート・インターフエース３１１、置
換更新論理ユニツト３１４及びキヤツシユ指示デ
ータバツフア・ユニツト３１５から成る。 キヤツシユ指示データバツフア・ユニツト３１
５は要求された主メモリ語がキヤツシユ・ランダ
ム・アクセス・メモリ（RAM）３１３にあるか
否かを決める。キヤツシユRAM３１３はCPUへ
データ又は命令を供給するため主メモリ１，２か
ら読み出された2048〜4096語の直接高速記憶を行
なう。 置換更新論理ユニツト３１４は主メモリ１，２
をアクセスし、モニター機能を行なわしめる必要
のあるハードウエアを与える。モニター機能は全
ての主メモリ書込みレフアレンス（即ち上記ユニ
ツト３１４，４ａ，１２又はIOM１１からの）
をチエツクして評価し、現在能動的なキヤツシ
ユ・メモリ位置のデータをシステム母線２０２，
３０２からのデータに置換する。 母線インターフエースユニツト３０１はキヤツ
シユ・メモリ・ユニツト３１３をシステム母線に
接続し、キヤツシユ・メモリ・ユニツト３１３に
システム母線３０２を介して主メモリ１，２をア
クセスせしめ、かつキヤツシユ・メモリ・ユニツ
ト３１３にない所要情報を中央処理装置に読出さ
せる。母線インターフエースニツト３０３は
CPU３１２をシステム母線３０２に接続し、シ
ステム母線３０２に接続された他のシステムユニ
ツトへの通信に対する論理を与える。母線インタ
ーフエースは次のものから成る。(a)システム母線
インターフエース、(b)リクエスト及び優先論理、
(c)アドレス発生論理、(d)置換アドレスフイールド
論理で、これらは米国特許第4030075号及び第
3993981号等に記載されている。 CPU３１２は演算論理ユニツトALU３１６及
び制御記憶ユニツト３１７のような従来周知のサ
ブシステムから成る。本発明に関係あるCPU３
１２の部分は第７〜１１図に関して後述する母線
インターフエースユニツト３０３（又は制御ユニ
ツト）である。 第４図は代表的なシステム母線インターフエー
スユニツトBIU４００を示す。主メモリ・リクエ
スト、アドレス及びデータはCIU送受信器４０１
〜４０４により送られかつ受信される（第７，９
〜１１図参照）。 要するに、中央処理装置CPU３１２のユニツ
トサービスサイクルは、CPUがアドレス発生器
４０６への読出し要求信号と同時にプライベート
キヤツシユ／CPUインターフエース３１１を介
してキヤツシユ・メモリ・ユニツト３１３にメモ
リ読出しアドレス（即ち絶対主メモリアドレス）
を送る時に開始する（プライベートインターフエ
ース３１１の詳細は第１２，１３及び１５図参
照）。もしキヤツシユ・メモリ・ユニツトが更新
又は置換サイクルでないなら（即ち主メモリの情
報が更新されていないか又はキヤツシユ・メモリ
の情報が置換されておらず、置換更新論理408が
動作していないと）送出されたCPU読出しアド
レスがキヤツシユ指示（図示せず）に切換えら
れ、サーチ選択動作が行なわれ、アドレスHit又
はNo.Hit表示を発生する。 もしサーチされたCPUメモリ読出しアドレス
が存在すると（即ちHitがあると）キヤツシユ・
メモリ中の関連データがプライベートインターフ
エース３１１を介してCPU３１２に送られる。 もしサーチされたCPUメモリ読出しアドレス
がキヤツシユデイレクトリイにないと（No.Hit）、
CPUメモリ読出しアドレスはキヤツシユ・メモ
リ・ユニツト・アドレスアウト・レジスタ４０５
に切換えられ、No.Hit主メモリフエツチが開始さ
れ、システム母線は誤り語を得るために作動され
る。従つて主メモリ・リクエスト、アドレス及び
データがBIU送受信器４０１〜４０３及び母線リ
クエスト応答論理４０４を介して母線インターフ
エースユニツトBIU４００により送出かつ受信さ
れる（第７，９〜１１図参照）。主メモリに送ら
れた絶対アドレスの全てのコピイはキヤツシユ置
換フアイル４０７に記憶される。 第７及び８Ａ〜８Ｄ図において、メモリ読出し
を必要とするＩ／Ｏ母線２０１上のソースユニツ
トはアドレス母線７０１にメモリアドレスを与え
る。このメモリアドレスはそのメモリの大きさに
応じて第８Ａ又は２Ａ図のフオーマツトを有す
る。同時に第２図のＩ／Ｏ母線２０１上のリクエ
ストしているソースユニツトがそのアドレス即ち
チヤンネル番号及びある制御ビツトをデータ母線
７０２に与える。この情報は第８Ｂ図に示すフオ
ーマツトを有する。アドレス母線７０１からのメ
モリアドレスはメモリアドレスレジスタ３６に記
憶されるが、チヤンネル番号及び制御ビツトはチ
ヤンネルレジスタ３４及び制御ビツトレジスタ３
５に記憶される。メモリアドレスレジスタ３６に
よつてアドレスされたメモリ３８中のメモリ位置
は読出され、そのデータはデータアウトレジスタ
３３に記憶される。次いでそのデータは、データ
母線のハンドシエイク動作を完了するに必要なタ
イミング（第５図）が終ると、データ母線上にお
かれ、受信ユニツトに変換されているリクエスト
ユニツトがデータ受信が準備されていることを確
認する。第２母線サイクルが開始し、データアウ
トレジスタ３３からのデータがデータ母線７０２
におかれ、同時にレジスタ３４，３５からのチヤ
ンネル番号及び制御ビツトが第８Ｃ図のフオーマ
ツトに応じてアドレス母線７０１におかれる。
（これはメモリユニツト以外のユニツトをアドレ
スしている時のアドレスフオーマツトである。）
従つてアドレス、即ちチヤンネル番号はアドレス
母線７０１においてビツト位置９〜17におかれ、
制御ビツトはアドレス母線７０１においてビツト
位置18〜23におかれる。しかし前述したように、
本発明に関係あるビツトは形成ビツトであるビツ
ト２１である。これは信号MMAI21＋00のよう
に第６Ａ図の論理回路により認識される。このビ
ツトが高であると、データの再形成が必要とさ
れ、その再形成のタイプは存在する動作に対する
他のリクエストをあらわす他の信号に依存する。
第６Ａ図は第２Ａ図に示すフオーマツトの形成ビ
ツト番号３に対応していて、第６Ａ図では信号
BIAI03＋00のように示される。第８Ｂ図のフオ
ーマツトはIOM３００のマルチプレクサ３０１
中のフオーマツト３０８に対応している。従つて
読出しサイクルがメモリからのソースユニツトに
よつて要求されると、データ母線は自動的に再形
成される。 第９図は代表的な制御器アドレス論理を示す。
この論理はそこに接続された４つまでのサブユニ
ツト又は周辺装置を有する特別のタイプの制御器
の例である。要素７０はメモリレフアレンス信号
（BSMREF−）に対するライン受信器と、母線ア
ドレスBSAD08−〜BSAD14−に対するライン受
信器を備えている。第９図におけるこの論理は非
メモリ制御器に対するものなので、メモリレフア
レンス信号は要素７０の入力及びインバータ７１
の出力において２進１である。 スイツチ７２はインバータ７８を介してアドレ
スリードを受けるように結合されている。このス
イツチは母線２００に接続された大部分の装置制
御器にセツトされている。要素７０の入力側の母
線アドレスリードは所望ユニツトの適正アドレス
を反映するビツトに対して２進零である。従つて
要素７０によつて与えられる否定と共に、２進１
信号が、２進零として母線２００に受信されるア
ドレスのビツトに対してスイツチ７２の非反転入
力に与えられる。同様にインバータ７８からの出
力リードはそれらの位置に２進１を有し、そこで
アドレスビツトは母線２００上の入来アドレスビ
ツトにおいて２進１である。互いに相補的である
スイツチ７２の２入力における信号により、６０
進スイツチ又は複数のトグルスイツチ、特に非ギ
ヤング７極２位置スイツチであるスイツチが、正
しい装置アドレスに対して全ての２進１信号がス
イツチ７２の出力端子に現れるようにセツトされ
る。従つてゲート７３は全ての２進１信号を受信
し、もしこれが正しい装置アドレスでメモリサイ
クルでないなら、その出力に２進零を与える。ス
イツチ７２は比較器機能を与えるように構成さ
れ、少くとも１つのゲートレベルに対する必要
性、従つて関連の伝播遅延を除去する。更に、そ
のスイツチは特定ユニツトのアドレスを容易に変
える手段を提供し、システムが構成されている仕
方を簡単化する。 ゲート７３の出力はMYCHAN−信号と称し、
被選択スレーブに対し２進零である。
MYCHAN−信号は３つのノアゲート７４，７
５及び７６の各々の１つの入力に結合され、
ACK，WAIT又はNAK信号を発生するために使
用される。ゲート７４，７５及び７６への他の入
力は下記のように受信される。 マルチプレクサ７７は第９図に示すように特定
の制御論理に接続された４つまでのサブユニツト
又は周辺装置から４つの信号を受信するように結
合される。マルチプレクサ７７の入力に受信され
たこれらの信号は特定のサブユニツトが存在する
か、即ちシステムに組み込まれているか否かを示
す。即ち１つ以上のサブユニツトが接続されう
る。もし１つのサブユニツトのみがそのように接
続されているなら、かかる信号の１つのみがサブ
ユニツトの存在を示す。サブユニツトが存在する
ことを示すこれら信号はMYDEVA−，
MYDEVB−，MYDEVC−及びMYDEVD−信
号であらわされる。マルチプレクサ７７は後述さ
れるマルチプレクサ８８と共にテキサス・インス
ツルメント社で製造された部品番号749151を有す
る装置である。かかる信号の２進零状態はサブユ
ニツトがシステムに存在することを示す。マルチ
プレクサ７７は図示していない反転増幅器又は受
信器を介して母線２００から受信されたアドレス
信号BSAD15＋及びBSAD16＋によつて可能化さ
れる。同じ２つのアドレス信号がマルチプレクサ
８８を可能化するために結合される。これら２つ
のビツトは４つまでのサブユニツト又は装置の何
れか１つがアドレスされていることを示す。マル
チプレクサ７７の出力はMYDEVP−信号であ
り、これが２進零の時、アドレスされた装置が存
在することを示す。従つてゲート７４，７５及び
７６の各々はマルチプレクサ７７からの出力を受
信し、従つて特定制御器からの応答はその制御器
のチヤンネル番号の存在及びその制御器が実際に
システムに附設されたサブユニツトでシステムに
存在する事実によつて規制される。後述するよう
にこの構成によりメモリアドレス論理に関して特
に説明された方法で１つのサブユニツトと次のも
のとの間のアドレスの連続性が許容される。しか
し一般に第２図に示すようなシステム内の１つ以
上の基本的装置制御器５〜７及び異なるタイプの
周辺装置を制御するように結合されたかかる制御
器５〜７又はその制御器を以てかかる周辺装置を
選択的に配列することによつて同じタイプの周辺
装置を制御するように結合された全ての制御器５
〜７により、各サブユニツト又は周辺装置に対す
るアドレスが隣接しうる。更にかかるアドレスは
装置が大きくても小さくてもこれに関連した何れ
かのタイプの周辺装置を有するように構成され
る。 他のマルチプレクサ８８は他の４つのサブユニ
ツトの何れか１つからの表示を受信するように、
例えば実際かかるサブユニツトはデータを受信し
かつ送出するのを準備することを示すように結合
されている。従つてマルチプレクサ８８によつて
受信されたレデイ信号はマルチプレクサ７７によ
つて受信されたプレゼンス信号とは異なる。プレ
ゼンス信号は特定サブユニツト又は周辺装置がシ
ステムに組み込まれていて存在しているか否かを
示すがレデイ信号は関連サブユニツトが準備中で
データの送信又は受信できるか否かを示す。レデ
イ信号はMYRDYA−，MYRDYB−，
MYRDYC−及びMYRDYD−と称される。 マルチプレクサ８８の出力MYRDYS−は論理
零の時、ゲート７４，７５及び７６に受信された
他の信号の状態に応じてWAIT信号又はACK信
号の何れかの発生を可能化する。もし２進零がマ
ルチプレクサ８８のMYRDYS＋出力に発生され
ると、被アドレスサブユニツトが実際に準備中で
あることを示すNAK信号が発生される。 ゲート７５及び７６は他の信号を受信し、ゲー
ト７５は後述するようにBDRBSY−信号を受信
し、ゲート７６はゲート８４の出力から
MYACKA−信号を受信する。これら２つの信号
はフリツプフロツプ８０及び８１によつて与えら
れる機能に関して説明される。各制御器には母線
システム２００からデータを受信するバツフア又
はレジスタがある。もしこのデータバツフアが占
有（ビジー）、即ちそこに記憶された失うことの
できない情報をすでに有しているなら、バツフア
がビデイであることの表示があり、これはＤ型フ
リツプフロツプ８０のＤ入力に受信され、そのＤ
入力はクロツク信号、この場合は母線からドライ
バを介して受信されるBSDCNN＋信号の受信に
よりそのＱ出力にもたらされる。従つてその時デ
ータサイクル信号、即ちBSDCNN−信号はもし
この特定の制御器に関連したバツフアが実際上ビ
ジーなら、第５図に示すように２進零状態とな
り、次いでフリツプフロツプ８０のＱ出力、即ち
BDRBSY＋信号は２進１でナンドゲート８５に
より２進零となる。ノアゲート８４の入力に結合
されたこの２進零状態はその出力に２進１を発生
し、ゲート７６にACK信号を発生することを禁
止する。しかしフリツプフロツプ８０のＱ出力、
即ちBDRBSY−信号はゲート７５の１つの入力
に与える２進零であり、該ゲートはもし全ての入
力が２進零なら、WAIT信号を発生する。従つ
てもしバツフアがビジーでなく他の条件が存在す
るなら、ACK信号が発生される。もしバツフア
がビジーなら、他の条件に応じてWAIT又は
NAK信号の何れかが発生される。 フリツプフロツプ８１はこれが第２ハーフ読出
しサイクル動作であるか否かを示すために使用さ
れる。前述したように、BSSHBC−信号はこれ
が以前に要求された情報であることをスレーブユ
ニツトに示すためにマスターユニツトによつて使
用される。その時から母線に結合された１対の装
置が、転送を完了するために第２サイクルが生じ
るまで（BSSHBC−によつて示される）、読出し
動作（RSWRIT−によつて示される）を開始し、
両装置は母線上の全ての他の装置に対してビジー
でありうる。従つてフリツプフロツプ８１の入力
を見ると、MYDCNN＋信号はそのフリツプフ
ロツプをフロツクしかかる信号はマスターユニツ
トとなる装置のフリツプフロツプのＱ出力に結合
されかつこれに論理的に等価である。フリツプフ
ロツプ８１のＤ入力には、これがメモリ読出しサ
イクルを開始した特定装置であること、かかる装
置がメモリからの読出しを期待していること及び
メモリがそのサイクルを完了するようにメモリに
よつて後に発生されるべき第２ハーフ読出しサイ
クルを期待していることを意味するMYWRIT−
信号である。 第２ハーフ読出しサイクル・ヒストリイ・フリ
ツプフロツプ８１はそのリセツト入力としてノア
ゲート８２を介してリセツト入力に結合された
MYACKR＋及びBSMCLR＋信号を有する。
BSMCLR＋信号は種々の他のフリツプフロツプ
に対して前述した如くフリツプフロツプ８１をリ
セツトするように動作し、MYACKR＋信号は第
２ハーフ読出しサイクルが完了したことを示す。
従つてもしフリツプフロツプ８１がセツトされる
と、アンドゲート９３の１つの入力を部分的に可
能化するためこのセツト状態はフリツプフロツプ
８１のＱ出力より結合される。アンドゲート８３
を完全に可能化するためBSSHBC＋信号はメモ
リによつて発生され、これが以前にリクエストさ
れた情報であることをあらわす。従つて母線を介
してメモリから来るデータによりこの信号は動作
され、MYACKA−信号の負縁がノアゲート８４
を介して発生され、ゲート７６を可能化し素子７
９によりドライバ９０を介してACK信号を発生
することによつて特定装置にこの母線サイクルを
認識せしめる。更にもし実際的にこれが第２ハー
フ母線サイクルでなくバツフアがビジーでないな
らACK確認がまた発生される。この表示はACK
信号を発生するためにゲート８４を介してゲート
８５により与えられる。 従つて、もし特定制御器が母線サイクルを待期
しているなら、その第２ハーフ読出しヒストリ・
フリツプフロツプ８１を有していたので、その第
２ハーフ母線サイクル信号（BSSHBC＋）の受
信のみがこの特定装置に対して応答できる。もし
この特定装置がビジーでないなら、即ちかかるバ
ツフアに何らの有効情報がないなら、ACK信号
が発生される。 更に第２母線サイクル信号（BSSHBC＋）は
ゲート７５と共にゲート７４の１つの入力に受信
される。第２ハーフ読出しサイクルフリツプフロ
ツプ８１がセツトされると、ゲート７６の入力に
よつて示されるようにもしこれが正しいチヤンネ
ル番号等であれば得ることのできる唯一の出力は
ACK信号である。これはフリツプフロツプ８０
によつて示されるようにバツフアがビジーである
か否かとは独立である。従つてもしこれが第２ハ
ーフ母線サイクル信号、即ち信号BSSHBC＋が
２進零の場合のみゲート７４，７５によつて
NACK信号又はWAIT信号が発生される。更に
制御器によつて受信される第２ハーフ母線サイク
ルは制御器からのみ見てメモリから来ることがで
き、メモリがデータを制御器に戻すように準備し
ている時、NAK又はWAIT信号の何れも発生す
ることができないが、確認信号のみを発生するこ
とができる。従つてもしBSSHBC＋信号が２進
１なら、NAK又はWAIT信号の何れも発生する
ことができない。 前述したように情報がメモリから転送されてい
ると、メモリは全くNAK又はWAIT信号を受信
できない。これは本発明装置の固有の優先構成の
ためである。メモリは最高優先装置である。もし
ユニツトが情報を送るようにメモリに求めると、
そのユニツトはある時点で情報を期待できる。も
しこのユニツトがメモリへのWAIT又はNAK信
号を発生すると、メモリが最高優先装置であるた
めデータ転送を要求している特定制御器へのアク
セスを得ようとし続けることができ、かつデータ
が以前にそれを要求した特定制御器によつて受け
られるまで、母線にデータ転送を効果的に不可能
化せしめる。従つて確認信号のみがデータを受け
るためメモリからのリクエストに応答して作るこ
とができる。しかし制御器は他の制御器又は中央
処理装置にNAK又はWAIT信号を発生せしめら
れる。更に一般的規則はもしある制御器がより高
い優先順位の制御器から情報を要求しているな
ら、要求している制御器は情報を受けるために読
出されなければならず、従つてACK信号に応答
しなければならないということである。 レデイマルチプレクサ８８に関して前述したよ
うに、もしその装置がレデイでないなら、NAK
信号、即ち照会されている他の条件が発生され
る。WAIT信号よりもNAK信号が発生される理
由は、もし制御器Ｉ／Ｏのような制御器がビジー
なら、端末装置は２〜３マイクロ秒以上ビジーで
あるが、むしろ数マイクロ秒の間ビジーであるこ
とによる。従つてもしマスターユニツトへの表示
がマスターユニツトがトライングを保持している
なら浪費される。むしろその表示は不必要に母線
サイクルを使用してシステムの全応答を遅らせる
よりも要求しているユニツトがデータ処理と共に
進行することであるべきである。要求しているユ
ニツトが行なわなければならないことはデエステ
イネイシヨンユニツトを良好に再試行することで
ある。 前述したようにマルチプレクサ８８のストロー
ブ入力はMYFC01＋信号とあらわされたゲート
８６からの信号を受信する。この信号は制御ビツ
ト又は特に8cに示したフアンクシヨンコードのよ
うなノアゲート８６の入力に受信された信号のフ
アンクシヨンコードの組み合わせで、使用されな
いビツト23を有するビツト18〜22であらわされ
る。これらのビツト内でフアンクシヨンコードは
母線に接続された種々のユニツトが前述したよう
にあるコード及び命令を認識するように示され
る。 要するにNAK信号（BSNAKR−）はゲート
７４を完全に可能化することによつて素子７９の
夫々のＤ型フリツプフロツプよりドライバ９２を
介して発生され、BSDCND＋信号の時かかるフ
リツプフロツプをクロツクする。ゲート７４はチ
ヤンネル番号が受信されると完全に可能化され、
装置アドレスはそれが実際に組み込まれているこ
と、即ちかかる装置がレデイではなく、これが第
２ハーフ母線サイクルでないことの表示を与え
る。WAIT信号（BSWAIT−）はゲート７５が
完全に可能化される時、素子７９に含まれるＤ型
フリツプフロツプよりドライバ９１を介して母線
上に与えられる。ゲート７５はチヤンネル番号が
受信されると完全に可能化され、装置アドレスは
実際にそれが組み込まれていること及びそれがレ
デイであることの表示を与え、これが第２ハーフ
母線サイクルではなく、バツフアがビジーである
ことの表示がある。確認（BSACKR−）信号は
ゲート７６が完全に可能化される時、素子７９に
含まれるＤ型フリツプフロツプに応答してドライ
バ９０によつて母線上に与えられる。ゲート７６
は正しいチヤンネル番号即ち組み込まれた装置ア
ドレスが与えられること、アドレスされた装置が
実際にレデイであること及びバツフアがビジーで
ないことの表示が与えられると完全に可能化され
る。しかし第２ハーフ読出しサイクル信号が受信
されると、ACK確認信号はバツフアがビジーで
あるか否かとは独立に発生される。素子７９にお
けるフリツプフロツプの各々はBSDCNB−信号
に応答してインバータ８９を介してクリアされ
た。 第１図の制御器５〜７のような代表的な制御装
置のアドレス論理を説明したが、メモリ制御用の
代表的アドレス論理を次に説明する。第１０図の
メモリ制御装置論理には第９図の論理に似た多く
の方法がある。母線から素子４０によつて受信さ
れたアドレス信号は第８Ａ図に示すフオーマツト
におけるアドレス信号BSAD00＋〜BSAD07＋と
して転送される。受信器４０からのアドレス信号
はパリテイチエツカー４７の入力に受信される。
受信器４０からのアドレス信号及びインバータ４
１の出力におけるそれら信号は第９図に示すよう
な方法でスイツチ４２によつて受信される。もし
メモリレフアレンス信号（BSMREF＋）が２進
１で、スイツチ４２によつて比較されるアドレス
がスイツチ４２の出力に２進１を発生するなら、
ナンドゲート４３はMYMADD−ライン上に２
進零信号を与えるように完全に可能化され、３つ
のノアゲート４４，４５及び４６の各々の１つの
入力に受信され、これらノアゲートはNAK，
WAIT及びACK信号を夫々発生するために使用
される。メモリは実際にBSMREF＋信号が正し
い２進状態にない限りアドレスされ得ない。 前述したように、被アドレスビツトはパリテイ
チエツカー４７の入力に受信され、この入力は母
線を介して受信されたアドレスパリテイである
BSAP00＋ビツトを受信する。パリテイチエツカ
ー４７は９ビツトパリテイチエツクを行ない、そ
のＱ出力に信号MYMADP−を発生し、この信
号はもし２進零であるならゲート４４，４５，４
６を部分的に可能化してパリテイが正しいことを
示す。 ゲート４４，４５，４６への第３入力は第９図
のマルチプレクサ７７と同様のマルチプレクサ４
８より受信される。マルチプレクサ４８はこの特
定の制御装置に接続されたメモリモジユラスの何
れか１つ又は全部が実際にシステムに存在するか
否かを示す４つの入力MYMOSA−〜MYMOSD
−を受信する。これによりメモリは完全なメモリ
モジユールアレイ又は部分的なアレイを有せしめ
られる即ちかかるメモリモジユールの唯一がシス
テム内で接続されている。これら４つのメモリモ
ジユールはアドレスされ、２つの母線アドレス信
号BSAD08＋及びBSAD09＋により設置されてい
るか否かを決めるため、マルチプレクサ４８によ
りテストされる。 従つて異る構成のシステムに対し、１つの特定
のメモリ制御装置に接続された１つのメモリモジ
ユールがあり、他の制御装置に接続された２つの
モジユールもあり、実際には異なる制御装置に接
続された異なるメモリモジユールは異なるタイプ
のものである。例えばこのようにして半導体メモ
リは１つの制御装置に接続されるが、磁気コアメ
モリは他のものに接続される。更に異なつた大き
さ、即ち大小の記憶容量のメモリモジユールが使
用され得る。また異なつた制御装置にメモリモジ
ユールを配置することにより異なる速度のメモリ
が使用され、システム応答の速度を増大させる。
何れか所定の制御装置に対して所定パワーサポー
ト及びタイミング能力のみが通常存在し、通常の
場合、その制御装置はそれに接続するメモリのパ
ーソナリテイを確定する。従つて、例えばもしコ
アと半導体メモリ間のような異なるタイプのメモ
リ速度又はタイミングが必要とされるなら、各タ
イプのものに対して異なる制御装置が使用されな
ければならない。更に異なる制御装置の使用によ
りたとえ同じ母線に接続されていても、実際に互
いに時間的に本質的に並列走行しているのでそれ
らメモリはより早く走行できるが、母線上におい
て一度に唯一の転送が生じているだけで、実際に
アクセスタイムがすでに生じているので、情報が
何れかの所要アクセスタイムなしにメモリにおい
て読み出されることがポイントである。 前述したようにメモリ又は他の周辺装置に対す
るものである各制御装置は一般にそれ自身の特別
のアドレスを有する。従つてそこに接続された完
全に相補的なメモリモジユールを有する異なるメ
モリ制御装置に対して隣接メモリアドレスが与え
られる。特に各メモリ制御装置がそこに接続され
た４つのメモリモジユールを有し、各モジユール
が約8000語の記憶容量を有する場合、各メモリ制
御装置は32000語のメモリをアクセスできる。各
メモリ制御装置に対しシステム中に結合された完
全な32000語のメモリによりメモリのアドレスは
隣接している。動作の観点から隣接メモリアドレ
スはシステムアドレツシングのためばかりでなく
システムでの応答を高めるため重要である。前述
したように通常メモリ制御装置はある特性のメモ
リに対してサービスを与えることができるだけ、
即ち磁気コアメモリはそれに関連した基本的タイ
ミングの差のため半導体メモリと同じメモリ制御
装置に結合できない。同じことは異なる速度又は
パワー条件のメモリに対しても通常あてはまる。
従つて各メモリ制御装置が32000語のメモリに対
してサービスを与えうるとして、もし16000語の
メモリが低速メモリに対して使用され、他の
16000語のメモリが高速メモリに対して使用され
るべきであるとすれば、このことは２つのメモリ
制御装置が使用されなければならないことを意味
する。しかしこのことは通常、メモリ制御装置ア
ドレスが32000語に別れているので高速メモリと
低速メモリ間のメモリアドレスが隣接してないこ
とを意味する。この場合、両メモリ制御装置に同
じアドレスを有せしめることによつて隣接メモリ
アドレスを与えることが可能である。しかしこの
ことは２つの制御装置の夫々のメモリモジユール
位置が両方とも各制御装置の同じ位置に占有され
えないことを意味する。特に第１制御装置は
MYMOSA−及びMYMOSB−信号によつて示さ
れるメモリモジユール位置Ａ及びＢにおいて２つ
の8000語メモリ位置を使用する。従つて２つの制
御装置はあたかも１つの制御装置のようにシステ
ムにおいて現れる。例えば１つの制御装置は１つ
のモジユールの形でそれに結合された8000語のメ
モリを有しており、同じアドレスを有する他のメ
モリモジユールは他の３つの位置に３つ迄のメモ
リモジユールに結合されて24000語のメモリスト
レージを与える。この構成は必らずしも異なるタ
イプのメモリに限定される必要ない。例えば冗長
メモリモジユールが他の制御装置と結合されるよ
うに設けられ、その装置アドレスが、かかるメモ
リモジユールの事故の検出により適当であるよう
にセツトされる。 再びゲート４４，４５及び４６の可能化に関
し、この特定メモリ制御装置からの応答を可能化
し許容するために各ゲートはそのメモリ制御装置
のアドレス、アドレスされたモジユールがシステ
ムに存在することの表示及びパリテイ・チエツカ
ー４７によつて示されるようにアドレスパリテイ
が正しいことを受信しなければならない。ノアゲ
ートへの他の入力は上述したようにビジー論理及
びロツク・ヒストリイ論理の組合せによりサービ
スされる。 メモリ制御装置ビジー信号はフリツプフロツプ
４９によつて与えられ、この制御装置に接続され
た何れか１つのメモリモジユールが実際にビジー
であることを示す。このＤタイプフリツプフロツ
プ４９はBSDCNN＋信号によつてクロツクされ
る。もしメモリモジユールがビジーなら、
WAIT信号が発生される。従つてもしフリツプ
フロツプ４９のＱ出力におけるMYBUSY−信号
が２進零なら、他の条件が満足されるとして、こ
のことはゲート４５を完全に可能化し要素５６中
の関連フリツプフロツプをセツトせしめ、またこ
れはBSDCND＋信号が要素５６のクロツク入力
に受信されると行なわれる。この点で、このフリ
ツプフロツプ５６は第９図の要素７９に対する動
作のようにBSDCNB−信号が受信される時イン
バータ６３によりクリアされるゲート４６の１つ
の入力に結合されたMYBUSY＋信号によつて示
されるように２進零がフリツプフロツプ４９のＱ
出力に発生されると、確認信号が発生される。
WAIT信号はメモリがなおビジーであるので非
常に短い遅延があることを意味する。 ACK，NAK又はWAIT信号の何れかが発生さ
れるべきであることを示す他の条件は前述したよ
うに多重サイクル母線転送を含むロツク信号であ
り、装置は急に動作に入ることのできる他の何れ
かの被ロツクユニツトなしに特定のメモリ位置を
アクセスできる。この被ロツク動作の効果はある
種の動作に対して単一サイクルの完了を越えてメ
モリ制御器のビジー状態を拡大することである。
シーケンスの最後のサイクルが終る前にロツク動
作を開始しようとする装置はNAK信号を受信す
る。しかしメモリはなお上述したようにメモリリ
クエストに応答する。これらサクル間の時間は転
送時に含まれていない他のユニツトにより使用さ
れうる。被ロツク動作は、例えばメモリのような
同じリソースを供有するため２つ又はそれ以上の
ユニツト又は装置に対して望ましい場合に主とし
て使用される。任意数の母線サイクルを含みうる
被ロツク動作は共有リソースを制御した特定ユニ
ツト又は装置によつてロツクを解かれる。共有リ
ソースはロツクされるが、その共有リソースをア
クセスしようとする他のユニツトはもしかかる他
のユニツトがロツク制御信号を現わすならロツク
アウトされる。もしロツク制御信号が現われない
なら、他のユニツトが例えば緊急リクエスト又は
処置を処理するように共有リソースへのアクセス
を得ることが可能である。ロツク制御信号を現わ
す何れかのユニツトが共有リソースへのアクセス
を得る以前に、被ロツク動作に含まれているか否
かを知るためにリソースをテストし、同じ母線サ
イクル時に、もしリソースが被ロツク動作に含ま
れていないなら、リソースへのアクセスを得る。 従つてリソースを共有する被ロツク動作は適当
な制御、即ちロツク制御信号を出すユニツト間で
有効なもので、例えば情報の表がメモリされてい
るメモリの一部を共有するに当つて使用しうる。
更にもしユニツトの一つが被共有リソースの情報
を変えることを望むなら、他のユニツトは部分的
にのみ変化した情報へのアクセスを得ないように
ロツクアウトされるが、全ての変化が生じた後で
のみアクセスが許容される。かかる場合に書込み
動作を変形する読出しが含まれている。被ロツク
動作の使用により、多重処理システムがサポート
されうる。例えば、同じ母線システム２００に接
続された２つの中央処理ユニツトにより両者はも
し被ロツク動作が使用されるなら、干渉なしに母
線に接続されたメモリユニツトを共有しうる。 被ロツク動作に対するBSSHBC−信号は前述
したものとは若干異なつた方法で使用される。被
ロツク動作の間、テスト及びロツク処置により被
共有リソースへのアクセスを得て、その被ロツク
動作終了時に被共有リソースのロツクを解除する
ためにリソースを共有しようとしているユニツト
によつてBSSHBC−信号が発生される。 従つて第１０図によつてわかるように、被ロツ
ク動作がプロセス中にあることを示すロツク・ヒ
ストリイ・フリツプフロツプ５０が設けられ、
NAK信号がドライバ５９を介してリクエストユ
ニツトに与えられる。第１０図の論理が被共有リ
ソースに対する母線システム２００のインターフ
エース論理をあらわすとして、BSLOCK＋信号
（２進１状態）はアンドゲート５２及び要素５６
のフリツプフロツプD3によつて受信される。要
素５６はアンドゲート５１の１つの入力に受信さ
れるMYLOCK＋信号を発生する。もしロツク・
ヒストリイ・フリツプフロツプがセツトされない
と、NAKHIS＋信号は２進零で、ゲート５２の
他の２つの入力の状態とは独立で、ゲート４６の
１つの入力に２進零を発生する。もしゲート４６
の全ての入力が２進零で、このユニツト及び装置
に対する現在のアドレスが受信され共通の要素又
はバツフアがビジーなら、ACK信号がBSLOCK
＋信号に応答して要素５６及びドライバ６１によ
り発生される。ACK信号は被ロツク動作の始め
にBSLOCK＋信号の２進１状態を以つて受され
るＤ入力のBSSHBC−信号の２進１状態に応答
して、アンドゲート５１にヒストリイ・フリツプ
フロツプ５０をセツトせしめる。従つてテスト及
びロツク動作は同じ母線サイクル時に行なわれ
る。 もしフリツプフロツプ５０がBSLOCK＋及び
BSSHBC−信号の２進１状態の受信時にセツト
されると、２進１信号がアンドゲート５２の出力
に発生され、アンドゲート４４を可能化するため
にインバータ５８の出力に２進零状態を発生し、
全ての他の条件がNAK信号を発生するために満
足される。従つてテスト及びロツク動作がNAK
応答を発生し、他の装置が被共有リソースを使用
することを禁止する。 被共有リソースを使用するユニツトがその動作
を済んでいると、そのリソースのロツクを解かな
ければならない。このことはBSLOCK＋信号の
２進１状態及びBSSHBC−信号の２進零状態の
使用ユニツトからの受信によりなされる。これに
より第１０図の論理はACK応答を発生せしめら
れ、ゲート５１を可能化し、BSSHBC−信号の
２進零状態のためヒストリイ・フリツプフロツプ
を効果的にリセツトする。被共有リソースは他の
ユニツトに対しACK応答を与えるのに自由であ
る。 被共有リソースはBSLOCK＋信号の２進１状
態をあらわす他のユニツトをロツクアウトするの
みである。例えばもしユニツトがNAKHIS＋信
号が２進１であるようにそのヒストリイ・フリツ
プフロツプをセツトした被共有リソースへのアク
セスを得たいなら、BSLOCK＋信号が２進零と
してアンドゲート５２の出力は２進零で、NAK
応答を不能化し、他の状態に応じてWAIT又は
ACK応答を可能化する。従つてユニツトはたと
え被ロツク動作に含まれていても被共有リソース
へのアクセスを得ることができる。 従つて何れか１つの制御器からのWAIT信号
の発生によりより高い優先順位の装置又は制御器
が母線サイクルのシーケンスを急がせられ、必要
により母線を使用する。もしサービスを必要とす
るより高い優先順位のユニツトがないなら、確認
信号がマスターユニツトによつて受信され
WAIT状態を終るまで特別のマスター／スレー
ブ構成が保持される。これに続いて他の使用者が
母線の使用を許容される。従つてBSDCNN＋信
号はスレーブに３つの応答の何れか１つ、即ち
NAK，WAIT又はACK信号を発生せしめる。こ
れら応答の何れか１つの終りに、新たな優先順位
の完全なサイクルが生じ、この特定の装置が母線
へのアクセスを得るか、他のより高い優先順位の
装置が母線を確保する。母線上の信号状態はユニ
ツトの内部に示す信号とは２進状態において逆で
ある。例えばメモリレフアレンス信号は例えばド
ライバ５９，６０又は６１と受信器４０間の母線
上に引用され、２進１状態にあり制御器自身にお
いて反対状態にある。更に前述したように母線上
に接続された何れかの制御器間の第４の応答が全
てないということである。従つてもしマスターの
１つがメモリからサービスのためにコールしてい
て、このメモリがシステムに設けられていない
と、従来周知のタイムアウト要素が例えば５マイ
クロ秒のようなある期間の後、信号を発生し、
NAK信号を発生する。その時点で中央処理装置
は割込又はトラツプルーチンのようなものによつ
てアクシヨンをとる。 再びメモリビジイフリツプフロツプ４０の動作
に関し、データ入力は母線動作について非同期的
なMOSBSY＋信号を受信するように結合され
る。この信号は何れかの制御器に対する母線上に
生じている。動作に関係なく何時でも受信され
る。BSDCNN＋信号がフリツプフロツプ４９の
クロツク入力にマスターから受信されると、メモ
リの状態、即ちその時ビジーであるか否かに関し
て記憶される。従つてこれはビジーサイクルに対
する応答における混乱を除去する。フリツプフロ
ツプ４９によつて与えられるヒストリイ保持なし
に、WAIT状態において母線サイクルを開始し、
ACK状態を発生する状態での同じ母線サイクル
と共に終了することが可能である。従つて両応答
は誤り状態である同じ母線サイクル時になされ
る。ヒストリイ・フリツプフロツプ４９の使用に
より、制御器がBSDCNN＋信号が受信される時
点にある状態に関して固定され、メモリ速度の差
又は公差に関係なく非同期的応答を許容する。 第１１図の代表的な中央処理装置母線結合論理
に関して信号は要素９９に含まれる受信器により
母線から受信される。メモリレフアレンス信号
BSMREF＋はかかる受信器の１つによつて受信
され、インバータ１００によつて反転され、もし
受信されているアドレスがメモリアドレスでない
と、かかる比較器を可能化するため比較器１０３
の１つの入力に与えられる。比較器１０３による
比較用の１入力の１つはこの場合４つの数である
データ処理器アドレスビツトであつて、BSAD14
＋〜BSAD17＋と示される。比較器１０３の１つ
の入力に受信されたこのアドレスは例えばデータ
処理装置自体の60進スイツチ１０１によつてセツ
トされたアドレスと比較される。受信アドレスと
スイツチ１０１により与えられたアドレスが比較
され等しいと、比較器１０３は部分的にゲート１
０６及び１０７を可能化するITSMEA＋信号を
発生する。 更にアドレスビツトBSAD08＋〜BSAD13＋が
比較器１０４の入力に受信され、これらビツトが
全部零であるか否かを決める。もし全て零である
と、ITSMEB＋信号が発生されゲート１０６及
び１０７を部分的に可能化する。ゲート１０６又
は１０７の入力を可能化することにより要素１１
３の夫々のフリツプフロツプを効果的にセツトす
る。ゲート１０６の他の入力はインバータ１１６
を介してゲート１０６に結合された第２ハーフ母
線サイクルBSSHBC＋信号である。第２ハーフ
母線サイクルはまたアンドゲート１０９の１つの
入力に受信される。ゲート１０９の他の入力は第
２ハーフ読出しヒストリイ・フリツプフロツプ１
１０のＱ出力からのものである。第２ハーフ読出
しヒストリイ・フリツプフロツプは、データ処理
器がそのMYDCNN＋信号、即ちこの装置許容
フリツプフロツプ２２のセツテイングを発生し、
中央処理装置が信号MYWRIT−を送ることを思
い出すために使用され、データ処理装置がスレー
ブからの応答サイクルを期待することを意味す
る。従つて２つのサイクル動作により第２サイク
ルは中央処理装置への期待されたデータをあらわ
し、フリツプフロツプ１１０はヒストリイ・フリ
ツプフロツプ１１０がその２出力にMYSHPH＋
信号を発生する事実により中央処理装置が要求す
るものと、このデータを認識する。フリツプフロ
ツプ１１０はもし母線クリア信号BSMCLR＋が
受信されるかMYSHRC＋信号によつて示すよう
に第２ハーフ母線サイクルが完了するとノアゲー
ト１１１によりリセツトされる。MYSHRC＋信
号は後述の要素１１３の出力の１つからとり出さ
れる。 従つてアンドゲート１０７は、もしその２つの
入力が被アドレス装置で、他の入力からのもので
あつて、ヒストリイ・フリツプフロツプ１１０か
らアンドゲート１０９により図示の第２ハーフ母
線サイクルがあることを示すなら完全に可能化さ
れる。従つてアンドゲート１０７を可能化するこ
とによりMYSHRC−信号が発生され、ノアゲー
ト１１４の１つの入力に結合される。ノアゲート
１１４はドライバ１１５によりACK信号
（BSACKR−）を与える。 ゲート１０６は適正なユニツトアドレスが受信
されると、完全に可能化され、もしこれが第２ハ
ーフ母線サイクルでないなら、要素１１３に含ま
れる夫々のフリツプフロツプの出力に正パルス
（MYINTR＋信号）を発生する。MYINTR＋信
号は第１１図の論理にACK又はNACK信号が発
生されるか否かを決めさせる。かかる信号の何れ
のものが発生されるかは装置探査処理時間の割込
レベルに比してシステムにおいて現在動作してい
る割込レベルに依存する。 割込レベルが充分であるか否かに関するこの決
定はＡ入力がＢ入力以下であるか否かを決める比
較器１１７により決定される。比較器１１７のＡ
入力はデータ処理時間を探査している母線と結合
された装置の割込レベルでないBSDT10＋〜
BSDT15＋信号を受信する。システムには複数の
割込レベルが与えられている。割込番号レベル０
はデータ処理時間への最高可能アクセス性を受
け、従つて割込不可能である。従つて割込レベル
番号が低ければ低いほど、かかる装置のオンとな
る処理が割込まれる機会は少い。従つてもし比較
器１１５のＡ入力に受信されたレベル番号がブロ
ツク１１８のレベル番号で示されるようにデータ
処理装置において動作している現在のレベル以下
であると、入力Ａに受信された信号によつて示さ
れるように割込を探査している装置は実際にそう
することができる。もし比較器１１７によつて示
すようにＡ入力がＢ入力に等しいか大きいと、２
進零信号がフリツプフロツプ１２０の否定入力に
受信されるLVLBLS＋信号に対して発生される。
これはもし要素１１３の夫々のフリツプフロツプ
のセツテイングによりMYINHR＋信号がフリツ
プフロツプ１２０のクロツク入力に受信される
と、NAK信号が発生する。もしそのレベルが充
分、即ちＡ入力が比較器１１７により示されるよ
うにＢ入力以下であると、２進１がLVLBLS＋
信号に発生され、従つてMYINTR＋信号がこれ
をフリツプフロツプ１２１のＱ出力にクロツク
し、ドライバ１１５によりACK信号を発生する
ノアゲート１１４の１つの入力に至る。従つても
しMYNAKR＋信号が２進１であると、NAK信
号が発生され、もしMYINTF−信号が２進零で
あるとACK信号が発生される。要素１１３のフ
リツプフロツプは同様のフリツプフロツプ型要素
に対して前述したのと同じ方法でインバータ１２
５によりクロツクされかつクリアされる。実際に
もしこれが第２ハーフ母線サイクルの第２部分で
あると、ACK信号は比較器１１７による表示と
は独立に発生される。かかる場合、要素１１３の
フリツプフロツプの１つにおけるMYSHRC−信
号は２進零状態においてACK信号を発生するた
めにノアゲート１１４の他の入力に結合され、フ
リツプフロツプ１２１からの何れかの表示を無視
する。 前述したようにインバータ１２５による
BSDCNB−信号はフリツプフロツプ１２１をリ
セツトしフリツプフロツプ１２０をセツトして母
線サイクルに従うフリツプフロツプをイニシアラ
イズする。更にフリツプフロツプ１２０は、タイ
ムアウト状態、即ち不存在の装置がアドレスされ
実際に応答がない、つまりNAK，ACK又は
WAITの何れのポテンシヤル装置によつても発
生されないことを示すBTIMOT−信号を発生す
る。フリツプフロツプ１２７と関連した論理によ
つてリセツトされる。従つて例えば５マイクロ秒
の期間を有するようにリセツトされ得るワンシヨ
ツト・マルチバイブレータ１２６が設けられる。
このマルチバイブレータ１２６はBSDCND＋信
号、即ちバツフア１１９の入力に受信されるスト
ローブ信号の受信によりトリガーされる。マルチ
バイブレータ１２６のタイミングは動作中なの
で、もし母線サイクルの終りを何れの信号が示す
BSDCNB＋信号が受信されるならマルチバイブ
レータ１２６によつてセツトされた期間の後、
BTIMOT−信号がフリツプフロツプ１２７のＤ
入力に受信されたBSDCNN＋信号のクロツキン
グによりフリツプフロツプ１２７のＱ出力に発生
され、BSDCNN＋信号は母線サイクルがなお処
理中であることを示す。BTIMOT−信号は
NAK信号を発生するようにフリツプフロツプ１
２０において動作する。他方もしBSDCNB＋信
号がマルチバイブレータ１２６によつてセツトさ
れた期間の前に終了するなら、マルチバイブレー
タ１２６のタイミングは終了し、フリツプフロツ
プ１２７は信号BTIMOT−を発生することを阻
止する。 第１１図のデータ処理装置論理はNAK又は
ACK信号を発生するが、WAIT信号はデータ処
理装置論理によつて発生されない。この理由はデ
ータ処理装置が常に最低優先順位を有するから
で、従つてもしWAIT信号を発生すると、サー
ビスに対するデータ処理装置へのリクエストを発
生する他の装置は、例えばもし最高優先順位装置
が中央処理装置がWAIT信号に応答するマスタ
ーであるなら母線上でハングアツプ（hang−up）
を経験する。従つてより高い優先順位装置が最低
優先順位装置、即ち中央処理装置を期待している
ので、他の装置は母線の使用により不能化され
る。 母線を介して転送される情報の安全性は母線で
転送される情報の各バイトにパリテイビツトを加
える必要性なしに確保しうる。この安全性はその
間を情報を転送する何れかのユニツトに対して与
えられる。特にこれはリクエスト中のマスターユ
ニツトがスレーブユニツトからの応答を期待する
場合に実行されうる。従つてかかるデータ転送の
完全性は２つの母線サイクルが双方向母線転送に
使用される場合、最も良く実行される。これは例
えばマスターがメモリから情報を要求する場合、
メモリ読出し動作において有利で、後の母線サイ
クル時にかかる情報を受信する。例えば２つの母
線サイクルを要する読出し動作時にメモリと他の
装置間において実質的に多数のデータ転送が生
じ、従つて本発明のデータの完全な特徴はかかる
場合特に重要である。 基本的に、完全な装置は次の利点を有する。マ
スターが例えば情報用メモリ、テープ又はデイス
ク周辺装置である他のユニツトをアドレスしてい
る時、マスターはスレーブユニツトのアドレスを
母線アドレスリードに与え、そのアドレス及びフ
アンクシヨン・コードを母線のデータリードに与
える。スレーブが応答しマスターが応答中の時、
スレーブはリクエストしているユニツトのアドレ
スをアドレスリードに及びデータをデータリード
に与える。従つてリクエストしているユニツトの
アドレスはデータリードにおける当初の転送とは
逆にアドレスリードに受信される。リクエストし
ている装置はそのアドレス、即ちデータリードで
転送されるそのアドレスをアドレスリードに受信
されたアドレスと比較し、もしこれらが比較する
と、このことは、実際に少くともその装置アドレ
スがスレーブによつて正しく受信されたこと及び
更にもしOPコードが受信されるとそのOPコード
は正しく受信されたことを保証する。従つて第４
図のフオーマツトに示すように16ビツトの情報に
対し、２までのパリテイビツトが除去されるが、
システムでのデータ転送の完全性は保持される。 第１２図はCPU１２０１とキヤツシユメモリ
ユニツト１２０２間のプライベートインターフエ
ースのブロツク図を示す。43の信号ラインがあつ
た次の点を許容する。(1)CPU１２０１に実行の
ために必要な次の語のアドレスを送出させる。(2)
キヤツシユメモリユニツト１２０２に、その語又
はアドレスに関連した状態に伴うCPUにその語
の内容を戻させる。プライベート・キヤツシユ／
CPUインターフエース信号は下記のように定義
される。 １ 絶対アドレス：（BAOR05−22）これら18の
信号はプログラムの実行のためにCPUが必要
な語の絶対アドレスを搬送する。 ２ 読出しリクエスト：（CACHRO＋00）この
信号はキヤツシユメモリユニツトに、絶対アド
レス信号が符号化されかつキヤツシユメモリは
その語の読出しにおいて処理するものであるこ
とを通知する。 ３ データ：（CADP00−19）これら18の信号は
絶対アドレスを供給したCPUのためにCPUに
リクエスト語を搬送する。 ４ データパリテイ：これら２の信号は被リクエ
スト語の各バイトに対して倚数パリテイを搬送
する。主メモリ読出しに応答にしてシステム母
線から受信されたパリテイはキヤツシユメモリ
ユニツトにおいてデータとして処理され（即ち
再発生又はチエツクされない）、CPUに向つて
通過する。 ５ アウトオブレンジ（CNOMEM−00）、この
信号はリクエストされたアドレスが現在のシス
テム構造には存在しないことを示す。アウトオ
ブレンジ信号はキヤツシユメモリユニツトがキ
ヤツシユメモリ内に被リクエスト語を発見せ
ず、メモリレフアレンスシステム母線サイクル
において主メモリレフアレンスに応答してBIU
から非確認（NAK）信号を受信するとCPUに
戻される。 ６ キヤツシユデータバリツド：（CYCADN−
00）この信号はデータの情報およびデータパリ
テイ信号がCPUに対しレデイであることを
CPUに示す。 ７ キヤツシユプレゼント：（CACHON−00）
この信号はキヤツシユメモリユニツトが機能的
に設けられている（即ちそのQLTを通す）こ
とを示す。 ８ CPUID：この信号はそれに取り付けられて
いるCPUアイデンテイをキヤツシユメモリユ
ニツトに知らせる。 ９ キヤツシユRed：この信号はCPUに、主メモ
リからの被リクエスト語を訂正不能読出し誤り
を有することを知らせる。 10 キヤツシユ・パリテイ・チエツク時間：この
信号はCPUに、パリテイチエツカーの結果が
パリテイエラーフロツプ（図示せず）にストロ
ーブするために利用可能であることを知らせ
る。 これらの信号を発生しかつCPUサービスサイ
クル論理のためのハードウエア論理ブロツク構造
は第１３〜１５図に関して以下に説明する。 第１４及び１５図はCPUサービスサイクル論
理を説明する。例えば第１２図は読出しリクエス
ト信号に対する流れ（pnemonic）が
（CACHRQ）であることを示す。その流れには
２の整数を附加したプラス信号又はマイナス信号
が附加されうる。信号の流れに続くプラス信号は
信号、この場合は読出しリクエストが高の時高で
あることを示す。信号、この場合読出しリクエス
トの流れに続くマイナス信号に続２つの整流の最
初はそれが零の時、その機能の遂行に当つて信号
が最初に生じたことを示し、１の時、第２に生じ
たことを示す。例えばその信号はフリツプフロツ
プにおいて最初に発生され、次いでアンドゲー
ト、インバータを通つて、その信号は合計３回生
じる。第１位の整数の次の整数は一般に特別の状
態、例えば信号がフリツプフロツプのリセツトに
与えられ、その場合それはＲであることを示すた
めに使用される。従つてこれをバツクグラウンド
として、第１４図のCPUサービスサイクル論理
及び第１５図のキヤツシユクロツクタイミング図
のCPUサービスサイクルを知りうる。 CPUサービスサイクルはキヤツシユリクエス
ト（CACHRQ＋00）信号がアンドゲート１４０
１，１４０２及びフリツプフロツプ１４０３によ
りキヤツシユビジー信号と共に論理的にアンドを
とられるとき開始する。何れのキヤツシユ
（cache）作用も除いて、CPUサービスリクエス
ト（CPUREQ−0D）はアンドゲート１４０１の
出力に発生され、100ナノ秒遅延タイミング回路
１４０４，１４０５に送られる。この回路の可変
で、キヤツシユ及びCPUクロツクの位相調整の
ために調節可能遅延タイミングを与える。（コン
ピユータタイミングクロツクは周知で、例えば
1976年８月２日付出願の米国特許出願No.710540号
にも開示されている）。 第１５図でCPUサービスサイクル下で第１４
図のCPUサービスサイクル論理によつて発生さ
れる種々の信号のタイミングが示されている。
CPUサービスリクエスト（CPUREQ）が高で
FIFOノツトエンプテイ（FEMPTY）が高のま
まであると、FEMPTY出力信号（FEMPTY−
20）は低になり、高のクロツク信号及び低のキヤ
ツシユクロツク（CLOCK0＋00）信号を発生す
る。低となるキヤツシユクロツク（CLOCK0＋
00）は遅延線を駆動し、従つて所定遅延時間後に
遅延信号CDLY40＋00は低になり、キヤツシユク
ロツク（CLOCKO＋00）信号は高になる。キヤ
ツシユクロツク（CLOCK0＋10）信号によつて
制御されるブロツクリクエストフリツプフロツプ
１４０３はCPUサービスリクエスト
（CPUREQ）信号をブロツク又はリセツトし、キ
ヤツシユクロツク制御論理は遊び状態に戻る。ブ
ロツクリクエストフリツプフロツプ１４０３をセ
ツトする結果、CPUサービスリクエストが禁止
される。ブロツクCPUリクエストフリツプフロ
ツプ１４０３はCPUサービスサイクルが終了す
るまでセツトされたままであり、CPUにおける
CPUサービスリクエスト（CACHRQ＋00）信号
はリセツトされる。CPUサービスサイクル時、
キヤツシユは下記の内部動作を行う。 １ キヤツシユはキヤツシユ・ダイレクトリ及び
データバツフア３１５（即ちHIT及び
NOHIT）を読出す。 ２ もしHITが生じると、データ／命令がキヤ
ツシユメモリユニツト３１３からCPU３１２
に送られる。 ３ もしNOHITが生じると、メモリリクエスト
（MEMREQ＋00）状態が入り、データが主メ
モリ１，２に関してリクエストされる。 CPUによつて要求された情報がキヤツシユダ
イレクト及びデータバツフアにないと、メモリリ
クエストMEMREQ信号が発生されてフリツプフ
ロツプ１４０９に与えられる。次のクロツクサイ
クルCLOCK0＋10においてMEMREQ＋00の１つ
の出力端子は高となり、キヤツシユメモリはメモ
リリクエスト状態に入る。もし主メモリのキヤツ
シユメモリによつて情報がリクエストされると、
アウトオブレンジ信号CNOMEM−00が発生さ
れ、ナンドゲート１４０１によつて与えられ、次
いでメモリリクエストリセツト信号MEMREQ−
1Rをノアゲート１４１１を介してフリツプフロ
ツプ１４０９のリセツト端子に与えるので、フリ
ツプフロツプ１４０９の零端子をリセツトしメモ
リリクエストモードを終了する。 CPUサービスサイクルはキヤツシユ／DONE
信号（CYCADN＋00）がセツトされ、遅延回路
１４１４，１４１５及びインバータ１４１６を介
してフリツプフロツプ１４１３をセツトするよう
に与えられるとき、終了する。キヤツシユ・ダン
信号（CYCADN＋00）は次の条件の何れかによ
つてリセツトされる。 １ リクエストされたデータはCPUデータ母線
に可能化されるキヤツシユデータバツフア（即
ちHIT）内にある。 ２ リクエストされたデータが主メモリから検索
され、キヤツシユFIFOバツフアがCPUデータ
母線に可能化される。（即ち置換サイクル。） ３ CPUからキヤツシユに送られたデータ位置
アドレスは配置されたメモリのレンジ外のメモ
リ位置（即ちCNOMEM＋00）に対するもので
ある。 CPUはキヤツシユダン（CYCADN＋00）の前
縁を使用してCPU母線をその内部データインレ
ジスタにストローブし、そのクロツクを開始し
CPUキヤツシユリクエスト（CACHR0＋00）フ
リツプフロツプをリセツトする。キヤツシユダン
信号（CYCADN＋00）はCPUキヤツシユリクエ
スト（CACHR0＋00）信号が遅延回路のために
除去された後約60秒でリセツトする。 従つてFIFOエンプテイ信号（FERTY−20）
はクロツクスタートフリツプフロツプ１４０６の
出力において高で、インバーター１４０８におい
て高信号に反転され、次いでブロツクリクエスト
フリツプフロツプ１４０３に与えられ、低ブロツ
クリクエスト信号（ナンドゲート１４０１の１つ
の入力へのBLKREQ−00）を与えることにより
CPUキヤツシユリクエスト信号を禁止する。従
つて更にCPUサービスリクエストはこの信号が
ナンドゲート１４０１の１つの入力として低に止
まる限り禁止される。ブロツクリクエストフリツ
プフロツプ１４０３はCPUサービスサイクル終
了しかつCPU中のCPUサービスリクエスト信号
（CACHRQ＋00）がリセツトされる迄セツトさ
れたままである。 CPUサービスサイクル時に、キヤツシユは次
の内部動作を行う。 １ キヤツシユはキヤツシユ・ダイレクトリ及び
データバツフア３５０（即ちHIT、NOHIT）
を読出す。 ２ もしHITが生じると、データ／命令はCPU
に送られる。 ３ もしNOHITが生じると、メモリリクエスト
状態（MEMREQ＋00）が入る。 CPUサービスサイクルはキヤツシユ・ダン信
号（CYCADN＋00）が次の条件の何れかによつ
てフリツプフロツプ１４１３にセツトされる時終
了する。 １ データリクエストがキヤツシユデータバツフ
ア（即ちHIT）にあり、CPUデータ母線上で
可能化される。 ２ リクエストされるデータは主メモリから検索
され、キヤツシユFIROバツフア（図示せず）
はCPUデータ母線上で可能化される。（即ち置
換サイクル） ３ CPUからキヤツシユに送られたデータ位置
アドレスは配置された主メモリのレンジ外のメ
モリ位置（CNOMEM＋00）に対するものであ
る。 CPUはキヤツシユ・ダン信号（CYCADN＋
00）の前縁を使用し、CPU母線をその内部デー
タインレジスタにストローブし、CPUキヤツシ
ユリクエストフリツプフロツプ（CACHRQ＋
00）をリセツトする。キヤツシユダン信号
（CYCADN＋00）はCPUキヤツシユリクエスト
信号（CACHRQ＋00）が除去される時約60ナノ
秒でリセツトする。 CPUサービスサイクルはまた第１４図のCPU
サービスサイクル論理ハードウエアに与えられた
タイミング信号に関連して第１５図に示す。第１
５図のCPUサービスサイクルに関しCPUサービ
スリクエスト信号（CPUREQ）が高でFIFOノツ
ト・エンプテイ信号（FEMPTY）が高のままで
あると、FEMPTY出力信号（FEMPTY−TO）
は低となり、高のCLOCK0＋0A信号及び低のキ
ヤツシユクロツク信号（CLOCK0＋00）を発生
する。低となるキヤツシユクロツク信号
（CLOCK0＋00）は遅延線を駆動し、従つて40ナ
ノ秒後に信号CDLY40＋00を低に駆動し、キヤツ
シユクロツク信号（CLOCK0＋00）を高に駆動
する。キヤツシユクロツク信号（CLOCK0＋10）
によつて制御されるブロツクリクエストフリツプ
フロツプはCPUサービスリクエスト信号
（CPUREQ）をブロツク又はリセツトし、キヤツ
シユ制御論理は遊び状態に戻る。 第１３図は処理装置とキヤツシユメモリ間のプ
ライベートインターフエース用高速論理を示す。
CPUはキヤツシユから情報を得るか又は情報を
キヤツシユに戻すためこのプライベートインター
フエースを使用する。もし情報がキヤツシユメモ
リにおいて利用可能でないと、キヤツシユメモリ
は主メモリに入つて情報を得、キヤツシユメモリ
及びCPUにそれを与える。メモリ・ロツクオン
又はロツクオフ動作があると、CPUは主メモリ
から直接情報を得る。キヤツシユメモリ中の
「hit」（即ちアドレスされた語がキヤツシユメモ
リにおかれている）、後続パリテイエラーチエツ
ク及びアドレスされたデータをCPUに与えるこ
とによりキヤツシユメモリはリセツトされる。も
しCPUが不適法なアドレスをキヤツシユメモリ
に与えると、不適法なストローブOP事故が生じ
る。 第１３図の論理ブロツク図に詳示するように、
アンドゲート１３０２の出力に発生されるキヤツ
シユ読出しリクエスト信号CACHR0＋0Aは高で
ある。アンドゲート１３０２へのキヤツシユ読出
しリクエスト信号CACHRQ＋1Bは排他的オアゲ
ート１３１５及びインバータ１３１６により発生
される。排他的オアゲート１３１５への両入力信
号BRESRV＋00及びMYRESV＋00は高か低で
ある。母線保持信号であるCPUからの入力信号
BRESRV＋00が高で、排他的オアゲート１３１
５への入力信号MYRESV＋00が高の時、排他的
オア回路１３１５からの出力は低で、インバータ
１３１６において反転され、高出力CACHRQ＋
1Bを与える。同様に２入力信号BRESRV＋00及
びMYRESV＋00が低であると、排他的オアゲー
ト１３１５の出力が低で、インバータ１３１６に
おいて反転される高出力信号CACHRQ＋1Bを発
生する。排他的オアゲートへの両高入力信号によ
り発生されたキヤツシユリクエスト信号が保持モ
ードにあることが示される。他方、両入力信号
BRESRV＋00，MYRESV＋00が低であると、
CPUが非セツトロツクモード動作にあることが
示される。もし排他的オアゲート１３１５への入
力信号の何れか１つが高で、他の１つが低なら
CPUはセツト・ロツク又はリセツトロツク・ナ
ウモードにあることが示される。 キヤツシユリクエスト信号CACHR0＋0Aを発
生するために高でなければならないアンドゲート
１３０２への他の入力信号はキヤツシユオン信号
CACHON＋00である。この信号はキヤツシユメ
モリがプライベートインターフエースに取り付け
られる時発生され、オンになる。 キヤツシユテスト及び検索論理１３１７はキヤ
ツシユメモリが取り付けられたことを感知し、イ
ンバータ１３０１に低入力信号を与え、次いでア
ンドゲート１３０２の入力端子に高入力信号を与
える。最後に、キヤツシユ読出しリクエスト信号
CACHRQ＋0Aが高であるために、アンドゲート
１３０２の第３入力信号BMSTRR＋00は高でな
ければならない。これは主メモリ読出しが、信号
が高の時に高なわれるべきことを示すCPUによ
つて与えられる信号である。従つてフリツプフロ
ツプ１３０３のＤ端子に与えられるキヤツシユ読
出しリクエストCACHRQ＋0A信号を発生するた
め下記の条件が高でなければならない。 １ 主メモリはロツクされていないのでこのこと
が高であるCACHRQ＋1B信号によつて示され
ている。 ２ キヤツシユが取り付けられ、そのことが高で
ある入力信号CACHQN＋00によつて示され
る。 ３ 主メモリ読出しが遂行され、そのことが高で
あるBMSTRR＋00によつて示される。 前述したように、CACHRQ＋0A信号がフリツ
プフロツプ１３０３のＤ入力端子に与えられる。
この信号が高であることによりフリツプフロツプ
１３０３はクロツクパルス信号MYCLQK＋00が
クロツク端子CKに与えられる時セツトする。従
つてフリツプフロツプ１３０３のＱ端子は高にな
り、キヤツシユクロツク制御１３０４に与えられ
るCACHRQ＋00信号を発生し、フリツプフロツ
プ１３０７のＤ及びＲ端子に与えられる。 フリツプフロツプ１３０７は、フリツプフロツ
プ１３０７の反転Ｒ端子に与えられるキヤツシユ
リクエスト信号CACHRQ−0Rが低の時フリツプ
フロツプ１３０３によつてリセツトされるキヤツ
シユリクエストリセツトフリツプフロツプであ
る。フリツプフロツプ１３０７はその入力端子
CKに与えられるクロツクパルスCACHDN＋00
でリセツトし、インバータ１３０６及びキヤツシ
ユヒツト論理１３０５により発生される。フリツ
プフロツプ１３０７のCK端子上のCACHDN＋
00パルスの立上り縁はフリツプフロツプ１３０７
のＤ入力端子のCACHRQ＋00をクロツクするの
で、フリツプフロツプ１３０７のＱ端子の
CACHRQ＋0R信号は高で、フリツプフロツプ１
３０７のＱ端子のキヤツシユリクエスト信号
CACHRQ−0Rは低である。この低信号はフリツ
プフロツプ１３０３のリセツト端子に与えられ、
フリツプフロツプ１３０３はキヤツシユダン
CACHDN＋00信号の立上り縁でセツトせしめら
れる。従つて、キヤツシユダンCACHDN＋00信
号はデユレイシヨンの間高であるが、フリツプフ
ロツプ１３０３は立上りパルスで直ちにリセツト
でき、直ちに再度利用でき、従つて40ナノ秒の期
間内にこのタイプの論理により次のリクエストを
実際に再循還させるキヤツシユリクエスト信号
CACHRQ＋00が発生され、キヤツシユクロツク
制御１３０４に与えられると、それはまたナンド
ゲート１３１４の入力端子に与えられクロツク信
号CLOCKQ＋0Dを低にして処理装置のクロツク
をストールせしめる。処理装置のクロツクはデー
タがメモリからキヤツシユへ、又はキヤツシユか
ら直接CPUに配送されるまで、ストールされた
ままである。CPUクロツクは低信号をストール
し続け、高でスタートする。 ナンドゲート１３１３のCACHRQ＋00信号は
リクエストがキヤツシユに与えられている時通常
高で、CACHRQ＋0R信号はフリツプフロツプ１
３０７のCACHDN＋00信号がそれを低にクロツ
クするまで通常高であるので、ナンドゲート１３
１４の出力信号は、ナンドゲート１３１４の入力
クロツクタイミングパルスCLOCKQ＋0Fが高に
なると、低になり、従つてCPUクロツクをスト
ールする。CPUを作動せしめるよりもストール
する利点は、もし情報がCPUクロツクサイクル
の中間でキヤツシユからCPUへ配送するのに利
用可能であるなら、そのサイクルの終りまで配送
できず、従つて時間が浪費されないことである。
クロツクをストールすることによつて、情報が利
用可能であつて浪費されるサイクル時間がないと
直ちに再開しうる。従つて情報がCPUのために
利用可能であると、CACHDN＋00信号が
CACHEヒツト論理によつて発生され、
CACHRQ−0R信号がフリツプフロツプ１３０７
のＱ端子において低にならしめられ、次いでナン
ドゲート１３１４の１つの入力端子に与えられ、
その出力を高にするのでCPUクロツク（図示せ
ず）を再開する。 プロセツサクロツクをストールする他にキヤツ
シユメモリにヒツト（hit）がある（即ちアドレ
スされた語がキヤツシユメモリにある）と、パリ
テイ用データをチエツクする必要があり、それが
利用可能になるとそれをプロセツサのデータレジ
スタにストローブする必要がある。このことは
CYACADN＋11信号をナンドゲート１３０８の
１つの入力に与えることによつて行われ、該ゲー
トは母線終了読出し信号BENDRD−00を発生
し、データをキヤツシユからCPUのレジスタ
（図示せず）にストローブする。キヤツシユダン
信号の発生より約80ナノ秒遅れて、アンドゲート
１３１０はパリテイをチエツクするための信号を
与える入力信号CAPCKH−00及びBSSHBH−
11によつて可能化される。 CPUがキヤツシユにないキヤツシユからの語
に対するリクエストを作り、キヤツシユがメモリ
にないメモリよりの語を要すると、CYCADN−
00がセツトされCNOMEM−00信号１３１１が発
生されアンドゲート１３１２に与えられる。アン
ドゲート１３１２は信号IRESET＋10によつてリ
セツトされるまでセツトに止まるフリツプフロツ
プ１３１３の信号IISO00−1Aをセツトする。信
号IISO00＋1AはCPUに現在の命令を中止させ、
非メモリ事故信号を処理させ、信号IRESET＋10
によりIISO00＋1A信号をリセツトせしめる。
【表】
アレンス
【表】
ドプル
【表】
【表】
【表】
【表】
【表】
関連のデータアドレスPRA，PRA+1，PRA+2及
びPRA+3に関して信号BSDBPLが誤まつている
時、データカウンタが＋１又は＋２増大せしめら
れる（即ち表示するように）。
びPRA+3に関して信号BSDBPLが誤まつている
時、データカウンタが＋１又は＋２増大せしめら
れる（即ち表示するように）。
第１図はキヤツシユメモリ、NMLメモリ及び
CPU等によつて使用される１つのタイプの通信
母線を含むシステムの一般的ブロツク図、第１Ａ
図及び第１Ｂ図は第１図の母線システムに使用さ
れるアドレス及びデータ等のフオーマツトを示す
図、第２図はHNPメモリ、キヤツシユメモリ及
びCPU等によつて使用される他のタイプの母線
を含むシステムの一般的ブロツク図、第２Ａ図及
至第２Ｄ図は第２図の母線を介して転送される
種々の情報のフオーマツトを示す図、第３図は本
発明の一般的ブロツク図、第４図はシステム母線
インターフエースユニツトの一般的ブロツク図、
第５図は本発明の母線システムの演算タイミング
図、第６Ａ図及び第６Ｂ図は入力／出力IOM母
線インターフエースの一部の論理ブロツク図、第
７図はデータ母線からアドレス母線への装置アド
レス情報の転送システムを示すブロツク図、第８
Ａ図乃至第８Ｄ図は読出しサイクル時の種々の情
報のフオーマツトを示す図、第９図は母線に結合
された代表的制御装置への母線インターフエース
の詳細な論理ブロツク図、第１０図は代表的なメ
モリ制御装置を有する母線インターフエースの詳
細な論理ブロツク図、第１１図は代表的な中央処
理装置母線結合論理の詳細な論理ブロツク図、第
１２図はプライベートキヤツシユメモリとCPU
間のインターフエースのブロツク図、第１３図は
プライベートキヤツシユメモリとCPU間のプラ
イベートインターフエースの詳細な論理ブロツク
図、第１４図はCPUサービスサイクル論理の詳
細な論理ブロツク図、第１５図はCPUサービス
サイクルを説明するためのキヤツシユクロツクタ
イミング図である。 ３０１，３０３：母線インターフエースユニ
ト、３０２：システム母線、３１３：キヤツシユ
メモリユニツト、３１６：演算論理ユニツト。
CPU等によつて使用される１つのタイプの通信
母線を含むシステムの一般的ブロツク図、第１Ａ
図及び第１Ｂ図は第１図の母線システムに使用さ
れるアドレス及びデータ等のフオーマツトを示す
図、第２図はHNPメモリ、キヤツシユメモリ及
びCPU等によつて使用される他のタイプの母線
を含むシステムの一般的ブロツク図、第２Ａ図及
至第２Ｄ図は第２図の母線を介して転送される
種々の情報のフオーマツトを示す図、第３図は本
発明の一般的ブロツク図、第４図はシステム母線
インターフエースユニツトの一般的ブロツク図、
第５図は本発明の母線システムの演算タイミング
図、第６Ａ図及び第６Ｂ図は入力／出力IOM母
線インターフエースの一部の論理ブロツク図、第
７図はデータ母線からアドレス母線への装置アド
レス情報の転送システムを示すブロツク図、第８
Ａ図乃至第８Ｄ図は読出しサイクル時の種々の情
報のフオーマツトを示す図、第９図は母線に結合
された代表的制御装置への母線インターフエース
の詳細な論理ブロツク図、第１０図は代表的なメ
モリ制御装置を有する母線インターフエースの詳
細な論理ブロツク図、第１１図は代表的な中央処
理装置母線結合論理の詳細な論理ブロツク図、第
１２図はプライベートキヤツシユメモリとCPU
間のインターフエースのブロツク図、第１３図は
プライベートキヤツシユメモリとCPU間のプラ
イベートインターフエースの詳細な論理ブロツク
図、第１４図はCPUサービスサイクル論理の詳
細な論理ブロツク図、第１５図はCPUサービス
サイクルを説明するためのキヤツシユクロツクタ
イミング図である。 ３０１，３０３：母線インターフエースユニ
ト、３０２：システム母線、３１３：キヤツシユ
メモリユニツト、３１６：演算論理ユニツト。
Claims (1)
- １ システム母線と、主メモリ、キヤツシユメモ
リ及び中央処理装置を含み、相互間のデータユニ
ツトの伝送のために上記システム母線に結合され
ているデータ処理システムであつて、上記中央処
理装置はデータユニツトを受信することを要求す
る時に、データ読出要求及び上記データユニツト
が記憶される主メモリのアドレスを処理し発生す
ると共に処理されたデータユニツトを蓄積するこ
とを要求する時にデータ書込要求及び上記データ
ユニツトが記憶されるべき主メモリアドレスを発
生するようになつており、かつ上記キヤツシユメ
モリは主メモリに記憶されている複数のデータユ
ニツトのコピーを蓄積し、各データユニツトはキ
ヤツシユメモリにおいてそのデータユニツトの主
メモリにおけるアドレスと同じ識別を有する夫々
の位置に蓄積されるようにしたデータ処理システ
ムにおいて、上記中央処理装置とキヤツシユメモ
リ間に接続され、該中央処理装置が各データ読出
要求を伝送しかつ主メモリアドレスを上記キヤツ
シユメモリに送出するための通信インターフエー
スを備え、上記キヤツシユメモリは上記データ読
出要求に応答しキヤツシユメモリの蓄積位置が主
メモリアドレスに対応する識別を有するか否かを
決定し、前記キヤツシユメモリが上記識別を見出
したならば、この識別を有するキヤツシユメモリ
位置に蓄積されているデータユニツトが上記通信
インターフエースを介して前記中央処理装置に伝
送され、キヤツシユメモリが上記識別を見出さな
いならば、キヤツシユメモリはデータ読出要求及
び主メモリアドレスを前記システム母線を介して
主メモリに伝送して主メモリからアドレスされた
データユニツトを得、前記データユニツトを前記
通信インターフエースを介して前記中央処理装置
に伝送し、該データユニツト及び主メモリアドレ
スを関連の位置に蓄積し、前記中央処理装置は各
データ書込要求、その主メモリアドレス及び記憶
されるべきデータユニツトを前記システム母線を
介して主メモリに伝送し、かつ前記キヤツシユメ
モリは前記システム母線をモニタして、データ書
込要求を検出することにより、キヤツシユメモリ
の蓄積位置がデータ書込要求の主メモリアドレス
に対応する識別を有するか否かを決定すると共に
キヤツシユメモリがその識別を見出すならば、そ
の識別を有するキヤツシユメモリ位置に蓄積され
ているデータユニツトをシステム母線上のデータ
ユニツトと置換するように構成したことを特徴と
するデータ処理システム。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/863,097 US4161024A (en) | 1977-12-22 | 1977-12-22 | Private cache-to-CPU interface in a bus oriented data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5492027A JPS5492027A (en) | 1979-07-20 |
| JPS6327738B2 true JPS6327738B2 (ja) | 1988-06-06 |
Family
ID=25340243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15775678A Granted JPS5492027A (en) | 1977-12-22 | 1978-12-22 | Private cash to cpu interface for bus adaptive system |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4161024A (ja) |
| JP (1) | JPS5492027A (ja) |
| AU (1) | AU518637B2 (ja) |
| CA (1) | CA1126871A (ja) |
| DE (1) | DE2854485C2 (ja) |
| FR (1) | FR2412888B1 (ja) |
| GB (1) | GB2011678B (ja) |
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