JPH11212869A - キャッシュメモリ制御方法及びこれを用いたマルチプロセッサシステム - Google Patents
キャッシュメモリ制御方法及びこれを用いたマルチプロセッサシステムInfo
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- JPH11212869A JPH11212869A JP10013751A JP1375198A JPH11212869A JP H11212869 A JPH11212869 A JP H11212869A JP 10013751 A JP10013751 A JP 10013751A JP 1375198 A JP1375198 A JP 1375198A JP H11212869 A JPH11212869 A JP H11212869A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 キャッシュブロックの格納される場所がコピ
ー元のブロックのアドレスから一意に定まらないキャッ
シュメモリ制御方法では、キャッシュ上のメモリアクセ
スの度にブロックの格納されたセットの中のウェイの探
索を行う必要がある。 【解決手段】 ネットワークと、複数のプロセッサと、
ネットワークに接続された共有メモリと、共有メモリを
キャッシングするためのキャッシュメモリと、キャッシ
ュメモリを制御するためのディレクトリを備え、セット
アソシアティブキャッシュ制御を行うマルチプロセッサ
システムにおいて、ディレクトリはタグアドレスとキャ
ッシュメモリ上のウェイ情報を有し、共有メモリから送
信されるウェイ情報を含んだメッセージを用いてコヒー
レンス制御を行う。
ー元のブロックのアドレスから一意に定まらないキャッ
シュメモリ制御方法では、キャッシュ上のメモリアクセ
スの度にブロックの格納されたセットの中のウェイの探
索を行う必要がある。 【解決手段】 ネットワークと、複数のプロセッサと、
ネットワークに接続された共有メモリと、共有メモリを
キャッシングするためのキャッシュメモリと、キャッシ
ュメモリを制御するためのディレクトリを備え、セット
アソシアティブキャッシュ制御を行うマルチプロセッサ
システムにおいて、ディレクトリはタグアドレスとキャ
ッシュメモリ上のウェイ情報を有し、共有メモリから送
信されるウェイ情報を含んだメッセージを用いてコヒー
レンス制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、互いに記憶装置を
共用して各々がキャッシュを有する複数のＣＰＵからな
るマルチプロセッサシステムに関し、そのキャッシュメ
モリ制御方法とこれを用いたマルチプロセッサシステム
に関する。
共用して各々がキャッシュを有する複数のＣＰＵからな
るマルチプロセッサシステムに関し、そのキャッシュメ
モリ制御方法とこれを用いたマルチプロセッサシステム
に関する。
【０００２】
【従来の技術】主記憶を共有する密結合型のマルチプロ
セッサシステムを構成する各プロセッサにキャッシュを
持たせた場合、キャッシュ間のデータの一致制御（コヒ
ーレンス制御）の必要が生じる。例えば、複数のプロセ
ッサが各々のキャッシュについて同じアドレスのデータ
を同時に書き換えると、同一のアドレスの内容が一致し
ない可能性がある。このような不一致が起こらないよう
にするための制御がコヒーレンス制御である。例えば、
あるプロセッサが主記憶上のデータを書き換える際に、
他のプロセッサのキャッシュにおいて、同じデータを含
むキャッシュブロックを無効化することで、コヒーレン
シを保つことができる。
セッサシステムを構成する各プロセッサにキャッシュを
持たせた場合、キャッシュ間のデータの一致制御（コヒ
ーレンス制御）の必要が生じる。例えば、複数のプロセ
ッサが各々のキャッシュについて同じアドレスのデータ
を同時に書き換えると、同一のアドレスの内容が一致し
ない可能性がある。このような不一致が起こらないよう
にするための制御がコヒーレンス制御である。例えば、
あるプロセッサが主記憶上のデータを書き換える際に、
他のプロセッサのキャッシュにおいて、同じデータを含
むキャッシュブロックを無効化することで、コヒーレン
シを保つことができる。
【０００３】例えば、「共有メモリ型超並列マシンＤａ
ｓｈ、プロトタイプが完成（上）、日経エレクトロニク
ス１９９２．８．１７（ｎｏ．５６１）、ｐｐ．１６０
−１６１」に示されるように、コヒーレンス制御を行う
ための方法の一つとしてディレクトリ方式がある。この
方式では、キャッシュの対象となる記憶装置の全領域を
キャッシュブロックのサイズに分割し、各領域（ブロッ
ク）ごとに、その領域のデータがどのプロセッサのキャ
ッシュにキャッシングされているかを示す情報を記憶し
たディレクトリを持つ。例えば、あるプロセッサが、各
プロセッサに共有された主記憶にデータの書き込み要求
を発行した場合、主記憶のメモリコントローラーが、書
き込みの対象となるアドレスを含んだブロックが登録さ
れているキャッシュをディレクトリから検索して、その
キャッシュに向けて無効化メッセージを送出する。
ｓｈ、プロトタイプが完成（上）、日経エレクトロニク
ス１９９２．８．１７（ｎｏ．５６１）、ｐｐ．１６０
−１６１」に示されるように、コヒーレンス制御を行う
ための方法の一つとしてディレクトリ方式がある。この
方式では、キャッシュの対象となる記憶装置の全領域を
キャッシュブロックのサイズに分割し、各領域（ブロッ
ク）ごとに、その領域のデータがどのプロセッサのキャ
ッシュにキャッシングされているかを示す情報を記憶し
たディレクトリを持つ。例えば、あるプロセッサが、各
プロセッサに共有された主記憶にデータの書き込み要求
を発行した場合、主記憶のメモリコントローラーが、書
き込みの対象となるアドレスを含んだブロックが登録さ
れているキャッシュをディレクトリから検索して、その
キャッシュに向けて無効化メッセージを送出する。
【０００４】一方、キャッシュのブロック配置方式の代
表的なものに、セットアソシアティブ方式がある。この
方式を用いたキャッシュの構造を図４に示す。これは、
ブロックをキャッシュ上のある決められた範囲の中だけ
に配置する方式で、キャッシュの対象となるメモリ上の
ブロックは、セットと呼ばれるキャッシュ上の２つ以上
のブロックからなる集合に対応づけられた後、そのセッ
ト内のいずれかの位置（ウェイ）に置かれる。１セット
中にｎ個のブロックがある場合、ｎウェイセットアソシ
アティブ方式と呼ばれる。従って図４は２ウェイセット
アソシアティブ方式のキャッシュの構造の例を表した図
である。ここで４００はウェイが０の場合、４０１はウ
ェイが１の場合を示す。セットアソシアティブ方式のキ
ャッシュでは、キャッシュ上のメモリをアクセスする度
に、アクセスするブロックに対応したセット中の各キャ
ッシュブロックのタグの値と、アクセスするブロックの
アドレスとの一致検査が必要となる。そのため、データ
のアクセス時間が前記一致検査に要する時間だけ長くな
る。このようなオーバーヘッドを削減するためのキャッ
シュメモリも、例えば特開平８−６９４１２号公報に示
されるように、既に提供されているが、一致検査が完全
に不必要になるものではない。
表的なものに、セットアソシアティブ方式がある。この
方式を用いたキャッシュの構造を図４に示す。これは、
ブロックをキャッシュ上のある決められた範囲の中だけ
に配置する方式で、キャッシュの対象となるメモリ上の
ブロックは、セットと呼ばれるキャッシュ上の２つ以上
のブロックからなる集合に対応づけられた後、そのセッ
ト内のいずれかの位置（ウェイ）に置かれる。１セット
中にｎ個のブロックがある場合、ｎウェイセットアソシ
アティブ方式と呼ばれる。従って図４は２ウェイセット
アソシアティブ方式のキャッシュの構造の例を表した図
である。ここで４００はウェイが０の場合、４０１はウ
ェイが１の場合を示す。セットアソシアティブ方式のキ
ャッシュでは、キャッシュ上のメモリをアクセスする度
に、アクセスするブロックに対応したセット中の各キャ
ッシュブロックのタグの値と、アクセスするブロックの
アドレスとの一致検査が必要となる。そのため、データ
のアクセス時間が前記一致検査に要する時間だけ長くな
る。このようなオーバーヘッドを削減するためのキャッ
シュメモリも、例えば特開平８−６９４１２号公報に示
されるように、既に提供されているが、一致検査が完全
に不必要になるものではない。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
たとえばセットアソシアティブ方式のようにキャッシュ
ブロックの格納される場所がコピー元のブロックのアド
レスから一意に定まらないキャッシュメモリ制御方法で
は、キャッシュ上のメモリアクセスの度にブロックの格
納されたセットの中の位置（ウェイ）の探索を行う必要
がある。このためキャッシュの消費電力の増大や、キャ
ッシュアクセス時間の増大をもたらすという問題があっ
た。
たとえばセットアソシアティブ方式のようにキャッシュ
ブロックの格納される場所がコピー元のブロックのアド
レスから一意に定まらないキャッシュメモリ制御方法で
は、キャッシュ上のメモリアクセスの度にブロックの格
納されたセットの中の位置（ウェイ）の探索を行う必要
がある。このためキャッシュの消費電力の増大や、キャ
ッシュアクセス時間の増大をもたらすという問題があっ
た。
【０００６】同様の理由で、上記方式のキャッシュを備
えたプロセッサで構成され、ディレクトリ方式でコヒー
レンス制御を行う密結合型のマルチプロセッサシステム
においてもキャッシュの消費電力の増大や、処理速度低
下をもたらすという問題があった。
えたプロセッサで構成され、ディレクトリ方式でコヒー
レンス制御を行う密結合型のマルチプロセッサシステム
においてもキャッシュの消費電力の増大や、処理速度低
下をもたらすという問題があった。
【０００７】
【課題を解決するための手段】本発明の請求項１乃至請
求項４に係わるキャッシュメモリ制御方法は、ネットワ
ークと、複数のプロセッサと、ネットワークに接続され
た共有メモリと、共有メモリをキャッシングするための
キャッシュメモリと、キャッシュメモリを制御するため
のディレクトリを備え、セットアソシアティブキャッシ
ュ制御を行うキャッシュメモリ制御方法において、ディ
レクトリはタグアドレスとキャッシュメモリ上のウェイ
情報を有し、共有メモリから送信されるウェイ情報を含
んだメッセージを用いてコヒーレンス制御を行うことを
特徴とする。
求項４に係わるキャッシュメモリ制御方法は、ネットワ
ークと、複数のプロセッサと、ネットワークに接続され
た共有メモリと、共有メモリをキャッシングするための
キャッシュメモリと、キャッシュメモリを制御するため
のディレクトリを備え、セットアソシアティブキャッシ
ュ制御を行うキャッシュメモリ制御方法において、ディ
レクトリはタグアドレスとキャッシュメモリ上のウェイ
情報を有し、共有メモリから送信されるウェイ情報を含
んだメッセージを用いてコヒーレンス制御を行うことを
特徴とする。
【０００８】本発明の請求項５に係わるマルチプロセッ
サシステムは、ネットワークと、複数のプロセッサと、
ネットワークに接続された共有メモリと、共有メモリを
キャッシングするためのキャッシュメモリと、キャッシ
ュメモリを制御するためのディレクトリを備え、セット
アソシアティブキャッシュ制御を行うマルチプロセッサ
システムにおいて、ディレクトリはタグアドレスとキャ
ッシュメモリ上のウェイ情報を有し、共有メモリから送
信されるウェイ情報を含んだメッセージを用いてコヒー
レンス制御を行うことを特徴とする。
サシステムは、ネットワークと、複数のプロセッサと、
ネットワークに接続された共有メモリと、共有メモリを
キャッシングするためのキャッシュメモリと、キャッシ
ュメモリを制御するためのディレクトリを備え、セット
アソシアティブキャッシュ制御を行うマルチプロセッサ
システムにおいて、ディレクトリはタグアドレスとキャ
ッシュメモリ上のウェイ情報を有し、共有メモリから送
信されるウェイ情報を含んだメッセージを用いてコヒー
レンス制御を行うことを特徴とする。
【０００９】本発明により、キャッシュを備えたプロセ
ッサで構成され、ディレクトリ方式でコヒーレンス制御
を行う密結合型のマルチプロセッサシステムにおいて、
コヒーレンス制御のためのキャッシュメモリアクセス時
に、キャッシュ内でのウェイの探索が省略可能となり、
アクセスするキャッシュブロックの探索のためのタグア
ドレスの一致検査が完全に不必要になる。
ッサで構成され、ディレクトリ方式でコヒーレンス制御
を行う密結合型のマルチプロセッサシステムにおいて、
コヒーレンス制御のためのキャッシュメモリアクセス時
に、キャッシュ内でのウェイの探索が省略可能となり、
アクセスするキャッシュブロックの探索のためのタグア
ドレスの一致検査が完全に不必要になる。
【００１０】
【発明の実施の形態】図１は本発明の請求項１乃至請求
項５に係るマルチプロセッサシステムの一実施の形態を
示すブロック図である。図１に示すマルチプロセッサシ
ステムは、並列に動作する３個のプロセッサＣＰＵ１〜
ＣＰＵ３（１０１〜１０３）と、それぞれのＣＰＵに実
装された４ウェイセットアソシアティブ方式のキャッシ
ュ１〜キャッシュ３（１１１〜１１３）と、上記の３つ
のプロセッサにより共有された共有メモリ（１５０）
と、共有メモリ中の各ブロック（１５１）に対応したエ
ントリ（１６１）を登録するディレクトリ（１６０）
と、共有メモリと各キャッシュを接続するネットワーク
（１３０）から構成される。
項５に係るマルチプロセッサシステムの一実施の形態を
示すブロック図である。図１に示すマルチプロセッサシ
ステムは、並列に動作する３個のプロセッサＣＰＵ１〜
ＣＰＵ３（１０１〜１０３）と、それぞれのＣＰＵに実
装された４ウェイセットアソシアティブ方式のキャッシ
ュ１〜キャッシュ３（１１１〜１１３）と、上記の３つ
のプロセッサにより共有された共有メモリ（１５０）
と、共有メモリ中の各ブロック（１５１）に対応したエ
ントリ（１６１）を登録するディレクトリ（１６０）
と、共有メモリと各キャッシュを接続するネットワーク
（１３０）から構成される。
【００１１】なお、本実施の形態におけるネットワーク
は共有メモリと各キャッシュ間を接続するための手段を
指すものの総称であり、直接網、バス結合、階層バス結
合、あるいはそれらを組み合わせたものなど、結合網の
あらゆるものを含むことを意味している。
は共有メモリと各キャッシュ間を接続するための手段を
指すものの総称であり、直接網、バス結合、階層バス結
合、あるいはそれらを組み合わせたものなど、結合網の
あらゆるものを含むことを意味している。
【００１２】図２は、本実施の形態におけるディレクト
リ中の各エントリのビットフィールドの構造を示したも
のである。この図で示したように、エントリはステート
ビットと各ＣＰＵに対応したプレゼンスビット、ウェイ
ビットを備える。
リ中の各エントリのビットフィールドの構造を示したも
のである。この図で示したように、エントリはステート
ビットと各ＣＰＵに対応したプレゼンスビット、ウェイ
ビットを備える。
【００１３】ステートビットは次の３つの状態をもつ。
すなわち、対応するブロックをどのキャッシュも保持し
ていない状態（Ｕ）、他のキャッシュにブロックの内容
が一致するコピーが存在する状態（Ｓ）、そして、他の
キャッシュにブロックの内容が一致しないコピーが存在
する状態（Ｄ）である。
すなわち、対応するブロックをどのキャッシュも保持し
ていない状態（Ｕ）、他のキャッシュにブロックの内容
が一致するコピーが存在する状態（Ｓ）、そして、他の
キャッシュにブロックの内容が一致しないコピーが存在
する状態（Ｄ）である。
【００１４】プレゼンスビットは、プロセッサのキャッ
シュと１対１に対応し、該当キャッシュにおけるブロッ
クのコピーの存在の有無を示す。
シュと１対１に対応し、該当キャッシュにおけるブロッ
クのコピーの存在の有無を示す。
【００１５】ウェイビットも、プロセッサのキャッシュ
と１対１に対応し、該当キャッシュにおいてブロックの
コピーが存在する場合に、コピーが対応するセット中の
どのウェイにあるかを示す。
と１対１に対応し、該当キャッシュにおいてブロックの
コピーが存在する場合に、コピーが対応するセット中の
どのウェイにあるかを示す。
【００１６】次に、図１のマルチプロセッサシステムに
おけるコヒーレンス制御について説明する。本実施の形
態では、コヒーレンス制御のためのプロトコルとして、
ライトバックの無効化型を用いることにする。以下、コ
ヒーレンス制御の一つであるキャッシュの無効化につい
て説明する。
おけるコヒーレンス制御について説明する。本実施の形
態では、コヒーレンス制御のためのプロトコルとして、
ライトバックの無効化型を用いることにする。以下、コ
ヒーレンス制御の一つであるキャッシュの無効化につい
て説明する。
【００１７】最初に、図１に示したブロック（１５１）
が、Ｕ状態になっていると仮定する。このときの、エン
トリの状態を、図３（ａ）に示す。まずＣＰＵ１、ＣＰ
Ｕ２、ＣＰＵ３がこのブロックの一部のデータを読み出
したとする。この場合そのデータを含んでいるブロック
は、それぞれＣＰＵ１、ＣＰＵ２、ＣＰＵ３のキャッシ
ュに送られ、エントリの内容が更新される。つまり、ス
テートビットはＳ状態になり、プレゼンスビットは全て
のＣＰＵについてコピーが存在することを示すビットデ
ータ（この例では１とする）がセットされ、ウェイビッ
トにはコピーが格納されたウェイのＩＤがセットされ
る。
が、Ｕ状態になっていると仮定する。このときの、エン
トリの状態を、図３（ａ）に示す。まずＣＰＵ１、ＣＰ
Ｕ２、ＣＰＵ３がこのブロックの一部のデータを読み出
したとする。この場合そのデータを含んでいるブロック
は、それぞれＣＰＵ１、ＣＰＵ２、ＣＰＵ３のキャッシ
ュに送られ、エントリの内容が更新される。つまり、ス
テートビットはＳ状態になり、プレゼンスビットは全て
のＣＰＵについてコピーが存在することを示すビットデ
ータ（この例では１とする）がセットされ、ウェイビッ
トにはコピーが格納されたウェイのＩＤがセットされ
る。
【００１８】上記のエントリの状態を図３（ｂ）に示
す。ここで、ＣＰＵ２が同じデータに書き込みを行なっ
たとする。まず、共有メモリに対して、オーナーシップ
を移動する要求が送られる。この時、データの存在する
ブロックの状態はＳ状態であるので、他のコピーを無効
化する必要がある。共有メモリは、エントリを調べて無
効化メッセージをそれぞれのウェイＩＤと共にＣＰＵ１
とＣＰＵ３のキャッシュに送り、コピーのあるキャッシ
ュブロックを無効にする。メッセージを受けたキャッシ
ュ内での動作については後述する。
す。ここで、ＣＰＵ２が同じデータに書き込みを行なっ
たとする。まず、共有メモリに対して、オーナーシップ
を移動する要求が送られる。この時、データの存在する
ブロックの状態はＳ状態であるので、他のコピーを無効
化する必要がある。共有メモリは、エントリを調べて無
効化メッセージをそれぞれのウェイＩＤと共にＣＰＵ１
とＣＰＵ３のキャッシュに送り、コピーのあるキャッシ
ュブロックを無効にする。メッセージを受けたキャッシ
ュ内での動作については後述する。
【００１９】共有メモリが無効化に対する確認メッセー
ジを受け取ると、オーナーシップ移動のメッセージをＣ
ＰＵ２に送り、ブロックの状態をＤにする。このとき
の、エントリの状態を図３（ｃ）に示す。
ジを受け取ると、オーナーシップ移動のメッセージをＣ
ＰＵ２に送り、ブロックの状態をＤにする。このとき
の、エントリの状態を図３（ｃ）に示す。
【００２０】以降オーナーシップを持ったＣＰＵ２は、
他のプロセッサにメッセージを送ること無しに、当該ラ
インに対して書き込みを行うことができる。
他のプロセッサにメッセージを送ること無しに、当該ラ
インに対して書き込みを行うことができる。
【００２１】次に、キャッシュが無効化メッセージを受
け取った場合の、内部処理について説明する。無効化メ
ッセージは無効化するブロックの共有メモリにおけるア
ドレスと、無効化要求を表すビットパターンと、前記ブ
ロックのコピーであるキャッシュブロックの配置されて
いるウェイＩＤから構成される。上記のような無効化メ
ッセージをキャッシュが受け取ると、まず、ブロックの
共有メモリにおけるアドレスから、ブロックのコピーが
存在するセットのＩＤを導出する。そして、このセット
ＩＤと、無効化メッセージから抽出したウェイＩＤによ
って一意に定まるキャッシュブロックを無効化する。最
後に、共有メモリに対して、無効化が完了したことを示
すメッセージを送出する。
け取った場合の、内部処理について説明する。無効化メ
ッセージは無効化するブロックの共有メモリにおけるア
ドレスと、無効化要求を表すビットパターンと、前記ブ
ロックのコピーであるキャッシュブロックの配置されて
いるウェイＩＤから構成される。上記のような無効化メ
ッセージをキャッシュが受け取ると、まず、ブロックの
共有メモリにおけるアドレスから、ブロックのコピーが
存在するセットのＩＤを導出する。そして、このセット
ＩＤと、無効化メッセージから抽出したウェイＩＤによ
って一意に定まるキャッシュブロックを無効化する。最
後に、共有メモリに対して、無効化が完了したことを示
すメッセージを送出する。
【００２２】上記により無効化メッセージを使って無効
化すべきキャッシュブロックのウェイＩＤをキャッシュ
に伝えるため、キャッシュ内部でのウェイＩＤの探索が
不必要になり、キャッシュブロックのタグとブロックア
ドレスの一致検査を行わずに、無効化することができ
る。
化すべきキャッシュブロックのウェイＩＤをキャッシュ
に伝えるため、キャッシュ内部でのウェイＩＤの探索が
不必要になり、キャッシュブロックのタグとブロックア
ドレスの一致検査を行わずに、無効化することができ
る。
【００２３】上記は無効化メッセージを利用する方法に
ついて述べたが、無効化メッセージの代わりにライトバ
ックメッセージあるいはアップデートメッセージを利用
する場合も同様の手法で、キャッシュ内部でのウェイＩ
Ｄの探索が不必要になり、キャッシュブロックのタグと
ブロックアドレスの一致検査を行わずに、ライトバック
あるいはアップデートすることができる。
ついて述べたが、無効化メッセージの代わりにライトバ
ックメッセージあるいはアップデートメッセージを利用
する場合も同様の手法で、キャッシュ内部でのウェイＩ
Ｄの探索が不必要になり、キャッシュブロックのタグと
ブロックアドレスの一致検査を行わずに、ライトバック
あるいはアップデートすることができる。
【００２４】
【発明の効果】以上述べたように、本発明によれば、ネ
ットワークと、複数のプロセッサと、ネットワークに接
続された共有メモリと、共有メモリをキャッシングする
ためのキャッシュメモリと、キャッシュメモリを制御す
るためのディレクトリを備え、セットアソシアティブキ
ャッシュ制御を行うマルチプロセッサシステムにおい
て、前記ディレクトリはタグアドレスとキャッシュメモ
リ上のウェイ情報を有し、共有メモリから送信されるウ
ェイ情報を含んだメッセージを用いてコヒーレンス制御
のためのキャッシュメモリアクセスを行う場合に、キャ
ッシュ内でのウェイの探索が省略可能となるため、探索
のためのアドレスの一致検査に要する消費電力をカット
することができる。また、ウェイ探索に要する時間がな
くなるため、キャッシュのアクセス時間も削減されると
いう効果がある。
ットワークと、複数のプロセッサと、ネットワークに接
続された共有メモリと、共有メモリをキャッシングする
ためのキャッシュメモリと、キャッシュメモリを制御す
るためのディレクトリを備え、セットアソシアティブキ
ャッシュ制御を行うマルチプロセッサシステムにおい
て、前記ディレクトリはタグアドレスとキャッシュメモ
リ上のウェイ情報を有し、共有メモリから送信されるウ
ェイ情報を含んだメッセージを用いてコヒーレンス制御
のためのキャッシュメモリアクセスを行う場合に、キャ
ッシュ内でのウェイの探索が省略可能となるため、探索
のためのアドレスの一致検査に要する消費電力をカット
することができる。また、ウェイ探索に要する時間がな
くなるため、キャッシュのアクセス時間も削減されると
いう効果がある。
【図１】本発明の実施の形態であるマルチプロセッサシ
ステムのブロック図である。
ステムのブロック図である。
【図２】エントリの構成図である。
【図３】キャッシュの無効化を行なった場合のエントリ
の状態遷移を表す図である。
の状態遷移を表す図である。
【図４】セットアソシアティブ方式のキャッシュの内部
構造を表す図である。
構造を表す図である。
１０１ ＣＰＵ１ １０２ ＣＰＵ２ １０３ ＣＰＵ３ １１１ キャッシュ１ １１２ キャッシュ２ １１３ キャッシュ３ １２１ キャッシュとネットワークとを結ぶ信号線１ １２２ キャッシュとネットワークとを結ぶ信号線２ １２３ キャッシュとネットワークとを結ぶ信号線３ １３０ キャッシュと共有メモリとを結ぶネットワーク １４０ ネットワークと共有メモリを結ぶ信号線 １５０ 共有メモリ １５１ 共有メモリを構成するブロックの１つ １６０ ディレクトリ １６１ ディレクトリを構成するエントリの１つ １７０ 共有メモリとディレクトリを結ぶ信号線 ２００ エントリのビット構造 ３０１ ＣＰＵ１〜ＣＰＵ３によるリード直前のエント
リの状態 ３０２ ＣＰＵ１〜ＣＰＵ３によるリード直後のエント
リの状態 ３０３ ＣＰＵ２によるライト直後のエントリの状態 ４００ セットアソシアティブ方式のキャッシュのウェ
イ０の構造 ４０１ セットアソシアティブ方式のキャッシュのウェ
イ１の構造
リの状態 ３０２ ＣＰＵ１〜ＣＰＵ３によるリード直後のエント
リの状態 ３０３ ＣＰＵ２によるライト直後のエントリの状態 ４００ セットアソシアティブ方式のキャッシュのウェ
イ０の構造 ４０１ セットアソシアティブ方式のキャッシュのウェ
イ１の構造
Claims (5)
- 【請求項１】 ネットワークと、複数のプロセッサと、
ネットワークに接続された共有メモリと、共有メモリを
キャッシングするためのキャッシュメモリと、キャッシ
ュメモリを制御するためのディレクトリを備え、セット
アソシアティブキャッシュ制御を行うキャッシュメモリ
制御方法において、ディレクトリはタグアドレスとキャ
ッシュメモリ上のウェイ情報を有し、共有メモリから送
信されるウェイ情報を含んだメッセージを用いてコヒー
レンス制御を行うことを特徴とするキャッシュメモリ制
御方法。 - 【請求項２】 上記共有メモリは主記憶装置であり、上
記複数のプロセッサのキャッシュが主記憶装置をキャッ
シングすることを特徴とする請求項１記載のキャッシュ
メモリ制御方法。 - 【請求項３】 上記共有メモリは２次キャッシュであ
り、上記複数のプロセッサのキャッシュが２次キャッシ
ュをキャッシングすることを特徴とする請求項１記載の
キャッシュメモリ制御方法。 - 【請求項４】 上記ウェイ番号は少なくとも無効化メッ
セージあるいはライトバックメッセージあるいはアップ
デートメッセージに埋め込むことを特徴とする請求項１
記載のキャッシュメモリ制御方法。 - 【請求項５】 ネットワークと、複数のプロセッサと、
ネットワークに接続された共有メモリと、共有メモリを
キャッシングするためのキャッシュメモリと、キャッシ
ュメモリを制御するためのディレクトリを備え、セット
アソシアティブキャッシュ制御を行うマルチプロセッサ
システムにおいて、ディレクトリはタグアドレスとキャ
ッシュメモリ上のウェイ情報を有し、共有メモリから送
信されるウェイ情報を含んだメッセージを用いてコヒー
レンス制御を行うことを特徴とするマルチプロセッサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013751A JPH11212869A (ja) | 1998-01-27 | 1998-01-27 | キャッシュメモリ制御方法及びこれを用いたマルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013751A JPH11212869A (ja) | 1998-01-27 | 1998-01-27 | キャッシュメモリ制御方法及びこれを用いたマルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212869A true JPH11212869A (ja) | 1999-08-06 |
Family
ID=11841964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013751A Pending JPH11212869A (ja) | 1998-01-27 | 1998-01-27 | キャッシュメモリ制御方法及びこれを用いたマルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7493448B2 (en) | 2002-06-24 | 2009-02-17 | Nec Corporation | Prevention of conflicting cache hits without an attendant increase in hardware |
| US8996811B2 (en) | 2010-08-27 | 2015-03-31 | Fujitsu Limited | Scheduler, multi-core processor system, and scheduling method |
| CN114237274A (zh) * | 2021-09-28 | 2022-03-25 | 航天时代飞鸿技术有限公司 | 一种融合imu的旋翼无人机环境障碍物快速感知方法及系统 |
-
1998
- 1998-01-27 JP JP10013751A patent/JPH11212869A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7493448B2 (en) | 2002-06-24 | 2009-02-17 | Nec Corporation | Prevention of conflicting cache hits without an attendant increase in hardware |
| US8996811B2 (en) | 2010-08-27 | 2015-03-31 | Fujitsu Limited | Scheduler, multi-core processor system, and scheduling method |
| US9430388B2 (en) | 2010-08-27 | 2016-08-30 | Fujitsu Limited | Scheduler, multi-core processor system, and scheduling method |
| CN114237274A (zh) * | 2021-09-28 | 2022-03-25 | 航天时代飞鸿技术有限公司 | 一种融合imu的旋翼无人机环境障碍物快速感知方法及系统 |
| CN114237274B (zh) * | 2021-09-28 | 2024-04-19 | 航天时代飞鸿技术有限公司 | 融合imu的旋翼无人机环境障碍物快速感知方法及系统 |
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