JPH0675905A - バス変換方式 - Google Patents
バス変換方式Info
- Publication number
- JPH0675905A JPH0675905A JP13038192A JP13038192A JPH0675905A JP H0675905 A JPH0675905 A JP H0675905A JP 13038192 A JP13038192 A JP 13038192A JP 13038192 A JP13038192 A JP 13038192A JP H0675905 A JPH0675905 A JP H0675905A
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- Japan
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- bus
- data
- main memory
- address
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Abstract
(57)【要約】
【目的】 ２つのバスを接続する場合、メモリマップ上
にウィンドウ部を設ける事なく、一方のＣＰＵから他方
の主記憶部へのアクセスを可能にする。 【構成】 バスＡ６とバスＢ７を接続しているバス変換
部３には、バスの制御信号を変換する制御信号変換部８
と、おのおののバスにアドレスを出力するアドレスカウ
ンタＡ９と、アドレスカウンタＢ１０と、決められたＩ
／Ｏコマンドにより、データを保持する。Ｉ／Ｏレジス
タＡ１１とＩ／ＯレジスタＢ１２とバスに出力されたデ
ータを転送方向により制御するデータバス調停部１３と
データバス変換部１４とを含んで構成される。
にウィンドウ部を設ける事なく、一方のＣＰＵから他方
の主記憶部へのアクセスを可能にする。 【構成】 バスＡ６とバスＢ７を接続しているバス変換
部３には、バスの制御信号を変換する制御信号変換部８
と、おのおののバスにアドレスを出力するアドレスカウ
ンタＡ９と、アドレスカウンタＢ１０と、決められたＩ
／Ｏコマンドにより、データを保持する。Ｉ／Ｏレジス
タＡ１１とＩ／ＯレジスタＢ１２とバスに出力されたデ
ータを転送方向により制御するデータバス調停部１３と
データバス変換部１４とを含んで構成される。
Description
【０００１】
【産業上の利用分野】本発明は、バス変換方式に関す
る。
る。
【０００２】
【従来の技術】従来のバス変換方式は、図３に示すよう
にバスＡのメモリマップ上のある空間をウィンドウ部と
して、バスＢのメモリマップのある空間を見せる事によ
り、図２に示すブロック図にて、ＣＰＵＡからの主記憶
部Ｂのリード，ライト動作を有していた。しかし、ＣＰ
ＵＢから主記憶部Ａへのリード，ライト動作はバスＢメ
モリマップ上に、ウィンドウ部がない為、不可能であっ
た。
にバスＡのメモリマップ上のある空間をウィンドウ部と
して、バスＢのメモリマップのある空間を見せる事によ
り、図２に示すブロック図にて、ＣＰＵＡからの主記憶
部Ｂのリード，ライト動作を有していた。しかし、ＣＰ
ＵＢから主記憶部Ａへのリード，ライト動作はバスＢメ
モリマップ上に、ウィンドウ部がない為、不可能であっ
た。
【０００３】
【発明が解決しようとする課題】この従来のバス変換方
式では、異なるバスを接続する場合メモリマップ上にウ
ィンドウ部を設ける事ができないと、他方の主記憶部を
アクセスする事ができず、もし、片方のメモリマップ上
にしか、ウィンドウ部がない場合、そのバスのＣＰＵか
らのみのアクセスしかできず、又、メモリマップ上にウ
ィンドウ部を設ける事ができないバス同士だと接続でき
ないという問題点があり、メモリマップ上にウィンドウ
部を設ける事により、主記憶部の資源の有効活用ができ
ない問題点があった。
式では、異なるバスを接続する場合メモリマップ上にウ
ィンドウ部を設ける事ができないと、他方の主記憶部を
アクセスする事ができず、もし、片方のメモリマップ上
にしか、ウィンドウ部がない場合、そのバスのＣＰＵか
らのみのアクセスしかできず、又、メモリマップ上にウ
ィンドウ部を設ける事ができないバス同士だと接続でき
ないという問題点があり、メモリマップ上にウィンドウ
部を設ける事により、主記憶部の資源の有効活用ができ
ない問題点があった。
【０００４】
【課題を解決するための手段】本発明のバス変換方式
は、２つのバスの制御信号を変換する制御信号変換部
と、決められたＩ／Ｏコマンドにより書かれたデータを
保持して置くＩ／Ｏレジスタと、アドレスを設定するア
ドレスカウンタと、２つのバスのデータを転送方向によ
り制御するデータバス調停部と、データバス変換部とを
備えている。
は、２つのバスの制御信号を変換する制御信号変換部
と、決められたＩ／Ｏコマンドにより書かれたデータを
保持して置くＩ／Ｏレジスタと、アドレスを設定するア
ドレスカウンタと、２つのバスのデータを転送方向によ
り制御するデータバス調停部と、データバス変換部とを
備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の一実施例を示すブロック
図であり、１のＣＰＵＡと２の主記憶部Ａは、６のバス
Ａにて構成されるシステムであり、４のＣＰＵＢと５の
主記憶部Ｂは、７のバスＢにて構成されるシステムであ
る。
図であり、１のＣＰＵＡと２の主記憶部Ａは、６のバス
Ａにて構成されるシステムであり、４のＣＰＵＢと５の
主記憶部Ｂは、７のバスＢにて構成されるシステムであ
る。
【０００７】この２つのシステムは、バス変換部３によ
りバスＡ６と、バスＢ７が接続されている事によりＣＰ
Ｕ１から主記憶部Ｂ５へのアクセスがＣＰＵＢ４から主
記憶部Ａ２へのアクセスが可能となっている。次にバス
変換部３は、バスＡ６とバスＢ７の制御信号の同期又は
変換の動作を行なう。制御信号変換部８とバスＢ７に対
してアドレスを出力するアドレスカウンタＡ９とバスＡ
６に対してアドレスを出力するアドレスカウンタＢ１０
とバス変換部３に対して種々のパラメータを設定する為
のＩ／ＯレジスタとしてＣＰＵＡ１からはＩ／Ｏレジス
タＡ１１，ＣＰＵＢ４からは、Ｉ／ＯレジスタＢ１２
と、バスＡ６とバスＢ７のデータバスの方向，スピード
を調整する制御部として、データバス調停部１３と、バ
スＡ６とバスＢ７のデータバスをデータバス調停部１３
からの制御信号により接続しているデータバス変換部１
４より構成されている。
りバスＡ６と、バスＢ７が接続されている事によりＣＰ
Ｕ１から主記憶部Ｂ５へのアクセスがＣＰＵＢ４から主
記憶部Ａ２へのアクセスが可能となっている。次にバス
変換部３は、バスＡ６とバスＢ７の制御信号の同期又は
変換の動作を行なう。制御信号変換部８とバスＢ７に対
してアドレスを出力するアドレスカウンタＡ９とバスＡ
６に対してアドレスを出力するアドレスカウンタＢ１０
とバス変換部３に対して種々のパラメータを設定する為
のＩ／ＯレジスタとしてＣＰＵＡ１からはＩ／Ｏレジス
タＡ１１，ＣＰＵＢ４からは、Ｉ／ＯレジスタＢ１２
と、バスＡ６とバスＢ７のデータバスの方向，スピード
を調整する制御部として、データバス調停部１３と、バ
スＡ６とバスＢ７のデータバスをデータバス調停部１３
からの制御信号により接続しているデータバス変換部１
４より構成されている。
【０００８】ＣＰＵＡ１から主記憶部Ｂ５へのアクセス
方法は、まず、ＣＰＵ１からあるＩ／Ｏコマンドを用い
てＩ／ＯレジスタＡ１１にアクセスを開始する。主記憶
部Ｂ５の開始アドレスと、アクセスを終了させる終了ア
ドレスと、データの転送方向，リードかライトかを設定
する。今回の場合はリードアクセスとする。Ｉ／Ｏレジ
スタＡ１１は、上述のパラメータが設定された事によ
り、アドレスカウンタＡ９には、開始アドレスと終了ア
ドレスを設定しデータバス調停部１３には、データの転
送方向を知らせる。次にＣＰＵＡ１からデータ変換部３
に対してある決められたＩ／Ｏコマンドを１回出力する
とＩ／ＯレジスタＡ１１が感知してアドレスカウンタＡ
９にバスＢ６に対して開始アドレスを出力させると共に
データバス調停部１３へアクセスの開始を知らせる。
方法は、まず、ＣＰＵ１からあるＩ／Ｏコマンドを用い
てＩ／ＯレジスタＡ１１にアクセスを開始する。主記憶
部Ｂ５の開始アドレスと、アクセスを終了させる終了ア
ドレスと、データの転送方向，リードかライトかを設定
する。今回の場合はリードアクセスとする。Ｉ／Ｏレジ
スタＡ１１は、上述のパラメータが設定された事によ
り、アドレスカウンタＡ９には、開始アドレスと終了ア
ドレスを設定しデータバス調停部１３には、データの転
送方向を知らせる。次にＣＰＵＡ１からデータ変換部３
に対してある決められたＩ／Ｏコマンドを１回出力する
とＩ／ＯレジスタＡ１１が感知してアドレスカウンタＡ
９にバスＢ６に対して開始アドレスを出力させると共に
データバス調停部１３へアクセスの開始を知らせる。
【０００９】この時、制御信号変換部８はバスＡ６のＩ
／Ｏアクセス制御の信号をバスＢ７上の主記憶部Ｂ５へ
のリードアクセス制御信号に変換して出力させる。主記
憶部Ｂ５は、バスＢ７上にアドレスとリードアクセス制
御信号が出力された事を感知して、データをバスＢ７上
に出力する。このデータは、データバス変換部１４に感
知され、データバス調停部の制御、この場合は、バスＢ
７からバスＡ６へデータを出力するリードアクセスの制
御により、バスＢ７のデータガバスＡ６へ出力され、Ｃ
ＰＵＡ１に引き取られる。
／Ｏアクセス制御の信号をバスＢ７上の主記憶部Ｂ５へ
のリードアクセス制御信号に変換して出力させる。主記
憶部Ｂ５は、バスＢ７上にアドレスとリードアクセス制
御信号が出力された事を感知して、データをバスＢ７上
に出力する。このデータは、データバス変換部１４に感
知され、データバス調停部の制御、この場合は、バスＢ
７からバスＡ６へデータを出力するリードアクセスの制
御により、バスＢ７のデータガバスＡ６へ出力され、Ｃ
ＰＵＡ１に引き取られる。
【００１０】再度ＣＰＵＡ１がデータ変換部３へ上述と
同じＩ／Ｏコマンドを出力すると、上述と同じくＩ／Ｏ
レジスタＡ１１が感知してアドレスカウンタＡ９にバス
Ｂ７に対してアドレスを出力させる。ただし、この時、
アドレスレジスタＡ９はアドレスを１つアップカウント
してバスＢに対して出力する事になる。そして、アドレ
スが１つアップした事により、主記憶部Ｂ５もそのアド
レスの所のデータをバスＢ７へ出力し、上述と動揺の方
法を持ってＣＰＵＡ１はデータを受け取る事になる。
同じＩ／Ｏコマンドを出力すると、上述と同じくＩ／Ｏ
レジスタＡ１１が感知してアドレスカウンタＡ９にバス
Ｂ７に対してアドレスを出力させる。ただし、この時、
アドレスレジスタＡ９はアドレスを１つアップカウント
してバスＢに対して出力する事になる。そして、アドレ
スが１つアップした事により、主記憶部Ｂ５もそのアド
レスの所のデータをバスＢ７へ出力し、上述と動揺の方
法を持ってＣＰＵＡ１はデータを受け取る事になる。
【００１１】これをＩ／ＯレジスタＡ１１に設定した開
始アドレスから終了アドレスの回数分だけＣＰＵＡ１が
繰り返す事により、主記憶部Ｂ５の開始アドレスから終
了アドレスまでのデータを次々と連続して受け取る事が
できる。逆にライト方向は、Ｉ／ＯレジスタＡ１１の設
定をライト方向にするとデータバス調停部１３からデー
タバス変換部１４へライト方向の制御信号が出力され、
ＣＰＵＡ１がバスＡ６に出力したライトデータがバスＢ
７へ出力され主記憶部Ｂ５へ上述と動揺の動作を持って
書き込まれる事になる。
始アドレスから終了アドレスの回数分だけＣＰＵＡ１が
繰り返す事により、主記憶部Ｂ５の開始アドレスから終
了アドレスまでのデータを次々と連続して受け取る事が
できる。逆にライト方向は、Ｉ／ＯレジスタＡ１１の設
定をライト方向にするとデータバス調停部１３からデー
タバス変換部１４へライト方向の制御信号が出力され、
ＣＰＵＡ１がバスＡ６に出力したライトデータがバスＢ
７へ出力され主記憶部Ｂ５へ上述と動揺の動作を持って
書き込まれる事になる。
【００１２】次にＣＰＵＢ４から主記憶部Ａ２へのアク
セスに関しても、上述した動作と同様の方式を持って行
なわれる事になる。
セスに関しても、上述した動作と同様の方式を持って行
なわれる事になる。
【００１３】
【発明の効果】以上説明したように本発明は、一方のバ
スに接続されているＣＰＵから他方のバスに接続されて
いる主記憶部へアクセスする場合、バスの制御信号変換
部と、決められたＩ／Ｏコマンドのデータを保持するＩ
／Ｏレジスタと、バス上の主記憶部へアクセスする場合
に必要なアドレスを出力するアドレスカウンタと、バス
上のデータをデータ転送方向により制御するデータバス
調停部とデータバス変換部を備える事により、メモリマ
ップ上にウィンドウ部を設ける事なくバスの接続が可能
になり、主記憶部の資源の有効活用ができるという結果
を有する。
スに接続されているＣＰＵから他方のバスに接続されて
いる主記憶部へアクセスする場合、バスの制御信号変換
部と、決められたＩ／Ｏコマンドのデータを保持するＩ
／Ｏレジスタと、バス上の主記憶部へアクセスする場合
に必要なアドレスを出力するアドレスカウンタと、バス
上のデータをデータ転送方向により制御するデータバス
調停部とデータバス変換部を備える事により、メモリマ
ップ上にウィンドウ部を設ける事なくバスの接続が可能
になり、主記憶部の資源の有効活用ができるという結果
を有する。
【図１】本発明の一実施例のブロック図である。
【図２】従来の一例を示すブロック図である。
【図３】従来のメモリマップを示す図である。
１ ＣＰＵＡ ２ 主記憶部Ａ ３ バス変換部 ４ ＣＰＵＢ ５ 主記憶部Ｂ ６ バスＡ ７ バスＢ ８ 制御信号変換部 ９ アドレスカウンタＡ １０ アドレスカウンタＢ １１ Ｉ／ＯレジスタＡ １２ Ｉ／ＯレジスタＢ １３ データバス調停部 １４ データバス変換部
Claims (2)
- 【請求項１】 ＣＰＵと主記憶部が接続されているバス
を２つ以上接続する事ができるバス変換方式に於いて、
あるバスのＣＰＵから別のバスの主記憶部へアクセスす
る場合、前記２つのバスの制御信号を変換する制御信号
変換部と、決められたＩ／Ｏコマンドにより前記主記憶
部のアドレス，データの長さ，データ転送の方向を保持
して置くＩ／Ｏレジスタと、前記主記憶部へ出力される
アドレスを設定するアドレスカウンタと、前記ＣＰＵと
前記主記憶部データをデータの転送方向により制御する
データバス調停部と、データバス変換分を備えることを
特徴とするバス変換方式。 - 【請求項２】 前記データバス変換部にバッファを付け
ると共に、前記データバス調停部にデータ転送のスピー
ドを制御する制御信号発生手段を備える請求項１記載の
バス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13038192A JPH0675905A (ja) | 1992-05-22 | 1992-05-22 | バス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13038192A JPH0675905A (ja) | 1992-05-22 | 1992-05-22 | バス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675905A true JPH0675905A (ja) | 1994-03-18 |
Family
ID=15032979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13038192A Withdrawn JPH0675905A (ja) | 1992-05-22 | 1992-05-22 | バス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675905A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332145A (ja) * | 2004-05-19 | 2005-12-02 | Nec Electronics Corp | データ転送制御回路及びデータ転送方法 |
-
1992
- 1992-05-22 JP JP13038192A patent/JPH0675905A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332145A (ja) * | 2004-05-19 | 2005-12-02 | Nec Electronics Corp | データ転送制御回路及びデータ転送方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |