JP3092526B2 - ２次元逆離散コサイン変換回路 - Google Patents
２次元逆離散コサイン変換回路Info
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Description
【０００１】
【発明が属する技術分野】本発明は、２次元逆離散コサ
イン変換回路に関し、特にＭＰＥＧ２（ｍｏｖｉｎｇ
ｐｉｃｔｕｒｅ ｅｘｐｏｒｔ ｇｒｏｕｐ ｐｈａｓ
ｅ２）ビデオデコーダの２次元逆離散コサイン変換回路
に関する。
イン変換回路に関し、特にＭＰＥＧ２（ｍｏｖｉｎｇ
ｐｉｃｔｕｒｅ ｅｘｐｏｒｔ ｇｒｏｕｐ ｐｈａｓ
ｅ２）ビデオデコーダの２次元逆離散コサイン変換回路
に関する。
【０００２】
【従来の技術】従来の２次元逆離散コサイン変換回路の
構成を図９に示す。
構成を図９に示す。
【０００３】図示のように、従来の２次元逆離散コサイ
ン変換回路は、入力データに対して１対８の直列並列変
換を行って出力する直列並列変換回路１１、１６と、直
列並列変換回路１１、１６の出力を入力していずれかを
選択的に出力する入力切替回路１２と、入力切替回路１
２の出力を入力して１次元逆離散コサイン変換を行う１
次元逆離散コサイン変換回路１３と、１次元逆離散コサ
イン変換回路１３の出力を入力して２対１の直列並列変
換を行う直列並列変換回路１４と、直列並列変換回路１
４の出力を入力して一時的に格納した後、直列並列変換
回路１６へ出力するメモリ１５とを備える。
ン変換回路は、入力データに対して１対８の直列並列変
換を行って出力する直列並列変換回路１１、１６と、直
列並列変換回路１１、１６の出力を入力していずれかを
選択的に出力する入力切替回路１２と、入力切替回路１
２の出力を入力して１次元逆離散コサイン変換を行う１
次元逆離散コサイン変換回路１３と、１次元逆離散コサ
イン変換回路１３の出力を入力して２対１の直列並列変
換を行う直列並列変換回路１４と、直列並列変換回路１
４の出力を入力して一時的に格納した後、直列並列変換
回路１６へ出力するメモリ１５とを備える。
【０００４】ここで、１次元逆離散コサイン変換とは、
次の（１）式で表わされる変換である。 ｆ（ｘ）＝Σｃ（ｕ）Ｆ（ｕ）ｃｏｓ｛（２ｘ＋１）ｕπ／１６｝／２ ・・・（１） ただし、ｘ、ｕ＝０、１、２、・・・、７ Ｃ（ｕ）＝１／√２（ｕ＝０）、１（ｕ＝１、・・・、
７） Σはｕ＝０、１、・・・、７についての和を表わし、π
は円周率を表す。これにより、８個のデータから変換後
の８個のデータを算出する。
次の（１）式で表わされる変換である。 ｆ（ｘ）＝Σｃ（ｕ）Ｆ（ｕ）ｃｏｓ｛（２ｘ＋１）ｕπ／１６｝／２ ・・・（１） ただし、ｘ、ｕ＝０、１、２、・・・、７ Ｃ（ｕ）＝１／√２（ｕ＝０）、１（ｕ＝１、・・・、
７） Σはｕ＝０、１、・・・、７についての和を表わし、π
は円周率を表す。これにより、８個のデータから変換後
の８個のデータを算出する。
【０００５】上記のように構成された従来の２次元逆離
散コサイン変換回路において、まず入力ピンから直列並
列変換回路１１に、１クロックごとに１データずつ入力
されると、直列並列変換回路１１は、８クロック後に蓄
積された８個のデータに対して１対８の直列並列変換を
する。次に、直列並列変換回路１１の出力が入力切替回
路１２を介して１次元逆離散コサイン変換回路１３に入
力され、１次元逆離散コサイン変換回路１３が、入力し
た８個のデータを１組にして上述した１次元逆離散コサ
イン変換を行う。１次元逆離散コサイン変換回路１３の
出力データは、直列並列変換回路１４により直列並列変
換され、メモリ１５に格納される。メモリ１５は、例え
ば８行×８列＝６４個のアドレスに、１行ずつ順にデー
タを格納してゆく。
散コサイン変換回路において、まず入力ピンから直列並
列変換回路１１に、１クロックごとに１データずつ入力
されると、直列並列変換回路１１は、８クロック後に蓄
積された８個のデータに対して１対８の直列並列変換を
する。次に、直列並列変換回路１１の出力が入力切替回
路１２を介して１次元逆離散コサイン変換回路１３に入
力され、１次元逆離散コサイン変換回路１３が、入力し
た８個のデータを１組にして上述した１次元逆離散コサ
イン変換を行う。１次元逆離散コサイン変換回路１３の
出力データは、直列並列変換回路１４により直列並列変
換され、メモリ１５に格納される。メモリ１５は、例え
ば８行×８列＝６４個のアドレスに、１行ずつ順にデー
タを格納してゆく。
【０００６】１ブロック分のデータ、すなわち６４個の
データがメモリ１５に書き込まれると、入力切替回路１
２が、１次元逆離散コサイン変換回路１３への入力を直
列並列変換回路１１から直列並列変換回路１６へ切り替
える。これにより、メモリ１５に書き込まれたデータが
直列並列変換回路１６を介して再帰的に１次元逆離散コ
サイン回路１３に入力されることとなる。
データがメモリ１５に書き込まれると、入力切替回路１
２が、１次元逆離散コサイン変換回路１３への入力を直
列並列変換回路１１から直列並列変換回路１６へ切り替
える。これにより、メモリ１５に書き込まれたデータが
直列並列変換回路１６を介して再帰的に１次元逆離散コ
サイン回路１３に入力されることとなる。
【０００７】直列並列変換回路１６は、メモリ１５のア
ドレスの列ごとに順にデータを読み出し、１対８の直列
並列変換を行う。再度の直列並列変換を施されたデータ
は、入力切替回路１２を介して１次元逆離散コサイン変
換回路１３に入力され、１次元逆離散コサイン変換回路
１３が、１回目と同様に１次元逆離散コサイン変換を行
う。このようにして２度の１次元逆離散コサイン変換を
施された出力データは、直列並列変換回路１４を経て２
次元逆離散コサイン変換回路の出力データとして出力さ
れる。
ドレスの列ごとに順にデータを読み出し、１対８の直列
並列変換を行う。再度の直列並列変換を施されたデータ
は、入力切替回路１２を介して１次元逆離散コサイン変
換回路１３に入力され、１次元逆離散コサイン変換回路
１３が、１回目と同様に１次元逆離散コサイン変換を行
う。このようにして２度の１次元逆離散コサイン変換を
施された出力データは、直列並列変換回路１４を経て２
次元逆離散コサイン変換回路の出力データとして出力さ
れる。
【０００８】以上のように、１次元逆離散コサイン変換
を２回繰り返すことにより、２次元逆離散コサイン変換
が行われる。ここで、２次元逆離散コサイン変換は、次
の（２）式で表わされる変換である。ｆ（ｘ，ｙ）＝ ΣΣ’ｃ（ｕ）ｃ（ｖ）Ｆ（ｕ）Ｆ（ｖ）ｃｏｓ｛（２ｘ＋１）ｕπ／１６｝ ｃｏｓ｛（２ｙ＋１）ｖπ／１６｝ ・・・（２） ただし、ｘ、ｙ、ｕ、ｖ＝０、１、２、．．．、７ Ｃ（ｕ）、Ｃ（ｖ）＝１／√２（ｕ＝０、ｖ＝０）、 １（ｕ、ｖ＝１、・・・、７） Σは、ｕ＝０、１、・・・、７についての和を表わし、
Σ’は、ｖ＝０、１、・・・、７についての和を表わ
し、πは円周率を表す。
を２回繰り返すことにより、２次元逆離散コサイン変換
が行われる。ここで、２次元逆離散コサイン変換は、次
の（２）式で表わされる変換である。ｆ（ｘ，ｙ）＝ ΣΣ’ｃ（ｕ）ｃ（ｖ）Ｆ（ｕ）Ｆ（ｖ）ｃｏｓ｛（２ｘ＋１）ｕπ／１６｝ ｃｏｓ｛（２ｙ＋１）ｖπ／１６｝ ・・・（２） ただし、ｘ、ｙ、ｕ、ｖ＝０、１、２、．．．、７ Ｃ（ｕ）、Ｃ（ｖ）＝１／√２（ｕ＝０、ｖ＝０）、 １（ｕ、ｖ＝１、・・・、７） Σは、ｕ＝０、１、・・・、７についての和を表わし、
Σ’は、ｖ＝０、１、・・・、７についての和を表わ
し、πは円周率を表す。
【０００９】図１０及び図１１のタイムチャートを参照
して従来の２次元逆離散コサイン変換回路の動作につい
て説明する。図１０において、Ｔ０よりデータ入力が始
まると、８データの入力が完了するごとに、当該データ
が１次元逆離散コサイン変換回路１３へ入力される（図
１０、Ｌ０、Ｌ１、・・・）。このとき、１次逆離散コ
サイン変換回路１３は１クロックあたり２データを処理
できるので、１次逆離散コサイン変換回路１３への入力
は４クロックの間行われれば良い。次の入力データが８
個溜まるまでの残りの４クロックは、１次元逆離散コサ
イン変換回路１３は入力待ち状態である（図１０、１０
０）。Ｌ０、Ｌ１、．．．のタイミングで１次元逆離散
コサイン変換回路１３へ入力される度に、それぞれ１次
元逆離散コサイン変換回路１３の内部処理時間（図１
０、２００）後に１回目の１次元逆離散コサイン変換を
終えたデータ（図１０、Ｌ’０、Ｌ’１、・・・）が算
出される。
して従来の２次元逆離散コサイン変換回路の動作につい
て説明する。図１０において、Ｔ０よりデータ入力が始
まると、８データの入力が完了するごとに、当該データ
が１次元逆離散コサイン変換回路１３へ入力される（図
１０、Ｌ０、Ｌ１、・・・）。このとき、１次逆離散コ
サイン変換回路１３は１クロックあたり２データを処理
できるので、１次逆離散コサイン変換回路１３への入力
は４クロックの間行われれば良い。次の入力データが８
個溜まるまでの残りの４クロックは、１次元逆離散コサ
イン変換回路１３は入力待ち状態である（図１０、１０
０）。Ｌ０、Ｌ１、．．．のタイミングで１次元逆離散
コサイン変換回路１３へ入力される度に、それぞれ１次
元逆離散コサイン変換回路１３の内部処理時間（図１
０、２００）後に１回目の１次元逆離散コサイン変換を
終えたデータ（図１０、Ｌ’０、Ｌ’１、・・・）が算
出される。
【００１０】以上の処理を６４個の入力データに対して
終了した時点（図１１、Ｔ１）で、１次元逆離散コサイ
ン変換回路１３への入力を直列並列変換回路１１の出力
から直列並列変換回路１６の出力に切り替え（図１１、
３００）、メモリ１５からの読み出しデータを８データ
ずつ１次元逆離散コサイン変換回路１３へ入力し（図１
１、Ｍ０）、２回目の１次元逆離散コサイン変換を施し
たデータを算出する。このとき、２回目の１次元逆離散
コサイン変換を行っている間は、入力ピンからのデータ
入力を行うことはできない（図１１、４００）。従っ
て、図１０のＴ０から図１１のＴ１までの間の時間をＴ
とすると、１ブロック分のデータ、すなわち６４個のデ
ータを処理するのに要する時間は２Ｔとなる。
終了した時点（図１１、Ｔ１）で、１次元逆離散コサイ
ン変換回路１３への入力を直列並列変換回路１１の出力
から直列並列変換回路１６の出力に切り替え（図１１、
３００）、メモリ１５からの読み出しデータを８データ
ずつ１次元逆離散コサイン変換回路１３へ入力し（図１
１、Ｍ０）、２回目の１次元逆離散コサイン変換を施し
たデータを算出する。このとき、２回目の１次元逆離散
コサイン変換を行っている間は、入力ピンからのデータ
入力を行うことはできない（図１１、４００）。従っ
て、図１０のＴ０から図１１のＴ１までの間の時間をＴ
とすると、１ブロック分のデータ、すなわち６４個のデ
ータを処理するのに要する時間は２Ｔとなる。
【００１１】上記２次元逆離散コサイン変換処理に要す
る時間を短縮するため、１クロックごとに２データずつ
入力することによって、１次元逆離散コサイン変換回路
の入力待ち状態を解消し、１ブロック分のデータの処理
時間を半分にする方法が提案されている。しかし、ＭＰ
ＥＧビデオデコーダでは、２次元逆離散コサイン変換処
理の前処理である逆量子化処理を行う逆量子化回路は、
回路規模の事情から１クロックあたり１データを処理す
るように構成されるので、ＭＰＥＧ２ビデオデコーダ全
体の回路規模を考慮すると望ましい方法ではない。
る時間を短縮するため、１クロックごとに２データずつ
入力することによって、１次元逆離散コサイン変換回路
の入力待ち状態を解消し、１ブロック分のデータの処理
時間を半分にする方法が提案されている。しかし、ＭＰ
ＥＧビデオデコーダでは、２次元逆離散コサイン変換処
理の前処理である逆量子化処理を行う逆量子化回路は、
回路規模の事情から１クロックあたり１データを処理す
るように構成されるので、ＭＰＥＧ２ビデオデコーダ全
体の回路規模を考慮すると望ましい方法ではない。
【００１２】
【発明が解決しようとする課題】上述したように、従来
の２次元逆離散コサイン回路は、６４個のデータの全て
に対して１回目の１次元逆離散コサイン変換を行った
後、入力を切り替えて２回目の１次元逆離散コサイン変
換を行わなければならなかった。そして、２回目の１次
元逆離散コサイン変換を行っている間、新たなデータの
入力を受け付けることができなかった。そのため、１ブ
ロック、すなわち６４個のデータあたりの処理に長時間
を要するという問題点があった。
の２次元逆離散コサイン回路は、６４個のデータの全て
に対して１回目の１次元逆離散コサイン変換を行った
後、入力を切り替えて２回目の１次元逆離散コサイン変
換を行わなければならなかった。そして、２回目の１次
元逆離散コサイン変換を行っている間、新たなデータの
入力を受け付けることができなかった。そのため、１ブ
ロック、すなわち６４個のデータあたりの処理に長時間
を要するという問題点があった。
【００１３】本発明の目的は、回路規模を変えることな
く２次元逆離散コサイン変換処理時間の短縮を可能とし
た２次元逆離散コサイン変換回路を提供することであ
る。
く２次元逆離散コサイン変換処理時間の短縮を可能とし
た２次元逆離散コサイン変換回路を提供することであ
る。
【００１４】
【課題を解決するための手段】上記の目的を達成する本
発明は、複数のデータから成るブロックデータに対して
１次元逆離散コサイン変換を２回施すことにより２次元
逆離散コサイン変換を行う２次元逆離散コサイン変換回
路において、外部から入力された新たな入力データを並
列変換して出力する第１の直列並列変換手段と、すでに
１回目の１次元逆離散コサイン変換を施された前ブロッ
クのデータを格納する記憶手段と、前記記憶手段から前
記前ブロックのデータを取得し並列変換して出力する第
２の直列並列変換手段と、前記第１の直列並列変換手段
から出力されたデータと前記第２の直列並列変換手段か
ら出力されたデータとを入力し一方を選択的に切替えて
出力する入力切替手段と、前記入力切替手段の動作を制
御する入力切替制御手段と、前記入力切替手段を介して
入力したデータに対し、１次元逆離散コサイン変換を行
う１次元逆離散コサイン変換手段と、前記１次元逆離散
コサイン変換手段の出力データを直列変換して出力する
第３の直列並列変換手段と、前記入力切替制御手段によ
る前記入力切替手段の制御に基づいて、前記第３の直列
変換手段の出力データの出力先を切替制御し、１回目の
１次元逆離散コサイン変換を施したデータを前記記憶手
段へ送り、２回目の１次元逆離散コサイン変換を施した
データを外部へ出力するデータ振分手段とを備え、前記
入力切替制御手段は、所定の動作クロックごとに、前記
第１の直列並列変換手段から出力されたデータと前記第
２の直列並列変換手段から出力されたデータとを、交互
に間断なく出力するように前記入力切替手段を制御し、
前記データ振分手段は、前記入力切替制御手段による前
記入力切替手段の切替のタイミングを基準とし、前記１
次元逆離散コサイン変換手段の内部処理時間分遅延した
タイミングで、前記第３の直列並列変換手段の出力デー
タの出力先を切替えることを特徴とする。
発明は、複数のデータから成るブロックデータに対して
１次元逆離散コサイン変換を２回施すことにより２次元
逆離散コサイン変換を行う２次元逆離散コサイン変換回
路において、外部から入力された新たな入力データを並
列変換して出力する第１の直列並列変換手段と、すでに
１回目の１次元逆離散コサイン変換を施された前ブロッ
クのデータを格納する記憶手段と、前記記憶手段から前
記前ブロックのデータを取得し並列変換して出力する第
２の直列並列変換手段と、前記第１の直列並列変換手段
から出力されたデータと前記第２の直列並列変換手段か
ら出力されたデータとを入力し一方を選択的に切替えて
出力する入力切替手段と、前記入力切替手段の動作を制
御する入力切替制御手段と、前記入力切替手段を介して
入力したデータに対し、１次元逆離散コサイン変換を行
う１次元逆離散コサイン変換手段と、前記１次元逆離散
コサイン変換手段の出力データを直列変換して出力する
第３の直列並列変換手段と、前記入力切替制御手段によ
る前記入力切替手段の制御に基づいて、前記第３の直列
変換手段の出力データの出力先を切替制御し、１回目の
１次元逆離散コサイン変換を施したデータを前記記憶手
段へ送り、２回目の１次元逆離散コサイン変換を施した
データを外部へ出力するデータ振分手段とを備え、前記
入力切替制御手段は、所定の動作クロックごとに、前記
第１の直列並列変換手段から出力されたデータと前記第
２の直列並列変換手段から出力されたデータとを、交互
に間断なく出力するように前記入力切替手段を制御し、
前記データ振分手段は、前記入力切替制御手段による前
記入力切替手段の切替のタイミングを基準とし、前記１
次元逆離散コサイン変換手段の内部処理時間分遅延した
タイミングで、前記第３の直列並列変換手段の出力デー
タの出力先を切替えることを特徴とする。
【００１５】請求項２の本発明の２次元逆離散コサイン
変換回路において、前記入力切替制御手段は、前記入力
切替手段の切替えを指示する入力切替信号を、所定の動
作クロックごとに送信し、前記入力切替手段は、前記入
力切替信号を受信したことを条件に、出力データの切替
えを行い、前記データ振分手段は、前記入力切替信号を
受信したことを条件に、前記１次元逆離散コサイン変換
手段の内部処理時間分の遅延を考慮した設定にしたがっ
て、前記第３の直列並列変換手段の出力データの出力先
を切替えることを特徴とする。
変換回路において、前記入力切替制御手段は、前記入力
切替手段の切替えを指示する入力切替信号を、所定の動
作クロックごとに送信し、前記入力切替手段は、前記入
力切替信号を受信したことを条件に、出力データの切替
えを行い、前記データ振分手段は、前記入力切替信号を
受信したことを条件に、前記１次元逆離散コサイン変換
手段の内部処理時間分の遅延を考慮した設定にしたがっ
て、前記第３の直列並列変換手段の出力データの出力先
を切替えることを特徴とする。
【００１６】また、請求項３の本発明の２次元逆離散コ
サイン変換回路において、前記入力切替制御手段は、前
記入力切替手段の切替えを指示する入力切替信号を、１
動作クロックごとに送信し、前記入力切替手段は、前記
入力切替信号を受信したことを条件に、１動作クロック
ごとに出力データの切替えを行い、前記データ振分手段
は、前記入力切替信号を受信したことを条件に、前記１
次元逆離散コサイン変換手段の内部処理時間分の遅延を
考慮した設定にしたがって、１動作クロックごとに前記
第３の直列並列変換手段の出力データの出力先を切替え
ることを特徴とする。
サイン変換回路において、前記入力切替制御手段は、前
記入力切替手段の切替えを指示する入力切替信号を、１
動作クロックごとに送信し、前記入力切替手段は、前記
入力切替信号を受信したことを条件に、１動作クロック
ごとに出力データの切替えを行い、前記データ振分手段
は、前記入力切替信号を受信したことを条件に、前記１
次元逆離散コサイン変換手段の内部処理時間分の遅延を
考慮した設定にしたがって、１動作クロックごとに前記
第３の直列並列変換手段の出力データの出力先を切替え
ることを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１８】図１は、本発明の１実施例による２次元逆
離散コサイン変換回路の構成を示すブロック図である。
離散コサイン変換回路の構成を示すブロック図である。
【００１９】図示のように、本実施例の２次元逆離散コ
サイン変換回路は、入力データに対して１対８の直列並
列変換を行って出力する直列並列変換回路１１、１６
と、直列並列変換回路１１、１６の出力を入力していず
れかを選択的に出力する入力切替回路１２と、入力切替
回路１２の出力を入力して１次元逆離散コサイン変換を
行う１次元逆離散コサイン変換回路１３と、１次元逆離
散コサイン変換回路１３の出力を入力して２対１の直列
並列変換を行う直列並列変換回路１４と、直列並列変換
回路１４の出力を入力して一時的に格納した後、直列並
列変換回路１６へ出力するメモリ１５と、動作クロック
にしたがって入力切替回路１２の動作を制御する入力切
替制御回路１７と、入力切替制御回路１７の動作に応じ
て直列並列変換回路１４の出力の出力先を制御するデー
タ振分回路１８と、メモリ１５のアドレスを管理するメ
モリアドレス制御部１９とを備える。なお、図１には本
実施例の特徴的な構成のみを記載し、他の一般的な構成
については記載を省略してある。
サイン変換回路は、入力データに対して１対８の直列並
列変換を行って出力する直列並列変換回路１１、１６
と、直列並列変換回路１１、１６の出力を入力していず
れかを選択的に出力する入力切替回路１２と、入力切替
回路１２の出力を入力して１次元逆離散コサイン変換を
行う１次元逆離散コサイン変換回路１３と、１次元逆離
散コサイン変換回路１３の出力を入力して２対１の直列
並列変換を行う直列並列変換回路１４と、直列並列変換
回路１４の出力を入力して一時的に格納した後、直列並
列変換回路１６へ出力するメモリ１５と、動作クロック
にしたがって入力切替回路１２の動作を制御する入力切
替制御回路１７と、入力切替制御回路１７の動作に応じ
て直列並列変換回路１４の出力の出力先を制御するデー
タ振分回路１８と、メモリ１５のアドレスを管理するメ
モリアドレス制御部１９とを備える。なお、図１には本
実施例の特徴的な構成のみを記載し、他の一般的な構成
については記載を省略してある。
【００２０】上記構成において、第１の直列並列変換回
路１１は、入力ピンから入力された入力データを１対８
に並列変換して８個ずつ入力切替回路１２へ送る。第２
の直列並列変換回路１６は、メモリ１５からデータを読
み出し、１対８に並列変換して８個ずつ入力切替回路１
２へ送る。
路１１は、入力ピンから入力された入力データを１対８
に並列変換して８個ずつ入力切替回路１２へ送る。第２
の直列並列変換回路１６は、メモリ１５からデータを読
み出し、１対８に並列変換して８個ずつ入力切替回路１
２へ送る。
【００２１】入力切替回路１２は、入力切替制御回路１
７からの入力切替信号に従って、第１の直列並列変換回
路１１からの８個のデータと第２の直列並列変換回路１
６からの８個のデータとの一方を選択して１次元逆離散
コサイン変換回路１３に入力する。例えば、入力切替信
号が０の時は第１の直列並列変換回路１１からの８個の
データを選択し、１の時は第２の直列並列変換回路１６
からの８個のデータを選択するものとする。
７からの入力切替信号に従って、第１の直列並列変換回
路１１からの８個のデータと第２の直列並列変換回路１
６からの８個のデータとの一方を選択して１次元逆離散
コサイン変換回路１３に入力する。例えば、入力切替信
号が０の時は第１の直列並列変換回路１１からの８個の
データを選択し、１の時は第２の直列並列変換回路１６
からの８個のデータを選択するものとする。
【００２２】１次元逆離散コサイン変換回路１３は、入
力切替回路１２を介して入力した直列並列変換回路１１
または１６の出力データに対し、上述した（１）式で表
わされる１次元逆離散コサイン変換を行う。図２に１次
元逆離散コサイン変換回路１３の構成例を示す。
力切替回路１２を介して入力した直列並列変換回路１１
または１６の出力データに対し、上述した（１）式で表
わされる１次元逆離散コサイン変換を行う。図２に１次
元逆離散コサイン変換回路１３の構成例を示す。
【００２３】図２において、Ｐ０、Ｐ１、Ｐ２、Ｐ３、
Ｐ４、Ｐ５、Ｐ６は、それぞれｃｏｓ７π／１６、ｃｏ
ｓ３π／８、ｃｏｓ５π／１６、ｃｏｓπ／４、ｃｏｓ
３π／１６、ｃｏｓπ／８、ｃｏｓπ／１６を係数とす
る乗算器を表わす。ＥＸは、演算式に従って乗算器の出
力値に対する＋、−の符号を決める回路を表す。１次元
逆離散コサイン変換回路１３に入力されたデータＦ
（０）、Ｆ（１）、．．．、Ｆ（７）は、ｆ（０）、ｆ
（１）、．．．、ｆ（７）に変換され、バタフライ演算
により１クロックごとに２データずつ、「ｆ（０）、ｆ
（７）」、「ｆ（１）、ｆ（６）」、「ｆ（２）、ｆ
（５）」、「ｆ（３）、ｆ（４）」というように、４ク
ロック費やして出力される。
Ｐ４、Ｐ５、Ｐ６は、それぞれｃｏｓ７π／１６、ｃｏ
ｓ３π／８、ｃｏｓ５π／１６、ｃｏｓπ／４、ｃｏｓ
３π／１６、ｃｏｓπ／８、ｃｏｓπ／１６を係数とす
る乗算器を表わす。ＥＸは、演算式に従って乗算器の出
力値に対する＋、−の符号を決める回路を表す。１次元
逆離散コサイン変換回路１３に入力されたデータＦ
（０）、Ｆ（１）、．．．、Ｆ（７）は、ｆ（０）、ｆ
（１）、．．．、ｆ（７）に変換され、バタフライ演算
により１クロックごとに２データずつ、「ｆ（０）、ｆ
（７）」、「ｆ（１）、ｆ（６）」、「ｆ（２）、ｆ
（５）」、「ｆ（３）、ｆ（４）」というように、４ク
ロック費やして出力される。
【００２４】第３の直列並列変換回路１４は、１次元逆
離散コサイン変換回路１３の出力データに対して２対１
の直列並列変換を行う。すなわち、１クロックごとに２
個ずつ出力される並列データを直列に変換して出力す
る。
離散コサイン変換回路１３の出力データに対して２対１
の直列並列変換を行う。すなわち、１クロックごとに２
個ずつ出力される並列データを直列に変換して出力す
る。
【００２５】データ振分回路１８は、入力切替制御回路
１７から出力された入力切替信号を基準として、直列変
換回路１４の出力データの出力先を切替制御する。すな
わち、メモリ１５から読み出され、第２の直列並列変換
回路１６を介して１次元逆離散コサイン変換回路１３に
入力し、１次元逆離散コサイン変換された出力データは
出力ピンへと出力する。また、入力ピンから入力され、
第１の直列並列変換回路１１を介して１次元逆離散コサ
イン変換回路１３に入力し、１次元逆離散コサイン変換
された出力データはメモリ１５へと出力する。出力先の
切替えのタイミングは、１次元逆離散コサイン変換回路
１３の内部処理時間に基づいて設定され、入力切替制御
回路１７の入力切替信号に基づいて判断する。
１７から出力された入力切替信号を基準として、直列変
換回路１４の出力データの出力先を切替制御する。すな
わち、メモリ１５から読み出され、第２の直列並列変換
回路１６を介して１次元逆離散コサイン変換回路１３に
入力し、１次元逆離散コサイン変換された出力データは
出力ピンへと出力する。また、入力ピンから入力され、
第１の直列並列変換回路１１を介して１次元逆離散コサ
イン変換回路１３に入力し、１次元逆離散コサイン変換
された出力データはメモリ１５へと出力する。出力先の
切替えのタイミングは、１次元逆離散コサイン変換回路
１３の内部処理時間に基づいて設定され、入力切替制御
回路１７の入力切替信号に基づいて判断する。
【００２６】メモリ１５は、メモリアドレス制御部１９
からのメモリアドレス切替信号に従ってアドレスを生成
しデータの読み書きを行う。図３にメモリ１５の構成例
を示す。
からのメモリアドレス切替信号に従ってアドレスを生成
しデータの読み書きを行う。図３にメモリ１５の構成例
を示す。
【００２７】図３において、メモリセル３１は、デュア
ルポートラムである。カウンタ３４は、６ビットカウン
タであり、リードイネーブル信号が１のときインクリメ
ントされる。カウンタ３５は、６ビットカウンタであ
り、ライトイネーブル信号が１のときインクリメントさ
れる。カウンタ３４、３５は、共に入力開始信号によっ
てリセットされる。リードアドレスデコーダ３２は、メ
モリアドレス制御部１９からのメモリアドレス切替信号
に従って、カウンタ３４の値をデコードし、リードアド
レスを生成してデータの読み書きを行う。ライトアドレ
スデコーダ３３は、メモリアドレス制御部１９からのメ
モリアドレス切替信号に従って、カウンタ３５の値をデ
コードし、ライトアドレスを生成してデータの読み書き
を行う。メモリ１５のアドレス番地が図６に示すように
設定されている場合、カウンタ３４、３５のいずれも、
メモリアドレス切替信号が０の時は、カウンタ値そのも
のがアドレスになり、読み書きは行方向になされる。一
方、メモリアドレス切替信号が１の時は、行方向を優先
する０、１、２、３、．．．、６３の順番が列方向を優
先する０、８、１６、２４、３２、４０、４８、５
６、．．．、６３の順番にデコードされ、読み書きは列
方向に行われる。
ルポートラムである。カウンタ３４は、６ビットカウン
タであり、リードイネーブル信号が１のときインクリメ
ントされる。カウンタ３５は、６ビットカウンタであ
り、ライトイネーブル信号が１のときインクリメントさ
れる。カウンタ３４、３５は、共に入力開始信号によっ
てリセットされる。リードアドレスデコーダ３２は、メ
モリアドレス制御部１９からのメモリアドレス切替信号
に従って、カウンタ３４の値をデコードし、リードアド
レスを生成してデータの読み書きを行う。ライトアドレ
スデコーダ３３は、メモリアドレス制御部１９からのメ
モリアドレス切替信号に従って、カウンタ３５の値をデ
コードし、ライトアドレスを生成してデータの読み書き
を行う。メモリ１５のアドレス番地が図６に示すように
設定されている場合、カウンタ３４、３５のいずれも、
メモリアドレス切替信号が０の時は、カウンタ値そのも
のがアドレスになり、読み書きは行方向になされる。一
方、メモリアドレス切替信号が１の時は、行方向を優先
する０、１、２、３、．．．、６３の順番が列方向を優
先する０、８、１６、２４、３２、４０、４８、５
６、．．．、６３の順番にデコードされ、読み書きは列
方向に行われる。
【００２８】なお、上記メモリ１５の構成において、カ
ウンタ３４の値のほうがカウンタ３５の値よりも常に大
きいことになる。したがって、メモりセル３１において
未だデータの読み出しの行われていないアドレスに新た
なデータを上書きしてしまうことはない。
ウンタ３４の値のほうがカウンタ３５の値よりも常に大
きいことになる。したがって、メモりセル３１において
未だデータの読み出しの行われていないアドレスに新た
なデータを上書きしてしまうことはない。
【００２９】入力切替回路１７は、バイナリカウンタの
みで構成され、その出力信号である入力切替信号は入力
ピンからの入力が開始された場合に「０」にリセットさ
れ、１クロックごとにインクリメン卜される。したがっ
て、入力切替信号にしたがう入力切替回路１２の動作に
より、入力ピンから直列並列変換回路１１を介して入力
された入力データと、メモリ１５からty苦列並列変換回
路１６を介して読み出された読み出しデータとが、１ク
ロックごとに交互に１次元逆離散コサイン変換回路１３
に入力されることとなる。
みで構成され、その出力信号である入力切替信号は入力
ピンからの入力が開始された場合に「０」にリセットさ
れ、１クロックごとにインクリメン卜される。したがっ
て、入力切替信号にしたがう入力切替回路１２の動作に
より、入力ピンから直列並列変換回路１１を介して入力
された入力データと、メモリ１５からty苦列並列変換回
路１６を介して読み出された読み出しデータとが、１ク
ロックごとに交互に１次元逆離散コサイン変換回路１３
に入力されることとなる。
【００３０】メモリアドレス制御部１９は、バイナリカ
ウンタのみで構成され、その出力信号であるメモリアド
レス切替信号は初期値が「１」であり、入力ピンからの
入力が開始された場合にインクリメントされる。
ウンタのみで構成され、その出力信号であるメモリアド
レス切替信号は初期値が「１」であり、入力ピンからの
入力が開始された場合にインクリメントされる。
【００３１】次に、図４及び図５のタイムチャートを参
照して本実施例の動作について説明する。
照して本実施例の動作について説明する。
【００３２】本動作例において、Ｔ０以前はメモリアド
レス制御部１９から出力されるメモリアドレス切替信号
は「１」であったものとする。また、１次元逆離散コサ
イン変換回路１３の内部処理時間を５クロックとする。
データ振分回路１８は、入力切替制御回路１７から出力
される入力切替信号が「１」の時はメモリ１５にデータ
を送り、「０」の時は出力ピンにデータを出力するもの
とする。メモリ１５には、１回目の１次元逆離散コサイ
ン変換を施された１ブロック分の６４個のデータが格納
されている。このデータを前ブロックの１次元逆離散コ
サイン変換処理済みデータと称す。
レス制御部１９から出力されるメモリアドレス切替信号
は「１」であったものとする。また、１次元逆離散コサ
イン変換回路１３の内部処理時間を５クロックとする。
データ振分回路１８は、入力切替制御回路１７から出力
される入力切替信号が「１」の時はメモリ１５にデータ
を送り、「０」の時は出力ピンにデータを出力するもの
とする。メモリ１５には、１回目の１次元逆離散コサイ
ン変換を施された１ブロック分の６４個のデータが格納
されている。このデータを前ブロックの１次元逆離散コ
サイン変換処理済みデータと称す。
【００３３】Ｔ０において、入力ピンから直列並列変換
回路１１にデータ入力が開始されると、入力切替制御回
路１７の入力切替信号が「０」にリセットされ、メモリ
アドレス制御部１９のメモリアドレス切替信号が「１」
から「０」に変化する。この後、入力切替信号は１クロ
ックごとに「１」と「０」とを切替える。
回路１１にデータ入力が開始されると、入力切替制御回
路１７の入力切替信号が「０」にリセットされ、メモリ
アドレス制御部１９のメモリアドレス切替信号が「１」
から「０」に変化する。この後、入力切替信号は１クロ
ックごとに「１」と「０」とを切替える。
【００３４】直列並列変換回路１６は、Ｔ０の１クロッ
ク後から、メモリ１５に保存されている前ブロックの１
次元逆離散コサイン変換処理済みデータを１クロックご
とに１つずつ読み出す。このとき、メモリアドレス切替
信号が「０」なので、メモリ１５のアドレスの行方向に
データを読み出してゆく。
ク後から、メモリ１５に保存されている前ブロックの１
次元逆離散コサイン変換処理済みデータを１クロックご
とに１つずつ読み出す。このとき、メモリアドレス切替
信号が「０」なので、メモリ１５のアドレスの行方向に
データを読み出してゆく。
【００３５】Ｓ０において、入力データが直列並列変換
回路１１に８個入力されると、入力切替制御回路１７の
入力切替信号が「０」なので、直列並列変換回路１１か
ら入力データが１次元逆離散コサイン変換回路１３に出
力される（図４、Ｌ０）。Ｓ０の１クロック後は、入力
切替信号が「１」となるので、直列並列変換回路１６に
てメモリ１５から読み出されたデータ、すなわち前ブロ
ックのデータが１次元逆離散コサイン変換回路１３に出
力される（図４、Ｍ０）。以後、１クロックごとに、直
列並列変換回路１１の出力である入力データと、直列並
列変換回路１６の出力である前ブロックの１次元逆離散
コサイン変換済みのデータとが、交互に１次元逆離散コ
サイン変換回路１３に入力する。ここで、上述したよう
に１次元逆離散コサイン変換回路１３は、１クロックあ
たり２データを処理できるので、直列並列変換回路１
１、１６から交互に４回ずつデータ入力が行われる。ま
た、直列並列変換回路１１から４回、直列並列変換回路
１６から４回のデータ入力を行うと、８クロック経過す
るため、その間に直列並列変換回路１１、１６にそれぞ
れ蓄積された次の８個のデータが、引き続き１次元逆離
散コサイン変換回路１３に入力する。このため、１次元
逆離散コサイン変換回路１３は、入力待ちの状態となる
ことがなく、随時データを入力し続けることができる。
回路１１に８個入力されると、入力切替制御回路１７の
入力切替信号が「０」なので、直列並列変換回路１１か
ら入力データが１次元逆離散コサイン変換回路１３に出
力される（図４、Ｌ０）。Ｓ０の１クロック後は、入力
切替信号が「１」となるので、直列並列変換回路１６に
てメモリ１５から読み出されたデータ、すなわち前ブロ
ックのデータが１次元逆離散コサイン変換回路１３に出
力される（図４、Ｍ０）。以後、１クロックごとに、直
列並列変換回路１１の出力である入力データと、直列並
列変換回路１６の出力である前ブロックの１次元逆離散
コサイン変換済みのデータとが、交互に１次元逆離散コ
サイン変換回路１３に入力する。ここで、上述したよう
に１次元逆離散コサイン変換回路１３は、１クロックあ
たり２データを処理できるので、直列並列変換回路１
１、１６から交互に４回ずつデータ入力が行われる。ま
た、直列並列変換回路１１から４回、直列並列変換回路
１６から４回のデータ入力を行うと、８クロック経過す
るため、その間に直列並列変換回路１１、１６にそれぞ
れ蓄積された次の８個のデータが、引き続き１次元逆離
散コサイン変換回路１３に入力する。このため、１次元
逆離散コサイン変換回路１３は、入力待ちの状態となる
ことがなく、随時データを入力し続けることができる。
【００３６】１次元逆離散コサイン変換回路１３へのデ
ータ入力が開始されたＳ０から１次元逆離散コサイン変
換回路１３の内部処理時間にあたる５クロック（図４、
２００）が経過した後、１次元逆離散コサイン変換回路
１３から入力データに１次元逆離散コサイン変換を施し
たデータが１クロックで出力される（図４、Ｌ’０）。
このとき、入力切替制御回路１７の入力切替信号は
「１」であるので、データ振分回路１８は当該出力デー
タをメモリ１５へ送る。そして、当該データはメモリ１
５の決まったアドレスに書き込まれる。上記のように、
このサイクルではメモリアドレス切替信号は「０」なの
で、データはメモリ１５のアドレスの行方向に書き込ま
れる。ただし、上述したように、当該データはすでに前
ブロックのデータを読み出したアドレスに書き込むので
あって、データを上書きすることはない。
ータ入力が開始されたＳ０から１次元逆離散コサイン変
換回路１３の内部処理時間にあたる５クロック（図４、
２００）が経過した後、１次元逆離散コサイン変換回路
１３から入力データに１次元逆離散コサイン変換を施し
たデータが１クロックで出力される（図４、Ｌ’０）。
このとき、入力切替制御回路１７の入力切替信号は
「１」であるので、データ振分回路１８は当該出力デー
タをメモリ１５へ送る。そして、当該データはメモリ１
５の決まったアドレスに書き込まれる。上記のように、
このサイクルではメモリアドレス切替信号は「０」なの
で、データはメモリ１５のアドレスの行方向に書き込ま
れる。ただし、上述したように、当該データはすでに前
ブロックのデータを読み出したアドレスに書き込むので
あって、データを上書きすることはない。
【００３７】１次元逆離散コサイン変換回路１３からの
データ出力が開始されてから１クロック経過後、２度目
の１次元逆離散コサインを施された前ブロックの１次元
逆離散コサイン変換済みのデータが出力される（図４、
Ｍ’０）。このとき、入力切替制御回路１７の入力切替
信号は「０」であるので、データ振分回路１８は当該出
力データを出力ピンへ送る。そして、当該データは二次
元逆離散コサイン変換回路の外部へ出力される。
データ出力が開始されてから１クロック経過後、２度目
の１次元逆離散コサインを施された前ブロックの１次元
逆離散コサイン変換済みのデータが出力される（図４、
Ｍ’０）。このとき、入力切替制御回路１７の入力切替
信号は「０」であるので、データ振分回路１８は当該出
力データを出力ピンへ送る。そして、当該データは二次
元逆離散コサイン変換回路の外部へ出力される。
【００３８】以上のようにして、１次元逆離散コサイン
変換回路１３は、入力データに１回目の１次元逆離散コ
サイン変換を施したデータと、メモリ１５から読み出し
た前ブロックの１次元逆離散コサイン変換済みのデータ
に２回目の１次元逆離散コサイン変換を施したデータと
を、１クロックごとに２データずつ交互に出力する。そ
して、データ振分回路１８は、出力データをメモリ１５
と出力ピンへ１クロックごとに交互に切り替えて出力す
る。
変換回路１３は、入力データに１回目の１次元逆離散コ
サイン変換を施したデータと、メモリ１５から読み出し
た前ブロックの１次元逆離散コサイン変換済みのデータ
に２回目の１次元逆離散コサイン変換を施したデータと
を、１クロックごとに２データずつ交互に出力する。そ
して、データ振分回路１８は、出力データをメモリ１５
と出力ピンへ１クロックごとに交互に切り替えて出力す
る。
【００３９】Ｓ１において、入力ピンから入力された６
４個のデータと、前ブロックの１次元逆離散コサイン変
換済みの６４個のデータの全てに対して１次元逆離散コ
サイン変換が完了する。この時点で、入力ピンから入力
されたデータは１次元逆離散コサイン変換済みの１ブロ
ック分のデータとしてメモリ１５に書き込まれ、前ブロ
ックの１次元逆離散コサイン変換済みのデータは外部へ
出力されている。
４個のデータと、前ブロックの１次元逆離散コサイン変
換済みの６４個のデータの全てに対して１次元逆離散コ
サイン変換が完了する。この時点で、入力ピンから入力
されたデータは１次元逆離散コサイン変換済みの１ブロ
ック分のデータとしてメモリ１５に書き込まれ、前ブロ
ックの１次元逆離散コサイン変換済みのデータは外部へ
出力されている。
【００４０】メモリ１５に格納された当該データは、次
の入力ピンからのデータ入力が開始されると、１次元逆
離散コサイン変換済みの前ブロックのデータとして直列
並列変換回路１６に読み出される。このサイクルでは、
メモリアドレス切替信号が「０」から「１」に変化し、
メモリ１５からのデータの読み出しは列方向に行われ
る。これにより、読み出されたブロックデータは、２回
目の１次元逆離散コサイン変換が列方向に施される。
の入力ピンからのデータ入力が開始されると、１次元逆
離散コサイン変換済みの前ブロックのデータとして直列
並列変換回路１６に読み出される。このサイクルでは、
メモリアドレス切替信号が「０」から「１」に変化し、
メモリ１５からのデータの読み出しは列方向に行われ
る。これにより、読み出されたブロックデータは、２回
目の１次元逆離散コサイン変換が列方向に施される。
【００４１】以上の処理を繰り返すことにより、入力ピ
ンから入力されるブロックデータは、２データずつ１ク
ロックおきに１次元逆離散コサイン変換回路１３に入力
され、２回の１次元逆離散コサイン変換を施された後に
出力ピンから出力される。この間、１回目の１次元逆離
散コサイン変換を行う際には、当該ブロックデータの入
力の合間に１クロックおきに前ブロックのデータが処理
され、２回目の１次元逆離散コサイン変換を行う際に
は、当該ブロックデータの入力の合間に１クロックおき
に次ブロックのデータが処理されることとなる。したが
って、１次元逆離散コサイン変換回路１３において、デ
ータの入力待ちの状態となることはなく、随時データの
入力及び処理が行われることとなる。
ンから入力されるブロックデータは、２データずつ１ク
ロックおきに１次元逆離散コサイン変換回路１３に入力
され、２回の１次元逆離散コサイン変換を施された後に
出力ピンから出力される。この間、１回目の１次元逆離
散コサイン変換を行う際には、当該ブロックデータの入
力の合間に１クロックおきに前ブロックのデータが処理
され、２回目の１次元逆離散コサイン変換を行う際に
は、当該ブロックデータの入力の合間に１クロックおき
に次ブロックのデータが処理されることとなる。したが
って、１次元逆離散コサイン変換回路１３において、デ
ータの入力待ちの状態となることはなく、随時データの
入力及び処理が行われることとなる。
【００４２】これにより、図４のＴ０から図５のＳ１ま
での間の時間をＳとすると、ｋブロックのブロックデー
タに対して２次元逆離散コサイン変換を行うために要す
る時間は、図８に示すように、（ｋ＋１）Ｓとなる。上
述したように、従来の２次元逆離散コサイン変換回路に
おいて、１ブロックのブロックデータを処理するのに要
する時間を２Ｔとすれば、ｋブロックのブロックデータ
を処理するのに要する時間は、図７に示すように、２ｋ
Ｔである。図４及び図５を参照すると、時間Ｓと時間Ｔ
とはほとんど差がない。したがって、ｋが十分大きくな
ると、ｋブロックのブロックデータを処理するのに要す
る時間は、従来のほぼ半分となる。
での間の時間をＳとすると、ｋブロックのブロックデー
タに対して２次元逆離散コサイン変換を行うために要す
る時間は、図８に示すように、（ｋ＋１）Ｓとなる。上
述したように、従来の２次元逆離散コサイン変換回路に
おいて、１ブロックのブロックデータを処理するのに要
する時間を２Ｔとすれば、ｋブロックのブロックデータ
を処理するのに要する時間は、図７に示すように、２ｋ
Ｔである。図４及び図５を参照すると、時間Ｓと時間Ｔ
とはほとんど差がない。したがって、ｋが十分大きくな
ると、ｋブロックのブロックデータを処理するのに要す
る時間は、従来のほぼ半分となる。
【００４３】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。例えば、上記実施例では、１次元逆離散コサ
イン変換回路の内部処理時間を５クロックと仮定し、デ
ータ振分回路で１次元逆離散コサイン変換回路の出力デ
ータの出力先を切り替える場合に、入力切替制御回路の
入力切替信号が「１」のときにメモリに送り、「０」の
ときに出力ピンから出力しているが、１次元逆離散コサ
イン変換回路の内部処理時間が５クロック以外の時間で
あっても何ら差し支えない。この場合、データ振分回路
による出力先の切替えは、１次元逆離散コサイン変換回
路の内部処理時間が偶数クロックに対応する場合は入力
切替信号が「１」のときに出力ピンから出力し、「０」
のときメモリに送る。また、１次元逆離散コサイン変換
回路の内部処理時間が奇数クロックに対応する場合は入
力切替信号が「１」のときにメモリに送り、「０」のと
きに出力ピンから出力する。
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。例えば、上記実施例では、１次元逆離散コサ
イン変換回路の内部処理時間を５クロックと仮定し、デ
ータ振分回路で１次元逆離散コサイン変換回路の出力デ
ータの出力先を切り替える場合に、入力切替制御回路の
入力切替信号が「１」のときにメモリに送り、「０」の
ときに出力ピンから出力しているが、１次元逆離散コサ
イン変換回路の内部処理時間が５クロック以外の時間で
あっても何ら差し支えない。この場合、データ振分回路
による出力先の切替えは、１次元逆離散コサイン変換回
路の内部処理時間が偶数クロックに対応する場合は入力
切替信号が「１」のときに出力ピンから出力し、「０」
のときメモリに送る。また、１次元逆離散コサイン変換
回路の内部処理時間が奇数クロックに対応する場合は入
力切替信号が「１」のときにメモリに送り、「０」のと
きに出力ピンから出力する。
【００４４】また、本発明では、入力ピンから入力した
新たなブロックデータと１次元逆離散コサイン変換処理
を１回行った前ブロックデータとを、１クロックごとに
交互に１次元逆離散コサイン変換回路へ入力している
が、１クロックごとではなく２クロックあるいは４クロ
ックごとに切り替えて入力するようにしてもよい。この
場合、入力切替回路及びデータ振分回路の切替タイミン
グを１次元逆離散コサイン変換回路の設定に応じて、適
宜修正することが必要である。
新たなブロックデータと１次元逆離散コサイン変換処理
を１回行った前ブロックデータとを、１クロックごとに
交互に１次元逆離散コサイン変換回路へ入力している
が、１クロックごとではなく２クロックあるいは４クロ
ックごとに切り替えて入力するようにしてもよい。この
場合、入力切替回路及びデータ振分回路の切替タイミン
グを１次元逆離散コサイン変換回路の設定に応じて、適
宜修正することが必要である。
【００４５】さらに、本発明は、２次元逆離散コサイン
変換の逆変換あたる２次元離散コサイン変換にも適用で
きる。すなわち、本発明の構成における１次元逆離散コ
サイン変換回路を１次元離散コサイン変換回路に置き換
え、本発明と同様の動作及び制御を行うことにより２次
元離散コサイン変換を実現することができる。
変換の逆変換あたる２次元離散コサイン変換にも適用で
きる。すなわち、本発明の構成における１次元逆離散コ
サイン変換回路を１次元離散コサイン変換回路に置き換
え、本発明と同様の動作及び制御を行うことにより２次
元離散コサイン変換を実現することができる。
【００４６】
【発明の効果】以上説明したように、本発明の２次元逆
離散コサイン変換回路によれば、１次元逆離散コサイン
変換回路へのデータの入力において待ち時間を作らず効
率よくデータを入力することができるため、複数のブロ
ックデータに対して２次元逆離散コサイン変換処理を実
行するのに要する処理時間の短縮を図ることができると
いう効果がある。処理対象のブロックデータの数が十分
に多ければ従来のほぼ半分に短縮できる。
離散コサイン変換回路によれば、１次元逆離散コサイン
変換回路へのデータの入力において待ち時間を作らず効
率よくデータを入力することができるため、複数のブロ
ックデータに対して２次元逆離散コサイン変換処理を実
行するのに要する処理時間の短縮を図ることができると
いう効果がある。処理対象のブロックデータの数が十分
に多ければ従来のほぼ半分に短縮できる。
【００４７】また、本発明は、回路規模を変えることな
く、回路の制御を工夫することによって上記の効果を得
ているため、上記効果の実現が容易である。
く、回路の制御を工夫することによって上記の効果を得
ているため、上記効果の実現が容易である。
【図１】 本発明の１実施例による２次元逆離散コサイ
ン変換回路の構成を示すブロック図である。
ン変換回路の構成を示すブロック図である。
【図２】 本実施例の１次元逆離散コサイン変換回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】 本実施例のメモリの構成を示すブロック図で
ある。
ある。
【図４】 本実施例の動作を表すタイミングチャートで
ある。
ある。
【図５】 本実施例の動作を表すタイミングチャートで
ある。
ある。
【図６】 メモリのアドレスを表す図である。
【図７】 従来の２次元逆離散コサイン変換回路による
ブロックデータの処理時間を示すタイムチャートであ
る。
ブロックデータの処理時間を示すタイムチャートであ
る。
【図８】 本実施例の２次元逆離散コサイン変換回路に
よるブロックデータの処理時間を示すタイムチャートで
ある。
よるブロックデータの処理時間を示すタイムチャートで
ある。
【図９】 従来の２次元逆離散コサイン変換回路の構成
を示すブロック図である。
を示すブロック図である。
【図１０】 従来の２次元逆離散コサイン変換回路の動
作を表すタイミングチャートである。
作を表すタイミングチャートである。
【図１１】 従来の２次元逆離散コサイン変換回路の動
作を表すタイミングチャートである。
作を表すタイミングチャートである。
１１、１４、１６ 直列並列変換回路 １２ 入力切替回路 １３ １次元逆離散コサイン変換回路 １５ メモリ １７ 入力切替制御回路 １８ データ振分回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/14 H03M 7/30 H04N 1/41 H04N 7/30 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】 複数のデータから成るブロックデータに
対して１次元逆離散コサイン変換を２回施すことにより
２次元逆離散コサイン変換を行う２次元逆離散コサイン
変換回路において、 外部から入力された新たな入力データを並列変換して出
力する第１の直列並列変換手段と、 すでに１回目の１次元逆離散コサイン変換を施された前
ブロックのデータを格納する記憶手段と、 前記記憶手段から前記前ブロックのデータを取得し並列
変換して出力する第２の直列並列変換手段と、 前記第１の直列並列変換手段から出力された並列変換後
のデータと前記第２の直列並列変換手段から出力された
並列変換後のデータとを入力し一方を選択的に切替えて
出力する入力切替手段と、 前記入力切替手段の動作を制御する入力切替制御手段
と、 前記入力切替手段を介して入力したデータに対し、１次
元逆離散コサイン変換を行う１次元逆離散コサイン変換
手段と、 前記１次元逆離散コサイン変換手段の出力データを直列
変換して出力する第３の直列並列変換手段と、 前記入力切替制御手段による前記入力切替手段の制御に
基づいて、前記第３の直列変換手段の出力データの出力
先を切替制御し、１回目の１次元逆離散コサイン変換を
施したデータを前記記憶手段へ送り、２回目の１次元逆
離散コサイン変換を施したデータを外部へ出力するデー
タ振分手段とを備え、 前記入力切替制御手段は、所定の動作クロックごとに、
前記第１の直列並列変換手段から出力されたデータと前
記第２の直列並列変換手段から出力されたデータとを、
交互に間断なく出力するように前記入力切替手段を制御
し、 前記データ振分手段は、前記入力切替制御手段による前
記入力切替手段の切替のタイミングを基準とし、前記１
次元逆離散コサイン変換手段の内部処理時間分遅延した
タイミングで、前記第３の直列並列変換手段の出力デー
タの出力先を切替えることを特徴とする２次元逆離散コ
サイン変換回路。 - 【請求項２】 前記入力切替制御手段は、前記入力切替
手段の切替えを指示する入力切替信号を、所定の動作ク
ロックごとに送信し、 前記入力切替手段は、前記入力切替信号を受信したこと
を条件に、出力データの切替えを行い、 前記データ振分手段は、前記入力切替信号を受信したこ
とを条件に、前記１次元逆離散コサイン変換手段の内部
処理時間分の遅延を考慮した設定にしたがって、前記第
３の直列並列変換手段の出力データの出力先を切替える
ことを特徴とする請求項１に記載の２次元逆離散コサイ
ン変換回路。 - 【請求項３】 前記入力切替制御手段は、前記入力切替
手段の切替えを指示する入力切替信号を、１動作クロッ
クごとに送信し、 前記入力切替手段は、前記入力切替信号を受信したこと
を条件に、１動作クロックごとに出力データの切替えを
行い、 前記データ振分手段は、前記入力切替信号を受信したこ
とを条件に、前記１次元逆離散コサイン変換手段の内部
処理時間分の遅延を考慮した設定にしたがって、１動作
クロックごとに前記第３の直列並列変換手段の出力デー
タの出力先を切替えることを特徴とする請求項１に記載
の２次元逆離散コサイン変換回路。 - 【請求項４】 複数のデータから成るブロックデータに
対して１次元逆離散コサイン変換を２回施すことにより
２次元逆離散コサイン変換を行う２次元逆離散コサイン
変換回路において、 所定のデータに対する１次元逆離散コサイン変換を行う
１次元逆離散コサイン変換手段と、 外部から入力された入力データ、または既に１回目の１
次元逆離散コサイン変換を施された前ブロックのデータ
とを、それぞれ並列変換すると共に、交互に間断なく前
記１次元逆離散コサイン手段へ送る切り替え手段と、 前記１次元逆離散コサイン変換手段の出力データを受け
付けて、１回目の１次元逆離散コサイン変換を施された
前記ブロックデータを前記切り替え手段へ送り、２回目
の１次元逆離散コサイン変換を施された前記ブロックデ
ータを外部へ出力する振分手段とを備えることを特徴と
する２次元逆離散コサイン変換回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP27163196A Expired - Fee Related JP3092526B2 (ja) | 1996-09-20 | 1996-09-20 | ２次元逆離散コサイン変換回路 |
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-
1997
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