JP3441613B2

JP3441613B2 - 逐次型順序変換装置

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Publication number: JP3441613B2
Application number: JP05460797A
Authority: JP
Inventors: 洋二蟹江; 一雅鬼追
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-04-11
Filing date: 1997-03-10
Publication date: 2003-09-02
Anticipated expiration: 2017-03-10
Also published as: JPH09330268A; US5956755A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル集積回
路中において、入力データの順序を特定の規則に従って
入れ替えて出力する逐次型順序変換装置に関する。

【０００２】

【従来の技術】デジタルＶＴＲ信号の符号化/復号化時
等に、ある規則に従って信号列の順序を逐次変換したり
元に戻したりする逐次型順序変換装置が必要となる。こ
のような逐次型順序変換装置として次のようなものがあ
る。

【０００３】図１９は、従来の逐次型順序変換装置に適
用される変換規則の一例を示す図である。この変換規則
は、１６個のデータを１組として変換を行う変換規則の
例であり、次々に入力されるデータは、１６個を１組と
して図１９に示す規則に従って順序を入れ換えて出力さ
れる。ここで、１個のデータは、例えば８ビットの２進
数とする。また、上記変換規則は２種類あり、外部から
の指定によって変換規則が切り換えられる。本逐次型順
序変換装置に順番に入力されたデータは、上記変換規則
に従って順序が入れ換えられて(順変換)出力される。ま
た、上記変換規則に従って順序が入れ換えられたデータ
が元の順序に戻される(逆変換)。

【０００４】図１８は、上記従来の逐次型順序変換装置
の具体的回路構成を示す。この逐次型順序変換装置は、
データ入力端子１から入力されたデータを一旦書き込ん
で記憶しておく第１ＲＡＭ(ランダム・アクセス・メモリ)
２および第２ＲＡＭ３を有している。そして、順番に入
力されてくるデータを第１ＲＡＭ２あるいは第２ＲＡＭ
３上における上記変換規則に従ったアドレス位置に一旦
書き込み、そうした後にアドレス０番からシーケンシャ
ルに読み出すことによって、所望の順序に入れ換えられ
たデータをデータ出力端子４から出力する。つまり、本
逐次型順序変換装置においては、上記ＲＡＭ２,３への
書き込み時には、変換規則に従ったランダムアクセスを
行う一方、ＲＡＭ２,３からの読み出し時にはシーケン
シャルアクセス(アクセス０番から順次昇順にアクセス
する)を行うのである。

【０００５】尚、上記ＲＡＭ２,３への書き込み時にシ
ーケンシャルアクセスを行う一方、ＲＡＭ２,３からの
読み出し時に上記変換規則に従ったランダムアクセスを
行っても、同様の結果が得られる。

【０００６】上記アドレス変換表メモリ５は、図１９に
示すような変換規則がテーブル化された４種類の変換表
０-０,０-１,１-０,１-１が書き込まれた読み出し専用
メモリである。そして、各変換表には、互いに対となっ
ている「入力時の順序番号」と「出力時の順序番号」と
が書き込まれており、アドレス入力端子１８から「入力
時の順序番号」と同じ入力アドレスが入力アドレスバス
１２に与えられると、対応する「出力時の順序番号」を
変換アドレスバス９に出力するのである。

【０００７】ここで、上記変換表０-０には変換規則０
の順変換規則が書き込まれている。また、変換表０-１
には変換規則０の逆変換規則が書き込まれている。ま
た、変換表１-０には変換規則１の順変換規則が書き込
まれている。また、変換表１-１には変換規則１の逆変
換規則が書き込まれている。そして、何れの変換表の場
合にも、データが書き込まれようとするＲＡＭ２,３に
は、変換アドレスバス９を介して「出力時の順序番号」
(入力アドレスに対応付けられた変換アドレス)が書き込
みアドレスとして与えられる。それと同時に、データが
読み出されようとするＲＡＭ３,２には、入力アドレス
バス１２を介して入力アドレスが読み出しアドレスとし
て与えられる。

【０００８】そして、上記アドレス変換表メモリ５に対
する変換表の指定は、表選択入力端子１９からの出力信
号と順/逆変換選択端子２０からの出力信号とによって
行われる。すなわち、図２０に示すように、表選択入力
端子１９の出力信号の論理レベルが“０"の場合には変
換規則０が指定される一方、“１"の場合には変換規則
１が指定される。また、順/逆変換選択端子２０の出力
信号の論理レベルが“０"の場合には順変換が指定され
る一方、“１"の場合には逆変換が指定される。したが
って、上記表選択入力端子１９の出力信号の論理レベル
ｘと順/逆変換選択端子２０の出力信号の論理レベルｙ
との組み合わせ(ｘ,ｙ)が(０,０)の場合には、変換表０
-０が指定される。同様に、(０,１)の場合には変換表０
-１が指定され、(１,０)の場合には変換表１-０が指定
され、(１,１)の場合には変換表１-１が指定されるので
ある。

【０００９】このように、データの種類に応じて異なる
変換規則に従って変換したい場合には、必要とする複数
の各変換規則をテーブル化してアドレス変換表メモリ５
に格納しておき、変換の都度必要な変換表をアドレス変
換表メモリ５から読み出して使用するのである。

【００１０】書き込みメモリ選択端子７からの信号の論
理レベルが“１"(第１ＲＡＭ２書き込み/第２ＲＡＭ３
読み出し時)の場合には、第１セレクタ８は変換アドレ
スバス９からの信号を選択して第１ノード１０に出力す
る。一方、第２セレクタ１１は入力アドレスバス１２か
らの信号を選択して第２ノード１３に出力する。これに
対して、書き込みメモリ選択端子７からの信号の論理レ
ベルが“０"(第２ＲＡＭ３書き込み/第１ＲＡＭ２読み
出し時)の場合には、第１セレクタ８は入力アドレスバ
ス１２からの信号を選択して第１ノード１０に出力す
る。一方、第２セレクタ１１は変換アドレスバス９から
の信号を選択して第２ノード１３に出力する。

【００１１】読み出しメモリ選択端子１４からの信号の
論理レベルが“１"(第２ＲＡＭ３読み出し/第１ＲＡＭ
２書き込み時)の場合には、第３セレクタ１５は第４ノ
ード１７とデータ出力端子４とを接続する。これに対し
て、“０"(第１ＲＡＭ２読み出し/第２ＲＡＭ３書き込
み時)の場合には、第３セレクタ１５は第３ノード１６
とデータ出力端子４とを接続する。

【００１２】以下、図１８に示す逐次型順序変換装置に
よって行われる入力データの順序変換について、図２１
に示す信号変化図に従って説明する。上記ＲＡＭ２,３
は、夫々１６個のデータを記憶できる。入力データは、
クロック入力端子６からのクロックに同期して、データ
入力端子１から１セット１６個で入力されてくる。

【００１３】先ず、上記書き込みメモリ選択端子７から
の信号の論理レベルが“１"になると、データ入力端子
１からの第１組の１６個のデータが第１ＲＡＭ２に書き
込まれる。次に、書き込みメモリ選択端子７および読み
出しメモリ選択端子１４からの信号の論理レベルが
“０"になる。そうすると、データ入力端子１からの第
２組の１６個のデータが第２ＲＡＭ３に書き込まれる。
その間に、第１ＲＡＭ２から第１組の１６個のデータが
順次読み出されてデータ出力端子４に送出される。次
に、書き込みメモリ選択端子７および読み出しメモリ選
択端子１４からの信号の論理レベルが“１"になる。そ
うすると、データ入力端子１からの第３組の１６個のデ
ータが第１ＲＡＭ２に書き込まれる。その間に、第２Ｒ
ＡＭ３から第２組の１６個のデータが順次読み出されて
データ出力端子４に送出される。以下、上述の動作が繰
り返される。

【００１４】その結果、図２１に示すように、第１ＲＡ
Ｍ２に対しては、データのランダム書き込みとデータの
シーケンシャル読み出しとが交互に行われる。また、第
２ＲＡＭ３に対しては、データのシーケンシャル読み出
しとデータのランダム書き込みとが第１ＲＡＭ２と逆位
相で交互に行われる。また、データ出力端子４へは、第
２ＲＡＭ３から読み出されたデータと第１ＲＡＭ２から
読み出されたデータとが交互に出力される。

【００１５】上述のように、従来の逐次型順序変換装置
においては、上記表選択入力端子１９の出力信号と順/
逆変換選択端子２０の出力信号とに基づいて使用する変
換表が指定され、アドレス入力端子１８から“０"〜
“１５"のアドレス値がシーケンシャルに入力される。
そうすると、入力アドレスバス１２には指定された変換
表における「入力時の順序番号」と同じ入力アドレス信
号が“０"からシーケンシャルに出力される一方、変換
アドレスバス９には上記指定された変換表における対応
する「出力時の順序番号」が出力される。そして、上記
書き込みメモリ選択端子７からの信号に応じて、書き込
みＲＡＭ２,３に対応したセレクタ８,１１は、上記変換
アドレスバス９からの「出力時の順序番号」を書き込み
アドレスとして書き込みＲＡＭ２,３に送出する。一
方、読み出しＲＡＭ３,２に対応したセレクタ１１,８
は、入力アドレスバス１２からの入力アドレスを読み出
しアドレスとして読み出しＲＡＭ３,２に送出するので
ある。

【００１６】図２２は、上記ＲＡＭ２,３の内部構成の
一部を示す図である。上述のようにしてセレクタ８,１
１からアドレスバス２１に送出された入力アドレス(読
み出しアドレス)/変換アドレス(書き込みアドレス)信号
は、デコーダ２２によってデコードされる。そして、こ
のデコード結果に従って何れかのワード線２３が活性状
態となる。そして、活性化されたワードにビット線２
４,…,２４を介してデータが書き込まれたり、活性化さ
れたワードのデータがビット線２４,…,２４を介して読
み出される。

【００１７】尚、図１８における逐次型順序変換装置に
おいては、１組１６個の８ビットデータが第１,第２Ｒ
ＡＭ２,３に対して書き込み/読み出しされるから、両Ｒ
ＡＭ２,３は８ビットのデータを記憶する１６個のワー
ドから成る。したがって、ワード線２３は１６本であ
り、ビット線２４は８本である。また、両ＲＡＭ２,３
における１６個のワードを独立して指定する必要がある
ため、アドレスバス２１は４ビット分の信号線を必要と
する。

【００１８】そして、このようにして読み出しＲＡＭ
３,２から読み出されたデータは、読み出しメモリ選択
端子１４からの信号に応じて第３セレクタ１５によって
接続されたデータ出力端子４に出力される。

【００１９】ところで、特開平５−２０７２８９号公報
に開示されているように、上記変換規則の特性によって
は、第１ポートと第２ポートとを有する１組のデータ分
の記憶容量を有するデュアルポートメモリを用いること
によって、図１８における第１ＲＡＭ２および第２ＲＡ
Ｍ３とを１面のＲＡＭで構成できることが知られてい
る。

【００２０】図２３は、上記特開平５−２０７２８９号
公報に開示されデュアルポートメモリの構成図を示す。
このデュアルポートメモリ２５においては、第１ポート
２６aに入力される入力データを、書き込みアドレス入
力端子２７に入力される書き込みアドレスに従って書き
込む。そして、この書き込まれたデータは、読み出しア
ドレス入力端子２８に入力される読み出しアドレスに従
って第２ポート２６bから読み出すようになっている。
ここで、読み出しアドレスは、遅延部２９によって所定
時間だけ遅延された書き込みアドレス信号に基づいて読
み出しアドレス生成部３０によって生成される。

【００２１】次に、図２３に示すデュアルポートメモリ
２５を、図１８に示す逐次型順序変換装置に適用した場
合を考える。このような、上記デュアルポートメモリ２
５を用いた逐次型順序変換装置を実現するには、以下の
ようにすればよい。すなわち、図１８におけるデータ入
力端子１からの入力データをデュアルポートメモリ２５
の第１ポート２６aに入力する一方、アドレス入力端子
１８からの入力アドレス信号を書き込みアドレス入力端
子２７に入力する。さらに、上記入力アドレス信号を遅
延してアドレス変換表メモリ５に与え、出力される変換
アドレスをデュアルポートメモリ２５の読み出しアドレ
ス入力端子２８に供給する。そして、デュアルポートメ
モリ２５の第２ポート２６bから読み出されたデータを
データ出力端子４に送出する。

【００２２】したがって、この逐次型順序変換装置の場
合には、シーケンシャル書き込みランダム読み出しとな
り、図１８に示す逐次型順序変換装置の場合のランダム
書き込みシーケンシャル読み出しとは逆になる。但し、
何れの場合にも、順序変換後に出力されるデータの順番
は同じである。図２４は、上記デュアルポートメモリ２
５を用いた逐次型順序変換装置によって、図１９に示す
変換表０-０を用いた順序変換を行う場合の第１組のデ
ータの読み出しアドレス,第２組のデータの書き込みア
ドレスおよび第２組のデータの読み出しアドレスの推移
を示す。

【００２３】図２４から分かるように、上記デュアルポ
ートメモリ２５を用いた変換表０−０に基づく順序変換
の場合には、上記遅延は７クロック〜９クロック分の遅
延であれば、デュアルポートメモリ２５に書き込まれた
データを破壊することなく読み出すことができる。尚、
図２４は、遅延が８クロック分の場合を示している。

【００２４】

【発明が解決しようとする課題】しかしながら、上記従
来の逐次型順序変換装置においては、以下のような問題
がある。先ず、図１８に示すＲＡＭを２固有する逐次型
順序変換装置について述べる。（１）上記アドレス変換表メモリ５には、１種類の変換
規則当たり順変換用の変換表と逆変換用の変換表との２
つの変換表を記憶しておく必要がある。したがって、変
換規則０と変換規則１との２種類の変換規則がある場合
には、４（２×２)つの変換表を記憶しておく必要があ
る。ところで、順変換と逆変換とは、１つの変換規則を
互いに逆方向に辿るだけであるから、順変換用の変換表
と逆変換用の変換表との何れか一方を記憶しておけば事
足りる。つまり、従来の逐次型順序変換装置において
は、本来不必要な変換表をも記憶しているために、アド
レス変換表メモリ５の記憶容量が不必要に大きくなると
いう問題がある。

【００２５】（２）上記２つのセレクタ８,１１は、書
き込みメモリ選択端子７からの信号に応じて、変換アド
レスバス９からの「出力時の順序番号(書き込みアドレ
ス)」と入力アドレスバス１２からの入力アドレス(読み
出しアドレス)との何れかを選択する。したがって、２
つのセレクタ８,１１の夫々まで、変換アドレスバス９
と入力アドレスバス１２との２本のアドレスバスを配線
しておく必要がある。ところで、一般に、集積回路内に
おけるバスは配線長が長く、レイアウト面積が大きく負
荷容量も大きくなる。したがって、バスを介して信号を
伝搬する場合には大きな電力を要する。そのために、バ
スの長さをできるだけ短くするのが望ましいのである。
ここで、各ＲＡＭ２,３の夫々は、書き込み時において
も読み出し時においても、変換アドレスバス９からの書
き込アドレスあるいは入力アドレスバス１２からの読み
出しアドレスの何れか一方のみを必要とする。しかも、
上述したごとく、書き込みアドレス(出力時の順序番号)
と読み出しアドレス(入力アドレス)とは、変換表上にお
いて１対１に対応している。したがって、書き込みアド
レスは読み出しアドレスから導き出すことができ、入力
アドレスバス１２のみを形成しておけば事足りるのであ
る。つまり、従来の逐次型順序変換装置においては、本
来不必要な変換アドレスバス９をも形成しているために
バスの長さが不必要に長くなって、回路面積を不必要に
大きくし、電力消費が不必要に大きくなるという問題が
ある。

【００２６】また、図１８に示す逐次型順序変換装置の
２個のＲＡＭ２,３に変えて図２３に示す１組分のデー
タ容量を有するデュアルポートメモリ２５を使用して、
データの記憶容量の削減を図った逐次型順序変換装置の
場合には、以下のような問題がある。単に、１組の入力
データの順序を入れ換えて出力する場合を考えた場合に
は、デュアルポートメモリ２５に１組分のデータの書き
込みが終了する前に読み出しを開始することによって、
特開平５−２０７２８９号公報に開示されているように
１組分のデータ容量を有するデュアルポートメモリ２５
で事足りる。

【００２７】ところで、周知のように、近年では、電子
機器におけるディジタル技術が進歩しており、その中で
も、伝送や記録のためにより少ないビットレートで画像
データを符号化することを目的とした帯域圧縮技術が大
幅に進歩してきている。この帯域圧縮技術としては、予
測符号化方式や直交符号化方式等(「ＴＶ画像の多次元処
理」吹抜敬彦著、日刊工業新聞社刊を参照)の各種方式
が開発されている。

【００２８】現在では、ディジタル画像処理データを帯
域圧縮する技術の標準化がなされている。その標準化に
よれば、ラスタ順序に配列された１組の量子化係数をジ
グザグ順序に順序変換し、順序変換後の量子化係数に基
づいて量子化処理を行う。上記量子化処理は一種の情報
切り捨て処理であり、この量子化処理を効率よく行うた
めには、１組の入力データ中の最大値を求める必要があ
る。したがって、上述の逐次型順序変換装置から順序変
換後のデータが出力される時点で１組の入力データ中の
最大値が求められていない限り、量子化処理を実行する
ことができないのである。

【００２９】このことは、上記逐次型順序変換装置に続
く処理が量子化処理である場合に限ったことではなく、
また、１組の入力データから得る情報は最大値である必
要もない。一般的に、後に続く処理に応じて、１組の入
力データ中の最小値を判定しなければならない場合や、
１組の入力データの合計を求めておく必要がある場合等
があり、それらの場合にも逐次型順序変換装置から順序
変換後のデータが出力される時点で１組の入力データ中
の上記各情報が得られている必要がある。つまり、上記
逐次型順序変換装置からのデータの読み出しは、少なく
とも１組のデータの総てがメモリに書き込まれた後に開
始しなければならないのである。

【００３０】したがって、図１８に示す逐次型順序変換
装置の２個のＲＡＭ２,３に変えて図２３に示すデュア
ルポートメモリ２５を使用した逐次型順序変換装置にお
いては、デュアルポートメモリ２５に１組分のデータの
書き込みが終了する前に読み出しを開始したとしても、
１組の入力データに関する上記各情報が得られて次の処
理が開始できるまで別のメモリに記憶しておかなければ
ならず、図１８に示す逐次型順序変換装置のメモリ容量
を削減するという効果が得られないという問題がある。

【００３１】上記逐次型順序変換装置のデュアルポート
メモリ２５からのデータの読み出しのタイミングに上述
のような制約がある以上、図１８に示す逐次型順序変換
装置の２個のＲＡＭ２,３を、単に、図２３に示す１組
分のデータ容量を有するデュアルポートメモリ２５に置
き換えただけでは、上述のごとく後に続く処理をも考慮
して、複数種類の変換規則に対応可能なデュアルポート
メモリを用いた逐次型順序変換装置は得られないのであ
る。

【００３２】そこで、この発明の目的は、アドレス変換
表メモリの記憶容量が小さい逐次型順序変換装置、回路
面積が小さくて電力消費が少ない逐次型順序変換装置、
および、１組のデータの書き込み終了後にデータの読み
出しを行い且つ書き込みと読み出しとを互いに独立に並
行して実行できる複数種類の変換規則に対応可能な小記
憶容量のデュアルポートメモリを用いた逐次型順序変換
装置を提供することにある。

【００３３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、入力アドレスを生成するア
ドレス生成手段と、上記入力アドレスから変換アドレス
を得るための変換表が格納されて,上記入力アドレス信
号が与えられると,この入力アドレス信号に対応した変
換アドレス信号を出力するアドレス変換表メモリと、書
き込みポートと読み出しポートとを有して,データが書
き込まれるデュアルポートメモリと、上記入力アドレス
信号及び変換アドレス信号が入力されると共に,モード
選択端子からの第１のモードを表すアドレス選択制御信
号を受けた場合には,上記入力アドレス信号を書き込み
アドレス信号として上記デュアルポートメモリに供給す
る一方,上記変換アドレス信号を読み出しアドレス信号
として上記デュアルポートメモリに供給し,第２のモー
ドを表すアドレス選択制御信号を受けた場合には,上記
変換アドレス信号を書き込みアドレス信号として上記デ
ュアルポートメモリに供給する一方,上記入力アドレス
信号を読み出しアドレス信号として上記デュアルポート
メモリに供給するアドレス選択手段を備えると共に、上
記デュアルポートメモリの書き込みポートには１組Ｎ個
のデータが順次入力されるようになっており、上記デュ
アルポートメモリは、上記１組のデータの入力順番をｉ
とし、出力順番をｆiとし、総ての変換規則に関する│
ｆi−ｉ│の最大値をＤmaxとした場合に、(Ｎ＋Ｄmax)
個のデータ分の記憶容量を有しており、上記デュアルポ
ートメモリに対する前回の書き込み領域の最終アドレス
の次アドレスを指定するアドレス信号と、上記アドレス
選択手段からの書き込みアドレス信号および読み出しア
ドレス信号とに基づいて、上記デュアルポートメモリに
対する次回の書き込みアドレスと次々回の読み出しアド
レスとを設定するアドレス設定手段を備えたことを特徴
としている。

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】上記構成によれば、アドレス選択手段が第
１のモードを表すアドレス選択制御信号を受けた場合に
は、上記デュアルポートメモリに対して、入力アドレス
信号に応じた書き込みと変換アドレス信号に応じた読み
出しとが行われる。つまり、順変換が行われるのであ
る。これに対して、第２のモードを表すアドレス選択制
御信号を受けた場合には、上記デュアルポートメモリに
対して、上記変換アドレス信号に応じた書き込みと入力
アドレス信号に応じた読み出しとが行われる。つまり、
第１のモードにおける変換の逆変換が行われるのであ
る。こうして、１面のデュアルポートメモリを用いてデ
ータの順序変換を行う場合に、１つの変換表で順/逆変
換が行われる。

【００４３】

【００４４】さらに、上記デュアルポートメモリの記憶
容量は、１組Ｎ個のデータ分の記憶容量よりも上記Ｄma
x個のデータ分だけ大きくなっている。したがって、上
記デュアルポートメモリを用いて順序変換を行う場合
に、１組のデータの書き込み終了後にこのデータの読み
出しを行い、且つ、書き込みと読み出しとを互いに独立
に並行して行うことが可能となる。さらに、上記Ｄmax
は総ての変換規則に関する│ｆi−ｉ│の最大値である
から、複数種類の変換規則に対応可能であり、上記デュ
アルポートメモリの記憶容量を(Ｎ＋Ｄmax)個とするこ
とによって最小の記憶容量にできる。

【００４５】

【００４６】さらに、上記デュアルポートメモリに対す
る前回の書き込み領域の最終アドレスの次アドレスを指
定するアドレス信号と、上記アドレス選択手段からの書
き込みアドレス信号および読み出しアドレス信号とに基
づいて、アドレス設定手段によって、上記デュアルポー
トメモリに対する実際の書き込みアドレスおよび読み出
しアドレスの設定が行われる。こうして、上記デュアル
ポートメモリに対して、上記１組のデータの書き込み終
了後にこのデータの読み出しが行われ、且つ、書き込み
と読み出しとが互いに独立に並行して行われる。

【００４７】また、請求項２に係る発明は、入力アドレ
スを生成するアドレス生成手段と、上記入力アドレスか
ら変換アドレスを得るための変換表が格納されて,上記
入力アドレス信号が与えられると,この入力アドレス信
号に対応した変換アドレス信号を出力するアドレス変換
表メモリと、書き込みポートと読み出しポートとを有し
て,データが書き込まれるデュアルポートメモリと、上
記入力アドレス信号及び変換アドレス信号が入力される
と共に,モード選択端子からの第１のモードを表すアド
レス選択制御信号を受けた場合には,上記入力アドレス
信号を書き込みアドレス信号として上記デュアルポート
メモリに供給する一方,上記変換アドレス信号を読み出
しアドレス信号として上記デュアルポートメモリに供給
し,第２のモードを表すアドレス選択制御信号を受けた
場合には,上記変換アドレス信号を書き込みアドレス信
号として上記デュアルポートメモリに供給する一方,上
記入力アドレス信号を読み出しアドレス信号として上記
デュアルポートメモリに供給するアドレス選択手段を備
えると共に、上記デュアルポートメモリの書き込みポー
トには１組２ｍ個のデータが順次入力されるようになっ
ており、上記１組のデータの入力順番をｉとし、出力順
番をｆiとし、総ての変換規則に関する│ｆi−ｉ│の最
大値をＤmaxとし、ｍ≧Ｄmaxであり、上記デュアルポー
トメモリの記憶容量は３ｍ個のデータ分の記憶容量であ
って、上記デュアルポートメモリは,ｍ個のデータ分の
記憶容量ずつ３つの書き込み領域に区分されていると共
に、上記デュアルポートメモリに対する次回の書き込み
領域を指定する領域指定信号と,上記アドレス選択手段
からの書き込みアドレス信号および読み出しアドレス信
号とに基づいて,上記デュアルポートメモリに対する次
回の書き込みアドレスと次々回の読み出しアドレスとを
設定するアドレス設定手段を備えたことを特徴としてい
る。

【００４８】上記構成によれば、上記デュアルポートメ
モリの記憶容量をｍ個のデータ分の記憶容量ずつ３等分
して得られた書き込み領域のうち順次切り換わる連続し
た２つの書き込み領域に対して書き込みを行うことによ
って、１組のデータの書き込み終了後にこのデータの読
み出しを行い、且つ、書き込みと読み出しとを互いに独
立に並行して行うことが可能となる。さらに、上記ｍ
は、総ての変換規則に関する│ｆi−ｉ│の最大値Ｄmax
以上であるから、複数種類の変換規則に対応可能であ
る。

【００４９】

【００５０】さらに、上記領域指定信号と上記アドレス
選択手段からの書き込みアドレス信号および読み出しア
ドレス信号とに基づいて、アドレス設定手段によって、
上記デュアルポートメモリに対する実際の書き込みアド
レスおよび読み出しアドレスの設定が行われる。こうし
て、上記デュアルポートメモリの上記３等分された書き
込み領域のうち順次切り換わる連続した２つの書き込み
領域に対して、１組のデータが書き込まれた後にこの書
き込まれたデータが読み出される。

【００５１】また、請求項３に係る発明は、入力アドレ
スを生成するアドレス生成手段と、上記入力アドレスか
ら変換アドレスを得るための変換表が格納されて,上記
入力アドレス信号が与えられると,この入力アドレス信
号に対応した変換アドレス信号を出力するアドレス変換
表メモリと、書き込みポートと読み出しポートとを有し
て,データが書き込まれるデュアルポートメモリと、上
記入力アドレス信号及び変換アドレス信号が入力される
と共に,モード選択端子からの第１のモードを表すアド
レス選択制御信号を受けた場合には,上記入力アドレス
信号を書き込みアドレス信号として上記デュアルポート
メモリに供給する一方,上記変換アドレス信号を読み出
しアドレス信号として上記デュアルポートメモリに供給
し,第２のモードを表すアドレス選択制御信号を受けた
場合には,上記変換アドレス信号を書き込みアドレス信
号として上記デュアルポートメモリに供給する一方,上
記入力アドレス信号を読み出しアドレス信号として上記
デュアルポートメモリに供給するアドレス選択手段を備
えると共に、上記デュアルポートメモリの書き込みポー
トには１組２^ｎ個のデータが順次入力されるようになっ
ており、上記１組のデータの入力順番をｉとし、出力順
番をｆiとし、総ての変換規則に関する│ｆi−ｉ│の最
大値をＤmaxとし、２^{（ｎ−１）}≧Ｄmaxであり、上記デ
ュアルポートメモリの記憶容量は３{２^{（ｎ−１）}}個の
データ分の記憶容量であって、上記デュアルポートメモ
リは,{２ ^{（ｎ−１）} }個のデータ分の記憶容量ずつ３つ
の書き込み領域に区分されていると共に、上記デュアル
ポートメモリに対する次回の書き込み領域を指定する領
域指定信号と,上記アドレス選択手段からの書き込みア
ドレス信号および読み出しアドレス信号とに基づいて,
上記デュアルポートメモリに対する次回の書き込みアド
レスと次々回の読み出しアドレスとを設定するアドレス
設定手段を備えたことを特徴としている。

【００５２】上記構成によれば、上記デュアルポートメ
モリの記憶容量を{２^(n-1)}個のデータ分の記憶容量ず
つ３等分して得られた書き込み領域のうち、順次切り換
わる連続する２つの書き込み領域に対して書き込みを行
うことによって、１組のデータの書き込み終了後にこの
データの読み出しを行い、且つ、書き込みと読み出しと
を互いに独立に並行して行うことが可能となる。その場
合に、上記{２^(n-1)}は、総ての変換規則に関する│ｆi
−ｉ│の最大値Ｄmax以上であるから、複数種類の変換
規則に対応可能である。さらに、個々の書き込み領域は
{２^(n-1)}個のデータ分の記憶容量を有しているので、
上記アドレス生成手段は２進カウンタだけで簡単に構成
される。

【００５３】

【００５４】さらに、上記領域指定信号と上記アドレス
選択手段からの書き込みアドレス信号および読み出しア
ドレス信号とに基づいて、アドレス設定手段によって、
上記デュアルポートメモリに対する実際の書き込みアド
レスおよび読み出しアドレスの設定が行われる。こうし
て、上記デュアルポートメモリの上記３等分された書き
込み領域のうち順次切り換わる連続した２つの書き込み
領域に対して、１組のデータが書き込まれた後にこの書
き込まれたデータが読み出される。

【００５５】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。＜第１実施の形態＞図１は本実施の形態の逐次型順序変
換装置における具体的回路構成を示す。

【００５６】データ入力端子３１,第１ＲＡＭ３２,第２
ＲＡＭ３３,データ出力端子３４,クロック入力端子３
６,書き込みメモリ選択端子３７,第１セレクタ３８,変
換アドレスバス３９,第１ノード４０,第２セレクタ４
１,入力アドレスバス４２,第２ノード４３,読み出しメ
モリ選択端子４４,第３セレクタ４５,第３ノード４６,
第４ノード４７およびアドレス入力端子４８は、図１８
に示す従来の逐次型順序変換装置におけるデータ入力端
子１,第１ＲＡＭ２,第２ＲＡＭ３,データ出力端子４,ク
ロック入力端子６,書き込みメモリ選択端子７,第１セレ
クタ８,変換アドレスバス９,第１ノード１０,第２セレ
クタ１１,入力アドレスバス１２,第２ノード１３,読み
出しメモリ選択端子１４,第３セレクタ１５,第３ノード
１６,第４ノード１７およびアドレス入力端子１８と同
様の構成を有し、同様に動作する。尚、上記第１,第２
セレクタ３８,４１で、上記アドレス選択手段を構成し
ている。

【００５７】アドレス変換表メモリ３５は、図１９に示
す各変換規則のうちの順変換規則がテーブル化された２
種類の変換表０(図１１における変換表０-０に対応)お
よび変換表１(図１１における変換表１-０に対応)が書
き込まれた読み出し専用メモリである。そして、各変換
表には、互いに対となっている「入力時の順序番号」と
「出力時の順序番号」とが書き込まれており、アドレス
入力端子４８からある「入力時の順序番号」と同じ入力
アドレスが入力アドレスバス４２に与えられると対応す
る「出力時の順序番号」を変換アドレスバス３９に出力
する。

【００５８】そして、上記アドレス変換表メモリ３５に
対する使用変換表の指定は、表選択入力端子４９からの
出力信号によって行われる。すなわち、図４に示すよう
に、上記表選択入力端子４９の出力信号の論理レベルが
“０"の場合には変換表０が指定される一方、“１"の場
合には変換表１が指定されるのである。尚、上記表選択
入力端子４９の出力信号の論理レベルは、上記順変換あ
るいは逆変換が行われている期間中は変動しない。

【００５９】順/逆変換選択端子５０は、書き込みメモ
リ選択端子３７から第１セレクタ３８への信号線５１と
書き込みメモリ選択端子３７から第２セレクタ４１への
信号線５２とに介設された切換回路５３に接続されてい
る。そして、順/逆変換選択端子５０の出力信号の論理
レベルが“０"の場合には、書き込みメモリ選択端子３
７からの信号が第１セレクタ３８に供給される一方、書
き込みメモリ選択端子３７からの信号をインバータ５３
で反転した信号が第２セレクタ４１に供給されるよう
に、切換回路５３が切り換わる。すなわち、上記切換回
路５３で上記モード選択手段を構成し、切換回路５３か
ら第１セレクタ３８および第２セレクタ４１に供給され
る信号で上記アドレス選択制御信号を構成するのであ
る。

【００６０】したがって、上記アドレス変換表メモリ３
５から変換アドレスバス３９に出力された「出力時の順
序番号」が、書き込みメモリ選択端子３７からの信号に
応じた書き込みメモリ(第１ＲＡＭ３２と第２ＲＡＭ３
３の何れか一方)への書き込みアドレスとして供給され
る。一方、アドレス入力端子４８から入力アドレスバス
４２に出力された入力アドレスが、読み出しメモリ(第
１ＲＡＭ３２と第２ＲＡＭ３３の何れか他方)への読み
出しアドレスとして供給される。すなわち、順変換が選
択されるのである。

【００６１】これに対して、上記順/逆変換選択端子５
０の出力信号の論理レベルが“１"である場合には、書
き込みメモリ選択端子３７からの信号が第２セレクタ４
１に供給される一方、上記信号をインバータ５４で反転
した信号が第１セレクタ３８に供給されるように切換回
路５３が切り換わる。したがって、上記入力アドレスバ
ス４２に出力された入力アドレスが、書き込みメモリ選
択端子３７からの信号に応じた書き込みメモリへの書き
込みアドレスとして供給される。一方、変換アドレスバ
ス３９に出力された「出力時の順序番号」が、読み出し
メモリへの読み出しアドレスとして供給される。すなわ
ち、逆変換が選択されるのである。

【００６２】以上のことから、上記表選択入力端子４９
の出力信号の論理レベルｘと順/逆変換選択端子５０の
出力信号の論理レベルｙとの組み合わせ(ｘ,ｙ)が(０,
０)の場合には、変換表０を用いた順変換がおこなわれ
る。同様に、(０,１)の場合には変換表０を用いた逆変
換が行われ、(１,０)の場合には変換表１を用いた順変
換がおこなわれ、(１,１)の場合には変換表１を用いた
逆変換が行われるのである。

【００６３】以下、図１に示す逐次型順序変換装置によ
って行われる入力データの順序変換について、図２およ
び図３に示す信号変化図に従って説明する。上記第１Ｒ
ＡＭ３２および第２ＲＡＭ３３は、夫々１６個のデータ
を記憶できる。入力データは、クロック入力端子３６か
らのクロックに同期して、データ入力端子３１から１セ
ット１６個で入力されてくる。

【００６４】ここで、上記順/逆変換選択端子５０の出
力信号の論理レベルが“０"になって順変換が指定さ
れ、表選択入力端子４９の出力信号の論理レベルが
“０"になって変換表０が指定されているものとする。
先ず、期間Ａにおいて、上記書き込みメモリ選択端子３
７からの信号の論理レベルが“１"になると、第１セレ
クタ３８は変換アドレスバス３９からの変換表０の「出
力時の順序番号」(すなわち、上記入力アドレスに対応
付けられた変換アドレス)を選択し、書き込みアドレス
として第１ノード４０に供給する。その結果、データ入
力端子３１からの第１組の１６個のデータが第１ＲＡＭ
３２にランダムに書き込まれる。

【００６５】次に、期間Ｂにおいて、上記書き込みメモ
リ選択端子３７および読み出しメモリ選択端子４４から
の信号の論理レベルが“０"になる。そうすると、第１
セレクタ３８は入力アドレスバス４２からの入力アドレ
スを選択し、読み出しアドレスとして第１ノード４０に
供給する。一方、第２セレクタ４１は変換アドレスバス
３９からの変換表０による変換アドレスを選択し、書き
込みアドレスとして第２ノード４３に供給する。その結
果、上記データ入力端子３１からの第２組の１６個のデ
ータが第２ＲＡＭ３３にランダムに書き込まれる。その
間に、第１ＲＡＭ３２から第１組の１６個のデータがシ
ーケンシャルに読み出されてデータ出力端子３４に送出
される。

【００６６】次に、期間Ｃにおいて、上記書き込みメモ
リ選択端子３７および読み出しメモリ選択端子４４から
の信号の論理レベルが“１"になる。そうすると、第１
セレクタ３８は変換アドレスバス３９からの変換表０に
よる変換アドレスを選択し、書き込みアドレスとして第
１ノード４０に供給する。一方、第２セレクタ４１は入
力アドレスバス４２からの入力アドレスを選択し、読み
出しアドレスとして第２ノード４３に供給する。その結
果、上記データ入力端子３１からの第３組の１６個のデ
ータが第１ＲＡＭ３２にランダムに書き込まれる。その
間に、第２ＲＡＭ３３から第２組の１６個のデータがシ
ーケンシャルに読み出されてデータ出力端子３４に送出
される。

【００６７】以下、上述の動作が繰り返される。こうし
て、図２１と同様に、第１ＲＡＭ３２に対しては、デー
タのランダム書き込みとシーケンシャル読み出しとが交
互に行われる。また、第２ＲＡＭ３３に対しては、デー
タのシーケンシャル読み出しとランダム書き込みとが第
１ＲＡＭ３２と逆位相で交互に行われる。また、データ
出力端子３４へは、第２ＲＡＭ３３から読み出されたデ
ータと第１ＲＡＭ３２から読み出されたデータとが交互
に出力される。すなわち、上記順変換が行われるのであ
る。

【００６８】ここで、上記順/逆変換選択端子５０の出
力信号の論理レベルが“１"になって逆変換が指定され
た場合の順序変換について説明する。この場合には、上
記切換回路５３が切り換えられて、書き込みメモリ選択
端子３７からの信号とその反転信号とを順変換の場合と
逆のセレクタに送出するようになっている。

【００６９】先ず、図３における期間Ｄにおいて、上記
書き込みメモリ選択端子３７からの信号の論理レベルが
“１"になると、第１セレクタ３８は入力アドレスバス
４２からの入力アドレスを選択し、書き込みアドレスと
して第１ノード４０に供給する。その結果、データ入力
端子３１からの第１組の１６個のデータが第１ＲＡＭ３
２にシーケンシャルに書き込まれる。

【００７０】次に、期間Ｅにおいて、上記書き込みメモ
リ選択端子３７および読み出しメモリ選択端子４４から
の信号の論理レベルが“０"になる。そうすると、第１
セレクタ３８は、順変換における期間Ｂとは逆に、変換
表０による変換アドレスを選択し、読み出しアドレスと
して第１ノード４０に供給する。一方、第２セレクタ４
１は入力アドレスを選択し、書き込みアドレスとして第
２ノード４３に供給する。その結果、上記データ入力端
子３１からの第２組の１６個のデータが第２ＲＡＭ３３
にシーケンシャルに書き込まれる。その間に、第１ＲＡ
Ｍ３２から第１組の１６個のデータがランダムに読み出
されてデータ出力端子３４に送出される。

【００７１】次に、期間Ｆにおいて、上記書き込みメモ
リ選択端子３７および読み出しメモリ選択端子４４から
の信号の論理レベルが“１"になる。そうすると、第１
セレクタ３８は入力アドレスを選択し、書き込みアドレ
スとして第１ノード４０に供給する。一方、第２セレク
タ４１は変換表０による変換アドレスを選択し、読み出
しアドレスとして第２ノード４３に供給する。その結
果、上記データ入力端子３１からの第３組の１６個のデ
ータが第１ＲＡＭ３２にシーケンシャルに書き込まれ
る。その間に、第２ＲＡＭ３３から第２組の１６個のデ
ータがランダムに読み出されてデータ出力端子３４に送
出される。

【００７２】以下、上述の動作が繰り返される。こうし
て、第１ＲＡＭ３２に対しては、データのシーケンシャ
ル書き込みとランダム読み出しとが交互に行われる。ま
た、第２ＲＡＭ３３に対しては、データのランダム読み
出しとシーケンシャル書き込みとが第１ＲＡＭ３２と逆
位相で交互に行われる。また、データ出力端子３４へ
は、第２ＲＡＭ３３から読み出されたデータと第１ＲＡ
Ｍ３２から読み出されたデータとが交互に出力される。
すなわち、上記逆変換が行われるのである。

【００７３】このように、本実施の形態においては、順
/逆変換選択端子５０の出力信号の論理レベルに応じ
て、書き込みメモリ選択端子３７からの信号を第１セレ
クタ３８と第２セレクタ４１とに切り換え供給する一
方、書き込みメモリ選択端子３７から出力されてインバ
ータ５４で反転された信号を第２セレクタ４１と第１セ
レクタ３８とに切り換え供給する切換回路５３を設けて
いる。そして、上記順変換(順/逆変換選択端子５０の出
力信号の論理レベルが“０")の場合には、第１,第２セ
レクタ３８,４１のうちの書き込みＲＡＭに対応したセ
レクタは、変換アドレスバス３９からの変換アドレスを
選択する。一方、読み出しＲＡＭに対応したセレクタ
は、入力アドレスバス４２からの入力アドレスを選択す
る。また、逆変換(順/逆変換選択端子５０の出力信号の
論理レベルが“１")の場合には、書き込みＲＡＭに対応
したセレクタは、入力アドレスバス４２からの入力アド
レスを選択する。一方、読み出しＲＡＭに対応したセレ
クタは、変換アドレスバス３９からの変換アドレスを選
択するようにしている。

【００７４】その結果、１つの変換表における「出力時
の順序番号」を、書き込みアドレスと読み出しアドレス
との両アドレスとして使用できる。つまり、１つの変換
表で順変換と逆変換との両方を行うことができる。した
がって、上記アドレス変換表メモリ３５には、順変換用
の変換表あるいは逆変換用の変換表の何れか一方のみを
格納しておけばよい。すなわち、本実施の形態によれ
ば、上記アドレス変換表メモリ３５の記憶容量は従来の
半分でよく、記憶容量の不必要な増大をなくすことがで
きるのである。

【００７５】＜第２実施の形態＞図５は本実施の形態の
逐次型順序変換装置における具体的回路構成を示す。デ
ータ入力端子６１,データ出力端子６４,クロック入力端
子６６,書き込みメモリ選択端子６７,入力アドレスバス
７２,読み出しメモリ選択端子７４,セレクタ７５,第１
ノード７６,第２ノード７７,アドレス入力端子７８,順/
逆変換選択端子８０および切換回路８３は、図１に示す
第１実施の形態における逐次型順序変換装置におけるデ
ータ入力端子３１,データ出力端子３４,クロック入力端
子３６,書き込みメモリ選択端子３７,入力アドレスバス
４２,読み出しメモリ選択端子４４,第３セレクタ４５,
第３ノード４６,第４ノード４７,アドレス入力端子４
８,順/逆変換選択端子５０および切換回路５３と同様の
構成を有し、同様に動作する。尚、上記切換回路８３で
上記モード選択手段を構成している。

【００７６】本実施の形態における逐次型順序変換装置
においては、上記アドレス入力端子７８から入力アドレ
スバス７２に出力されたアドレス信号は、セレクタを介
さずに直接第１ＲＡＭ６２および第２ＲＡＭ６３に供給
されるようになっている。また、上記変換表を格納して
いるアドレス変換表メモリは無く、第１実施の形態にお
ける表選択入力端子４９に相当する変換規則選択端子７
９の出力信号は直接第１ＲＡＭ６２および第２ＲＡＭ６
３に供給される。

【００７７】図６は、上記ＲＡＭ６２,６３の内部構成
の一部を示す図である。上述のように入力アドレスバス
７２からアドレスバス８５に送出された入力アドレス
(読み出し/書き込みアドレス)信号は、第１マルチプレ
クサ８７および第２マルチプレクサ８８で成るデコーダ
選択回路８６によって選択された第１デコーダ８９,第
２デコーダ９０および第３デコーダ９１の何れか一つに
供給されてデコードされる。そして、このデコード結果
に従って、何れかのワード線９２が活性状態となる。そ
して、活性化されたワードに対して、ビット線９３,…,
９３を介してデータの読み出し/書き込みが行われるれ
る。すなわち、上記マルチプレクサ８８で上記デコーダ
選択手段を構成するのである。

【００７８】尚、図５における逐次型順序変換装置にお
いては、１組１６個の８ビットデータが第１,第２ＲＡ
Ｍ６２,６３に対して書き込み/読み出しされるから、両
ＲＡＭ６２,６３は８ビットのデータを記憶する１６個
のワードから成る。したがって、ワード線９２は１６本
であり、ビット線９３は８本である。また、両ＲＡＭ６
２,６３における１６個のワードを独立して指定する必
要があるため、アドレスバス８５は４ビット分の信号線
を必要とする。

【００７９】上記第１デコーダ８９は、上記アドレスバ
ス８５から入力される入力アドレスをそのままデコード
する。したがって、入力アドレスが第１デコーダ８９に
入力された場合には、ＲＡＭ６２,６３は、ワード０か
らシーケンシャルに活性化される。また、第２デコーダ
９０は、入力アドレスを図１１に示す変換表０-０の
「出力時の順序番号」に従ってデコードする。したがっ
て、入力アドレスが第２デコーダ９０に入力された場合
には、ＲＡＭ６２,６３の各ワードは、上記変換表０-０
に従ってランダムに活性化される。また、第３デコーダ
９１は、入力される入力アドレスを図１１に示す変換表
１-０の「出力時の順序番号」に従ってデコードする。
したがって、入力アドレスが第３デコーダ９１に入力さ
れた場合には、ＲＡＭ６２,６３の各ワードは、上記変
換表１-０に従ってランダムに活性化されるのである。

【００８０】ここで、上記各デコーダ８９,９０,９１の
選択は、デコーダ選択回路８６によって次のようにして
行われる。すなわち、上記第１マルチプレクサ８７は、
書き込みメモリ選択端子６７の出力信号の論理レベルが
“０"の場合には第１デコーダ８９を選択して入力アド
レス信号を送出する一方、“１"の場合には第２デコー
ダ９０あるいは第３デコーダ９１側を選択して入力アド
レス信号を送出する。また、第２マルチプレクサ８８
は、変換規則選択端子７９の出力信号の論理レベルが
“０"の場合には第２デコーダ９０を選択して入力アド
レス信号を送出する一方、“１"の場合には第３デコー
ダ９１側を選択して入力アドレス信号を送出するのであ
る。

【００８１】こうすることによって、上記デコーダ選択
回路８６に入力アドレスを供給するだけで、書き込みメ
モリ選択端子６７および変換規則選択端子７９の出力信
号に応じて、第１,第２ＲＡＭ６２,６３の各ワードを、
シーケンシャルに、上記変換表０-０に従ってランダム
に、あるいは、上記変換表１-０に従ってランダムに活
性化できるのである。したがって、本実施の形態におい
ては、変換表を格納しておく上記アドレス変換表メモ
リ、および、各変換表の「出力時の順序番号」を伝送す
る上記変換アドレスバスを必要とはしないのである。

【００８２】以下、図５および図６に示す逐次型順序変
換装置によって行われる入力データの順序変換につい
て、図８および図９に示す信号変化図に従って説明す
る。ここで、図７に示すように、上記変換規則選択端子
７９の出力信号の論理レベルが“０"となって、第２マ
ルチプレクサ８８によって第２デコーダ９０が指定され
ているものとする。また、順/逆変換選択端子８０の出
力信号の論理レベルが“０"になって順変換が指定され
ているものとする。

【００８３】先ず、期間Ｇにおいて、上記書き込みメモ
リ選択端子６７からの信号の論理レベルが“１"になる
と、第１ＲＡＭ６２の第１マルチプレクサ８７は第２デ
コーダ９０を選択する。そして、この第２デコーダ９０
によって、アドレスバス８５から入力される入力アドレ
スが上記変換表０-０の「出力時の順序番号」(すなわ
ち、入力アドレスに対応付けられた変換アドレス)に従
ってデコードされる。その結果、第１ＲＡＭ６２には、
データ入力端子６１からの第１組の１６個のデータがラ
ンダムに書き込まれる。

【００８４】次に、期間Ｈにおいて、上記書き込みメモ
リ選択端子６７および読み出しメモリ選択端子７４から
の信号の論理レベルが“０"になると、第１ＲＡＭ６２
の第１マルチプレクサ８７は第１デコーダ８９を選択す
る一方、第２ＲＡＭ６３の第１マルチプレクサ８７は第
２デコーダ９０を選択する。そうすると、第１ＲＡＭ６
２側では、第１デコーダ８９によって、入力アドレスが
そのままデコードされる。一方、第２ＲＡＭ６３側で
は、第２デコーダ９０によって、入力アドレスが変換表
０-０の変換アドレスに従ってデコードされる。その結
果、上記データ入力端子６１からの第２組の１６個のデ
ータが第２ＲＡＭ６３にランダムに書き込まれる。その
間に、第１ＲＡＭ６２から第１組の１６個のデータがシ
ーケンシャルに読み出されてデータ出力端子６４に送出
される。

【００８５】次に、期間Ｉにおいて、上記書き込みメモ
リ選択端子６７および読み出しメモリ選択端子７４から
の信号の論理レベルが“１"になると、第１ＲＡＭ６２
の第１マルチプレクサ８７は第２デコーダ９０を選択す
る一方、第２ＲＡＭ６３の第１マルチプレクサ８７は第
１デコーダ８９を選択する。そうすると、第１ＲＡＭ６
２側では、第２デコーダ９０によって、入力アドレスが
変換表０-０の変換アドレスに従ってデコードされる。
一方、第２ＲＡＭ６３側では、第１デコーダ８９によっ
て、アドレスバス８５から入力される入力アドレスがそ
のままデコードされる。その結果、上記データ入力端子
６１からの第３組の１６個のデータが第１ＲＡＭ６２に
ランダムに書き込まれる。その間に、第２ＲＡＭ６３か
ら第２組の１６個のデータがシーケンシャルに読み出さ
れてデータ出力端子６４に送出される。

【００８６】以下、上述の動作が繰り返される。こうし
て、図２と同様に、第１ＲＡＭ６２に対しては、データ
のランダム書き込みとシーケンシャル読み出しとが交互
に行われる。また、第２ＲＡＭ６３に対しては、データ
のシーケンシャル読み出しとランダム書き込みとが第１
ＲＡＭ６２と逆位相で交互に行われる。また、データ出
力端子６４へは、第２ＲＡＭ６３から読み出されたデー
タと第１ＲＡＭ６２から読み出されたデータとが交互に
出力される。すなわち、上記順変換が行われるのであ
る。

【００８７】尚、上記変換規則選択端子７９の出力信号
の論理レベルが“１"で第３デコーダ９１が指定されて
いる場合には、期間Ｇにおける第１ＲＡＭ６２、期間Ｈ
における第２ＲＡＭ６３、期間Ｉにおける第１ＲＡＭ６
２で行われる変換アドレスのデコードは、変換表１-０
(変換規則１)に基づいて行われる。

【００８８】ここで、上記順/逆変換選択端子８０の出
力信号の論理レベルが“１"になって逆変換が指定され
た場合の順序変換について説明する。この場合には、上
記切換回路８３が切り換えられて、書き込みメモリ選択
端子６７からの信号とその信号の反転信号とを順変換の
場合と逆のＲＡＭ６２,６３に送出するようになってい
る。

【００８９】先ず、図９における期間Ｊにおいて、上記
書き込みメモリ選択端子６７からの信号の論理レベルが
“１"になると、第１ＲＡＭ６２の第１マルチプレクサ
８７は第１デコーダ８９を選択する。そして、この第１
デコーダ８９によって、入力アドレスがそのままデコー
ドされる。その結果、第１ＲＡＭ６２には、データ入力
端子６１からの第１組の１６個のデータがシーケンシャ
ルに書き込まれる。

【００９０】次に、期間Ｋにおいて、上記書き込みメモ
リ選択端子６７および読み出しメモリ選択端子７４から
の信号の論理レベルが“０"になると、第１ＲＡＭ６２
の第１マルチプレクサ８７は第２デコーダ９０を選択す
る一方、第２ＲＡＭ６３の第１マルチプレクサ８７は第
１デコーダ８９を選択する。そうすると、第１ＲＡＭ６
２側では、第２デコーダ９０によって、入力アドレスが
変換表０-０の変換アドレスに従ってデコードされる。
一方、第２ＲＡＭ６３側では、第１デコーダ８９によっ
て、入力アドレスがそのままデコードされる。その結
果、上記データ入力端子６１からの第２組の１６個のデ
ータが第２ＲＡＭ６３にシーケンシャルに書き込まれ
る。その間に、第１ＲＡＭ６２から第１組の１６個のデ
ータがランダムに読み出されてデータ出力端子６４に送
出される。

【００９１】次に、期間Ｌにおいて、上記書き込みメモ
リ選択端子６７および読み出しメモリ選択端子７４から
の信号の論理レベルが“１"になると、第１ＲＡＭ６２
の第１マルチプレクサ８７は第１デコーダ８９を選択す
る一方、第２ＲＡＭ６３の第１マルチプレクサ８７は第
２デコーダ９０を選択する。そうすると、第１ＲＡＭ６
２側では、入力アドレスがそのままデコードされる。一
方、第２ＲＡＭ６３側では、入力アドレスが変換表０-
０の変換アドレスに従ってデコードされる。その結果、
上記データ入力端子６１からの第３組の１６個のデータ
が第１ＲＡＭ６２にシーケンシャルに書き込まれる。そ
の間に、第２ＲＡＭ６３から第２組の１６個のデータが
ランダムに読み出されてデータ出力端子６４に送出され
る。

【００９２】以下、上述の動作が繰り返される。こうし
て、第１ＲＡＭ６２に対しては、データのシーケンシャ
ル書き込みとランダム読み出しとが交互に行われる。ま
た、第２ＲＡＭ６３に対しては、データのランダム読み
出しとシーケンシャル書き込みとが第１ＲＡＭ６２と逆
位相で交互に行われる。また、データ出力端子６４へ
は、第２ＲＡＭ６３から読み出されたデータと第１ＲＡ
Ｍ６２から読み出されたデータとが交互に出力される。
すなわち、上記逆変換が行われるのである。

【００９３】このように、本実施の形態においては、上
記第１ＲＡＭ６２および第２ＲＡＭ６３の夫々に、入力
アドレスをそのままデコードする第１デコーダ８９と、
１つの変換規則によって入力アドレスに対応付けられた
変換アドレスに従ってデコードする第２デコーダ９０
と、他の変換規則によって入力アドレスに対応付けられ
た変換アドレスに従ってデコードする第３デコーダ９１
と、第１マルチプレクサ８７と、第２マルチプレクサ８
８を設けている。そして、上記順変換(順/逆変換選択端
子８０の出力信号の論理レベルが“０")の場合には、書
き込みＲＡＭの第１マルチプレクサ８７は第２,第３デ
コーダ９０,９１を選択する一方、読み出しＲＡＭの第
１マルチプレクサ８７は第１デコーダ８９を選択する。
また、逆変換(順/逆変換選択端子５０の出力信号の論理
レベルが“１")の場合には、書き込みＲＡＭの第１マル
チプレクサ８７は第１デコーダ８７を選択する一方、読
み出しＲＡＭの第１マルチプレクサ８７は第２,第３マ
ルチプレクサ９０,９１を選択するようにしている。さ
らに、上記変換表０-０に基づく変換の場合(変換規則選
択端子７９からの出力信号の論理レベルが“０"の場合)
には、両ＲＡＭ６２,６３の第２マルチプレクサ８８は
第２デコーダ９０を選択する一方、変換表１-０に基づ
く変換の場合（変換規則選択端子７９からの出力信号の
論理レベルが“１"の場合)には、両ＲＡＭ６２,６３の
第２マルチプレクサ８８は第３デコーダ９１を選択する
ようにしている。

【００９４】その結果、上記第１,第２マルチプレクサ
８７,８８で成るデコーダ選択回路８６に入力アドレス
を供給するだけで、書き込みメモリ選択端子６７および
変換規則選択端子７９の出力信号に応じて、第１,第２
ＲＡＭ６２,６３の各ワードを、シーケンシャルに、上
記変換表０-０に従ってランダムに、あるいは、上記変
換表１-０に従ってランダムに活性化できる。したがっ
て、第１実施の形態における上記アドレス変換表メモリ
や変換アドレスバスを用いる事なく複数の変換規則に従
った順/逆変換を行うことができる。

【００９５】すなわち、本実施の形態によれば、第１実
施の形態におけるアドレス変換表メモリをなくすと共
に、バスの回路面積を少なくして電力消費の必要以上の
増大をなくすことができるのである。また、各デコーダ
８９〜９１に供給されるアドレス信号は上記入力アドレ
スのみである。したがって、入力アドレスのアドレス表
現形式をグレイコードを用いた形式にすることによっ
て、アドレスバス８５の信号遷移確率を簡単に最小にで
きる。ここで、上記各ＲＡＭ６２,６３のデコーダは、
変換規則の分だけ増加する。ところが、各デコーダの基
本構造は図２２に示すデコーダ２２と同じであり、アド
レス変換表メモリよりも簡単な回路構成で実現できる。
したがって、このデコーダの増加はこの発明の効果を阻
害するのではない。

【００９６】尚、上記各実施の形態においては図１９に
示す各変換規則のうちの順変換規則がテーブル化された
２種類の変換表に従って順変換あるいは逆変換を行うよ
うにしているが、変換表の種類は上記の“２種類"に限
定されるものではない。変換表を増加する場合には、第
１実施の形態の場合にはアドレス変換表メモリ３５に格
納する変換表を増加すればよい。また、第２実施の形態
の場合には、各ＲＡＭ６２,６３内に設けられる入力ア
ドレスのデコーダを増加すればよい。また、上記各実施
の形態においては、入力アドレスをシーケンシャルアド
レスとしているが、ランダムアドレスであっても同じ効
果が得られる。また、上記各実施の形態における順/逆
変換選択端子５０,８０の出力信号の論理レベルと切換
回路５３,８３の切り換わりとの関係は、逆であっても
一向に構わない。また、上記各実施の形態においては、
説明を簡単にするために１６個のデータを１組としてい
るが、この発明においては１組のデータ個数を限定する
ものではない。また、上記各実施の形態においては、Ｒ
ＡＭを２つ設けて書き込みと読み出しとを異なるＲＡＭ
に同時に行って変換データを連続して出力可能にしてい
る。しかしながら、ＲＡＭを１面のデュアルポートメモ
リとし、このデュアルポートメモリに書き込みと読み出
しとを交互に行って、変換データを間欠的に出力するよ
うにしても差し支えない。

【００９７】＜第３実施の形態＞本実施の形態は、複数
種類の変換規則に対応可能であって、１組のデータの書
き込み終了後にこのデータの読み出しを行い、且つ、デ
ータの書き込みと読み出しとを互いに独立に並行して行
うデュアルポートメモリを有する逐次型順序変換装置に
関する。

【００９８】図１０は本実施の形態の逐次型順序変換装
置における具体的回路構成を示す。クロック入力端子１
０１,第１セレクタ１０２,変換アドレスバス１０３,第
１ノード１０４,第２セレクタ１０５,入力アドレスバス
１０６,第２ノード１０７,および表選択入力端子１０８
は、図１に示す第１実施の形態の逐次型順序変換装置に
おけるクロック入力端子３６,第１セレクタ３８,変換ア
ドレスバス３９,第１ノード４０,第２セレクタ４１,入
力アドレスバス４２,第２ノード４３および表選択入力
端子４９と同様の構成を有し、同様に動作する。

【００９９】本実施の形態におけるアドレス変換表メモ
リ１１０には、図１１および図１２に示すような２種類
の変換規則０と変換規則１とがテーブル化された変換表
０と変換表１とが格納されている。図１１および図１２
に示す変換表は、実際のディジタルＶＴＲに採用されて
いる順序変換規則を表しており、６４個のデータを１組
として変換を行う変換表である。

【０１００】また、データ入力端子１１１から入力され
たデータは、読み出しと書き込みを同時に独立して行う
ことができるデュアルポートメモリ１１２に、表選択入
力端子１０８からの出力信号に基づいて指定された変換
表に従って書き込まれる。そして、上記書き込まれたデ
ータを上記指定された変換表に従って読み出すことによ
って、１組の入力データの順序が変換規則に従って入れ
換えられたデータが出力されるのである。その場合にお
ける書き込みアドレスは、次のようにして制御される。

【０１０１】順/逆変換選択端子１１３からの信号の論
理レベルが“１"(順変換)である場合には、第１セレク
タ１０２は変換アドレスバス１０３からの変換アドレス
信号を選択して第１ノード１０４に出力する。一方、第
２セレクタ１０５はアドレス生成部１１４から入力アド
レスバス１０６に供給されるアドレス信号を選択して第
２ノード１０７に出力する。これに対して、順/逆変換
選択端子１１３からの信号の論理レベルが“０"(逆変
換)である場合には、第１セレクタ１０２は入力アドレ
スバス１０６からの信号を選択して第１ノード１０４に
出力する。一方、第２セレクタ１０５は変換アドレスバ
ス１０３からの信号を選択して第２ノード１０７に出力
する。

【０１０２】本実施の形態においては、第１,第２実施
の形態で用いていた２つのＲＡＭを１つのデュアルポー
トメモリ１１２に置き換え、データの書き込みが終了し
た後にこのデータを読み出し、且つ、書き込みと読み出
しとを互いに独立に並行して行う。そのために、以下に
詳述するように、第１ノード１０４からの信号および第
２ノード１０７からの信号に基づいて、１組のデータの
デュアルポートメモリ１１２に対する実際の書き込みア
ドレスおよび読み出しアドレスを設定する必要がある。
このアドレスの設定は、書き込みアドレス設定部１１５
および読み出しアドレス設定部１１６によって、領域指
定端子１１７からの信号に応じて行われる。そして、上
記デュアルポートメモリ１１２から読み出された順序変
換後のデータがデータ出力端子１１８に送出されるので
ある。

【０１０３】以下、上記デュアルポートメモリ１１２に
対する書き込みアドレスの設定および読み出しアドレス
の設定について、具体的に説明する。

【０１０４】図１５は、１組６４個のデータを書き込む
メモリとして、１組のデータ分の容量(６４ワード分)を
有するデュアルポートメモリを用いた場合の書き込みア
ドレスの推移を示す。図１５(a)は、第１,第２組のデー
タに、図１１に示す変換規則０を適用した順変換の場合
のアドレス推移である。また、図１５(b)は、第１組の
データに変換規則０を適用する一方、第２組のデータに
図１２に示す変換規則１を適用した順変換の場合のアド
レス推移である。また、図１５(c)は、第１組のデータ
に変換規則１を適用する一方、第２組のデータに変換規
則０を適用した順変換の場合のアドレス推移である。ま
た、図１５(d)は、第１,第２組のデータに変換規則１を
適用した順変換の場合のアドレス推移である。

【０１０５】ここで、図１５においては、第１組のデー
タの書き込みが終了した時点の次の時点で第１組のデー
タの読み出しを行おうとすると、第１組のデータの読み
出しアドレスの推移を示す破線の直線Ｐと第２組のデー
タの書き込みアドレス推移とが交錯して第１組のデータ
の読み出しは不可能である。そこで、図１５(a)の直線
Ｓよりも下側の領域分だけデュアルポートメモリを拡張
し、第２組のデータのうち直線Ｓよりも下側の領域のア
ドレスに書き込むべきデータを上記拡張領域に(つま
り、「６４」アドレスだけ高アドレス側にスライドして)
書き込む。また、直線Ｓよりも上側の領域のアドレスに
書き込むべきデータは、「Ｓ」アドレスだけ低アドレス
側にスライドしたアドレスに書き込むようにする。こう
することによって、直線Ｐで表される第１組のデータの
読み出しアドレスの推移は、高アドレス側と低アドレス
側とに分散して書き込まれた第２組のデータの書き込み
アドレス推移と交錯することはないのである。尚、上記
直線Ｓは、直線Ｑ上における第１組のデータの読み出し
開始時点Ｒを通る横軸との平行線である。また、直線Ｑ
は、直線Ｐに平行な第２組のデータの書き込みアドレス
推移への高アドレス側での接線である。

【０１０６】このことは、図１５(b)〜図１５(d)の場合
も同様のことが言える。そこで、上記拡張領域を、総て
の変換規則に関する最大値とすることによって、総ての
変換規則に対応でき、且つ、第１組のデータの書き込み
が終了した後にこのデータを読み出し得、且つ、書き込
みと読み出しとを互いに独立に並行して行い得る最小記
憶容量のデュアルポートメモリを得ることができるので
ある。

【０１０７】以下、上述のことを具体的に説明する。
今、上記変換規則における入力時の順序番号を「ｉ」と
し、出力時の順序番号を「ｆi」とする。そうすると、図
１１および図１２に示す変換規則において(ｆi−ｉ)＝
Ｄが最も大きくなるのは、変換規則０の場合にはｉ＝７
のときで、その値Ｄmaxは２８(＝３５−７)である。ま
た、変換規則１の場合にはｉ＝１１,２７のときで、Ｄm
axは１５(＝２６−１１＝４２−２７)である。すなわ
ち、変換規則０と変換規則１において、第１組のデータ
の読み出しアドレスの推移を表す直線Ｐから最も高アド
レス側に離れている第２組のデータの書き込みアドレス
は、変換規則０のｉ＝７におけるｆi＝３５となる。し
たがって、本実施例における上記デュアルポートメモリ
の拡張容量を、変換規則０のｉ＝７における(ｆi−ｉ)
＝Ｄmax＝２８に相当する２８ワードとするのである。

【０１０８】すなわち、上記デュアルポートメモリ１１
２の記憶容量は、１組６４個のデータ分の記憶容量「６
４ワード」と上記Ｄmaxに相当する記憶容量「２８ワー
ド」との和である「９２ワード」とするのである。そし
て、デュアルポートメモリ１１２に対する書き込みアド
レスおよび読み出しアドレスの設定を、以下のように行
う。

【０１０９】尚、上術の説明は順変換の場合を例に説明
しているが、逆変換の場合も同様である。但し、この場
合には、シーケンシャル書き込みランダム読み出しとな
るので、上記デュアルポートメモリの拡張容量を求める
際のＤは(ｉ−ｆi)によって算出する必要がある。つま
り、Ｄ＝│ｉ−ｆi│とすれば、順逆何れの変換を問わ
ず適用可能な拡張容量を求めることができる。

【０１１０】図１３は、上記デュアルポートメモリ１１
２の領域を示す。尚、アドレスは、説明を簡単にするた
めに上記変換規則０および変換規則１における「順序番
号」と同じとし、「０〜９１」で表すとする。

【０１１１】先ず、第１組のデータの書き込みを、図１
３(a)に示すように、アドレス０からアドレス６３の領
域ａ(６４ワード)に対して行う。次に、第２組のデータ
の書き込みを、図１３(b)に示すように、アドレス６４
からアドレス９１の領域ｂ₁(２８ワード)とアドレス０
からアドレス３５の領域ｂ₂(３６ワード)との合計６４
ワードの領域に対して行う。その間に、領域ａから第１
組のデータを読み出す。

【０１１２】ここで、上述したように、上記領域ｂ₁に
書き込まれる第２組のデータは、図１５(a)における直
線Ｓよりも下側の領域に書き込むべきデータである。ま
た、領域ｂ₂に書き込まれる第２組のデータは、図１５
(a)における直線Ｓよりも上側の領域に書き込むべきデ
ータである。そして、図１５(a)における直線Ｓよりも
上側の領域に書き込むべきデータのアドレス推移は直線
Ｑと交錯しないのであるから、領域ｂ₂に書き込まれて
いる第１組のデータは、読み出される前に第２組のデー
タの書き込みによって失われてしまうことはないのであ
る。

【０１１３】次に、第３組のデータの書き込みを、図１
３(c)に示すように、アドレス３６からアドレス９１の
領域ｃ₁(５６ワード)とアドレス０からアドレス７の領
域ｃ₂(８ワード)との合計６４ワードの領域に対して行
う。その間に、領域ｂ₁,ｂ₂から第２組のデータを読み
出す。この場合にも、領域ｂ₁,ｃ₂に書き込まれている
第２組のデータは、読み出される前に第３組のデータの
書き込みによって失われることはない。以下、同様のこ
とを繰り返して、上記デュアルポートメモリ１１２に対
するデータの書き込みと読み出しとを並行して行うので
ある。

【０１１４】上述のようなアドレス設定は、上記書き込
みアドレス設定部１１５,読み出しアドレス設定部１１
６および領域指定端子１１７を、例えば、次のように動
作させることによって実現できる。すなわち、上記領域
指定端子１１７からは、前回の書き込み領域の最終アド
レスに「１」を加算した次回の書き込み領域の先頭アドレ
スを表す先頭アドレス信号が入力されて、書き込みアド
レス設定部１１５および読み出しアドレス設定部１１６
に送出される。

【０１１５】そうすると、上記書き込みアドレス設定部
１１５は、上記先頭アドレス信号と第１ノード１０４か
ら送出されてくる信号とに基づいて、順変換であれば、
次回の書き込み領域の先頭アドレスに変換アドレスを加
算したアドレスを求める。これに対して、逆変換であれ
ば、次回の書き込み領域の先頭アドレスに入力アドレス
を加算したアドレスを求める。但し、上記加算によって
得られたアドレス値が「９２」以上の場合には、「９２」を
差し引く。こうして、デュアルポートメモリ１１２に対
する次回の書き込みアドレスを設定する。

【０１１６】また、上記読み出しアドレス設定部１１６
は、上記先頭アドレス信号に基づく書き込み領域の先頭
アドレスを２回分保持しておく。そして、前回の書き込
み領域の先頭アドレスと第２ノード１０７から送出され
てくる信号とに基づいて、順変換であれば、前回の書き
込み領域の先頭アドレスに入力アドレスを加算したアド
レスを求める。これに対して、逆変換であれば、前回の
書き込み領域の先頭アドレスに変換アドレスを加算した
アドレスを求める。但し、上記加算によって得られたア
ドレス値が「９２」以上の場合には、「９２」を差し引く。
こうして、デュアルポートメモリ１１２に対する次回の
読み出しアドレスを設定するのである。

【０１１７】図１４は、こうして上記変換規則０を用い
た順変換を行う際のデュアルポートメモリ１１２に対す
る書き込みアドレスおよび読み出しアドレスの推移を示
す。横軸はクロック入力端子１０１からのクロック数で
表される時間であり、縦軸はデュアルポートメモリ１１
２のアドレス(０〜９１)を示す。実線は書き込みアドレ
スの推移を示し、破線は読み出しアドレスの推移を示
す。尚、図中、領域ａ,ｂ₁,ｂ₂は、夫々、図１３におけ
る領域ａ,ｂ₁,ｂ₂に対応する。図１４より、各々のアド
レスにおいて、一旦書き込まれたデータは、読み出され
る前に次の書き込みによって失われないことが分かる。
ここで、Ｄ＝Ｄmaxとなる点ｇにおいて読み出しアドレ
スと書き込みアドレスとが同じになっており、同一アド
レスに対して書き込みと読み出しとが同時に行われる
が、デュアルポートメモリの動作上問題はない。

【０１１８】このように、本実施の形態においては、第
１実施の形態における第１ＲＡＭ３２と第２ＲＡＭ３３
に変えて、デュアルポートメモリ１１２を設ける。そし
て、このデュアルポートメモリ１１２の記憶容量を、総
ての変換規則における出力時の順序番号ｆiと入力時の
順序番号をｉとの差の絶対値│ｆi−ｉ│＝Ｄの最大値
Ｄmaxに１組のデータ数Ｎを加算して得た数分のデータ
を書き込むことができる記憶容量とする。

【０１１９】また、上記順/逆変換選択端子１１３から
の信号で第１セレクタ１０２及び第２セレクタ１０５の
選択動作を次のように制御する。すなわち、順変換時に
は、第１セレクタ１０２は変換アドレスバス１０３から
の信号を選択して書き込みアドレス設定部１１５に出力
する。一方、第２セレクタ１０５は入力アドレスバス１
０６からの信号を選択して読み出しアドレス設定部１１
６に出力する。これに対して、逆変換時には、第１セレ
クタ１０２は入力アドレスバス１０６からの信号を選択
して書き込みアドレス設定部１１５に出力する。一方、
第２セレクタ１０５は変換アドレスバス１０３からの信
号を選択して読み出しアドレス設定部１１６に出力す
る。

【０１２０】そして、上記書き込みアドレス設定部１１
５は、領域指定端子１１７からの先頭アドレス信号と第
１セレクタ１０２からの信号とに基づいて、デュアルポ
ートメモリ１１２に対する次回の書き込みアドレスを設
定する。また、上記読み出しアドレス設定部１１６は、
上記先頭アドレス信号と第２セレクタ１０５から送出さ
れてくる信号とに基づいて、次回の読み出しアドレスを
設定するようにしている。

【０１２１】したがって、上記領域指定端子１１７から
の先頭アドレス信号を前回の書き込み領域における最終
アドレスの次アドレスを表す信号とすることによって、
デュアルポートメモリ１１２に対する１組のデータの書
き込みが終了した後にこのデータを読み出す場合に、こ
の読み出し動作と次の書き込み動作とを互いに独立に並
行して行うことができる。また、上記デュアルポートメ
モリ１１２の記憶容量を、使用する総ての変換規則にお
ける出力時の順序番号ｆiと入力時の順序番号をｉとの
差の絶対値│ｆi−ｉ│＝Ｄの最大値Ｄmaxに基づいて設
定している。したがって、複数種類の変換規則に対し
て、１組のデータの書き込みが終了した後にこのデータ
を読み出す場合に読み出し動作と次の書き込み動作とを
互いに独立に並行して行うという前提において、デュア
ルポートメモリ１１２の記憶容量を最小にできる。

【０１２２】＜第４実施の形態＞本実施の形態は、第３
実施の形態におけるデータ書き込み用のデュアルポート
メモリの記憶容量が特定な場合の逐次型順序変換装置に
関する。本実施の形態における逐次型順序変換装置は、
図１０に示す逐次型順序変換装置の構成と本質的に同じ
である。但し、本実施の形態においては、図１０に示す
逐次型順序変換装置におけるデュアルポートメモリ１１
２に相当するデュアルポートメモリの記憶容量を、Ｄmax≦Ｎ/２（Ｎ：１組のデータ数）を満たす場合に、(Ｎ×１.５)ワードとするのである。

【０１２３】以下、上述のことを具体的に説明する。図
１１および図１２に示す変換規則を用いた順変換におい
て、上述したようにＤmaxは２８であり、Ｎ/２＝６４/
２＝３２以下である。したがって、上記デュアルポート
メモリの記憶容量を(Ｎ×１.５)＝６４×１.５＝９６ワ
ードとする。そして、図１０に示す逐次型順序変換装置
における書き込みアドレス設定部１１５,読み出しアド
レス設定部１１６および領域指定端子１１７に相当する
書き込みアドレス設定部,読み出しアドレス設定部およ
び領域指定端子によって、上記デュアルポートメモリに
対する書き込みアドレスおよび読み出しアドレスの設定
を、上記デュアルポートメモリの全領域を３等分した夫
々の領域毎に以下のように行うのである。

【０１２４】図１６は、上記デュアルポートメモリの領
域(アドレス「０〜９５」)を示す。そして、アドレス０か
らアドレス３１までの１/３の領域(３２ワード)を領域
ｄとし、アドレス３２からアドレス６３までの１/３の
領域(３２ワード)を領域ｅとし、アドレス６４からアド
レス９５までの１/３の領域(３２ワード)を領域ｆとす
る。

【０１２５】先ず、第１組のデータの書き込みを、図１
６(a)に示すように、領域ｄ,ｅ(６４ワード)に対して行
う。次に、第２組のデータの書き込みを、図１６(b)に
示すように、領域ｆ,ｄ(６４ワード)に対して行う。そ
の間に、領域ｄ,ｅから第１組のデータを読み出す。こ
こで、第３実施の形態で説明した理由から、領域ｄに書
き込まれている第１組のデータは、読み出される前に第
２組のデータの書き込みによって失われてしまうことは
ないのである。

【０１２６】次に、第３組のデータの書き込みを、図１
６(c)に示すように、領域ｅ,ｆ(６４ワード)に対して行
う。その間に、領域ｆ,ｄから第２組のデータを読み出
す。この場合にも、第２組のデータは、読み出される前
に第３組のデータの書き込みによって失われない。以
下、同様のことを繰り返して、上記デュアルポートメモ
リに対するデータの書き込みと読み出しとを並行して行
う。

【０１２７】上述のようなアドレス設定は、上記書き込
みアドレス設定部,読み出しアドレス設定部および領域
指定端子を、例えば、次のように動作させることによっ
て実現できる。すなわち、上記デュアルポートメモリの
アドレス「０〜９５」の上位アドレスとして、上記領域ｄ
を指定する２ビットの上位アドレス「００」と、領域ｅを
指定する２ビットの上位アドレス「０１」と、領域ｆを指
定する２ビットの上位アドレス「１０」を設定する。そし
て、上記領域指定端子からは、上記上位アドレス「００」
と「０１」を表す上位アドレス信号と、上位アドレス「１
０」と「００」を表す上位アドレス信号と、上位アドレス
「０１」と「１０」を表す上位アドレス信号を、１組のデー
タを書き込むタイミングで順次繰り返して出力する。

【０１２８】そうすると、上記書き込みアドレス設定部
は、上記上位アドレス信号と第１ノードから送出されて
くる信号とに基づいて、上記第１ノードから送出されて
くる「０〜６３」の何れかを表す６ビットのアドレス信号
の下位５ビットに、上位アドレス信号で表される２ビッ
トの上記アドレスを付け加える。こうして、上記デュア
ルポートメモリに対する次回の書き込みアドレスを設定
する。また、上記読み出しアドレス設定部は、前回受け
取った上記上位アドレス信号と第２ノードから送出され
てくる信号とに基づいて、上記第２ノードから送出され
てくる６ビットのアドレス信号の下位５ビットに、前回
の上位アドレス信号で表される２ビットの上位アドレス
を付け加える。こうして、上記デュアルポートメモリに
対する次回の読み出しアドレスを設定するのである。

【０１２９】図１７は、こうして上記変換規則０を用い
た逆変換を行った際の上記デュアルポートメモリにおけ
る書き込みアドレスおよび読み出しアドレスの推移を表
す。実線は書き込みアドレスの推移を示す。また、２本
の破線ｉ,ｊは、読み出しアドレスの推移の限界を示
す。つまり、読み出しアドレスは、その推移が２本の破
線ｉ,ｊの間にこの破線ｉ,ｊに対して平行な直線になる
ように設定すればよい。以下、図１７に従って、上記書
き込みアドレスの設定について具体的な例を用いて説明
する。

【０１３０】図１７において、上記第１ノードから送出
されてくる第１組の８番目のデータの書き込みアドレス
も第２組の８番目のデータの書き込みアドレスも、図１
１から分かるように、デシマルアドレス「３５」を表す
バイナリアドレス「１０００１１」が送出されてくる。
ところが、第１組のデータの書き込み時には、上記領域
指定端子から上位アドレス「００」,「０１」が送出されて
くる。したがって、上記書き込みアドレス設定部は、上
記第１ノードからのバイナリアドレス「１０００１１」
の最上位ビットが「１」であることから上位アドレス
「０１」を選択する。そして、この選択した上位アドレス
「０１」をバイナリアドレス「１０００１１」の下位５ビ
ット「０００１１」に付け加えて、７ビットのバイナリ
アドレス「０１０００１１」を生成して上記デュアルポ
ートメモリへの書き込みアドレスとする。したがって、
第１組の８番目のデータは、図１７にｈで示すように、
デシマルアドレス「３５」に書き込まれるのである。

【０１３１】これに対して、第２組のデータの書き込み
時には、上記領域指定端子から上位アドレス「１０」,「０
０」が送出されてくる。したがって、上記書き込みアド
レス設定部は、上記第１ノードからのバイナリアドレス
「１０００１１」の最上位ビットが「１」であることか
ら上位アドレス「００」を選択して、バイナリアドレス
「１０００１１」の下位５ビット「０００１１」に付け
加える。こうして、７ビットのバイナリアドレス「００
０００１１」を生成して上記デュアルポートメモリへの
書き込みアドレスとする。したがって、第２組の８番目
のデータは、図１７にｉで示すように、デシマルアドレ
ス「３」に書き込まれるのである。

【０１３２】このように、本実施の形態においては、総
ての変換規則における出力時の順序番号ｆiと入力時の
順序番号ｉとの差の絶対値│ｆi−ｉ│＝Ｄの最大値Ｄm
axが１組のデータ数Ｎに対してＤmax≦Ｎ/２の関係にあ
る場合に、第３実施の形態におけるデュアルポートメモ
リ１２１に相当するデュアルポートメモリの記憶容量を
(Ｎ×１.５)ワードとしている。したがって、上記デュ
アルポートメモリに対する書き込みアドレスおよび読み
出しアドレスの設定を１/３の領域ｄ,ｅ,ｆに分けて行
うことによって、上記デュアルポートメモリに対する１
組のデータの書き込みが終了した後にこのデータを読み
出す場合に、読み出し動作と書き込み動作とを互いに独
立に並行して行うことができる。また、その場合の上記
領域ｄ,ｅ,ｆは固定された領域であるから、領域ｄ,ｅ,
ｆの指定は上記領域指定端子から上記デュアルポートメ
モリの上位アドレスで行うことが可能となる。したがっ
て、上記デュアルポートメモリの記憶容量は第３実施の
形態の場合よりも多少大きくなるが、上記書き込みアド
レス設定部および読み出しアドレス設定部の構成を簡単
にできるのである。

【０１３３】＜第５実施の形態＞本実施の形態は、第３
実施の形態におけるデータ書き込み用のデュアルポート
メモリの記憶容量が特定な場合の他の逐次型順序変換装
置に関する。本実施の形態における逐次型順序変換装置
は、図１０に示す逐次型順序変換装置の構成と本質的に
同じである。但し、本実施の形態においては、図１０に
示す逐次型順序変換装置におけるデュアルポートメモリ
１１２に相当するデュアルポートメモリの記憶容量を、
Ｎ＝２ⁿであって、Ｄmax≦Ｎ/２＝２^(n-1) （Ｎ：１組のデータ数）を満たす場合に、(Ｎ×１.５)＝２ⁿ×３/２＝(３×２
^(n-1))ワードとするのである。

【０１３４】そして、図１０に示す逐次型順序変換装置
における書き込みアドレス設定部１１５,読み出しアド
レス設定部１１６および領域指定端子１１７に相当する
書き込みアドレス設定部,読み出しアドレス設定部およ
び領域指定端子による上記デュアルポートメモリの書き
込みアドレスおよび読み出しアドレスの設定は、第４実
施の形態の場合と同様に、３等分した夫々の２^(n-1)ワ
ード分の領域毎に、上記領域指定端子から上位アドレス
を指定することによって行うのである。

【０１３５】但し、本実施の形態の場合には、上記デュ
アルポートメモリの各領域の記憶容量は２^(n-1)ワード
であるから、図１０に示す逐次型順序変換装置における
アドレス生成部１１４に相当するアドレス生成部として
通常の２進カウンタをそのまま使用できるのである。す
なわち、本実施の形態によれば、上記アドレス生成部を
簡単にできる。

【０１３６】尚、上記第３〜第５実施の形態においては
図１１および図１２に示す各変換規則に従って順変換あ
るいは逆変換を行うようにしているが、これに限定され
るものではない。また、上記第３〜第５実施の形態にお
いては、６４個のデータを１組としているが、この発明
においては１組のデータ個数を限定するものではない。

【０１３７】

【発明の効果】以上より明らかなように、請求項１に係
る発明の逐次型順序変換装置は、アドレス選択手段は、
モード選択端子からの第１のモードを表すアドレス選択
制御信号を受けた場合には、アドレス生成手段からの入
力アドレス信号を書き込みアドレス信号としてデュアル
ポートメモリに供給する一方、変換表メモリからの変換
アドレス信号を読み出しアドレス信号として供給し、第
２のモードを表すアドレス選択制御信号を受けた場合に
は、上記変換アドレス信号を書き込みアドレス信号とし
て上記デュアルポートメモリに供給する一方、上記入力
アドレス信号を読み出しアドレス信号として供給するの
で、上記第１のモード時には、上記デュアルポートメモ
リに対して上記入力アドレス信号に応じた書き込みと変
換アドレス信号に応じた読み出しとを行う順変換を行
い、上記第２のモード時は、第１のモードにおける逆の
アドレスによる書き込みと読み出しとを行う逆変換を行
うことができる。

【０１３８】

【０１３９】

【０１４０】

【０１４１】

【０１４２】

【０１４３】

【０１４４】すなわち、この発明によれば、データ書き
込み用のメモリとしてデュアルポートメモリを用いて、
上記入力アドレスと変換アドレスが対応付けられた１つ
の変換表のみによって順変換と逆変換とを行うことがで
きる。したがって、アドレス変換表メモリに逆変換用の
変換表を格納しておく必要がなく、また、データ書き込
み用のメモリとして１面のデュアルポートメモリのみで
よく、携帯機器への搭載に更に有利となる。

【０１４５】さらに、上記デュアルポートメモリの書き
込みポートには１組Ｎ個のデータが順次入力されるよう
になっており、上記１組のデータにおける入力順番をｉ
とし、出力順番をｆiとし、総ての変換規則に関する│
ｆi−ｉ│の最大値をＤmaxとした場合に、上記デュアル
ポートメモリは、(Ｎ＋Ｄmax)個のデータ分の記憶容量
を有しているので、１組Ｎ個のデータ分の記憶容量より
も、上記Ｄmax個のデータ分だけ記憶容量が大きくなっ
ている。したがって、上記デュアルポートメモリに１組
Ｎ個のデータを書き込む際に、前回書き込まれた１組Ｎ
個のデータが引き続いて読み出される前に失われないよ
うに書き込むことが可能となる。

【０１４６】また、その場合に、上記デュアルポートメ
モリの記憶容量を１組Ｎ個のデータ分の記憶容量よりも
必要最小限だけ大きくすることができる。したがって、
１組のデータの書き込み終了後にこのデータの読み出し
を行い、且つ、書き込みと読み出しとを互いに独立に並
行して行うという前提の下に、上記デュアルポートメモ
リの記憶容量を最小にできる。さらに、上記Ｄmaxは、
総ての変換規則に関する│ｆi−ｉ│の最大値であるの
で、複数種類の変換規則に対応できる。

【０１４７】さらに、上記デュアルポートメモリに対す
る前回の書き込み領域の最終アドレスの次のアドレスを
指定するアドレス信号と、上記アドレス選択手段からの
書き込みアドレス信号および読み出しアドレス信号とに
基づいて、アドレス設定手段によって、上記デュアルポ
ートメモリに対する次回の書き込みアドレスと次々回の
読み出しアドレスとを設定するので、上記１組のデータ
の書き込み終了後にこのデータの読み出しを行い、且
つ、書き込みと読み出しとを互いに独立に並行して行う
ことが可能なように、上記デュアルポートメモリに対す
る実際の書き込みアドレスおよび読み出しアドレスを設
定できる。

【０１４８】また、請求項２に係る発明の逐次型順序変
換装置における上記デュアルポートメモリの書き込みポ
ートには１組２ｍ個のデータが順次入力され、上記１組
のデータにおける入力順番をｉとし、出力順番をｆiと
し、総ての変換規則に関する│ｆi−ｉ│の最大値をＤm
axとし、ｍ≧Ｄmaxであり、上記デュアルポートメモリ
は３ｍ個のデータ分の記憶容量を有しているので、上記
デュアルポートメモリの記憶容量をｍ個のデータ分の記
憶容量で３等分して得られる書き込み領域のうち、順次
切り換わる連続した２つの書き込み領域に書き込みを行
うことによって、上記デュアルポートメモリに対する１
組のデータの書き込み終了後にこのデータの読み出しを
行い、且つ、書き込みと読み出しとを互いに独立に並行
して行うことができる。さらに、上記ｍは総ての変換規
則に関する│ｆi−ｉ│の最大値Ｄmax以上であるので、
複数種類の変換規則に対応できる。

【０１４９】さらに、上記デュアルポートメモリは、ｍ
個のデータ分の記憶容量ずつ３つの書き込み領域に等区
分されており、上記デュアルポートメモリに対する次回
の書き込み領域を指定する領域指定信号と、上記アドレ
ス選択手段からの書き込みアドレス信号および読み出し
アドレス信号とに基づいて、アドレス設定手段によっ
て、上記デュアルポートメモリに対する次回の書き込み
アドレスと次々回の読み出しアドレスとを設定するの
で、上記１組のデータの書き込み終了後にこのデータの
読み出しを行い、且つ、書き込みと読み出しとを互いに
独立に並行して行うことが可能なように、上記デュアル
ポートメモリに対する実際の書き込みアドレスおよび読
み出しアドレスを設定できる。

【０１５０】また、請求項３に係る発明の逐次型順序変
換装置における上記デュアルポートメモリの書き込みポ
ートには１組２ｎ個のデータが順次入力され、上記１組
のデータにおける入力順番をｉとし、出力順番をｆiと
し、総ての変換規則に関する│ｆi−ｉ│の最大値をＤm
axとし、{２^{（ｎ−１）}}≧Ｄmaxであり、上記デュアル
ポートメモリは３{２^{（ｎ−１）}}個のデータ分の記憶容
量を有しているので、上記デュアルポートメモリの記憶
容量を{２^{（ｎ−１）}}個のデータ分の記憶容量ずつ３等
分して得られる書き込み領域のうち、順次切り換わる連
続する２つの書き込み領域に対して書き込みを行うこと
によって、上記デュアルポートメモリに対する１組のデ
ータの書き込み終了後にこのデータの読み出しを行い、
且つ、書き込みと読み出しとを互いに独立に並行して行
うことができる。また、個々の書き込み領域は{２
^{（ｎ−１）}}個のデータ分の記憶容量を有しているの
で、上記アドレス生成手段を２進カウンタだけで簡単に
構成できる。さらに、上記{２^{（ｎ−１）}}は総ての変換
規則に関する│ｆi−ｉ│の最大値Ｄmax以上であるの
で、複数種類の変換規則に対応できる。

【０１５１】さらに、上記デュアルポートメモリは、
{２^{（ｎ−１）}}個のデータ分の記憶容量ずつ３つの書き
込み領域に区分されており、上記デュアルポートメモリ
に対する次回の書き込み領域を指定する領域指定信号
と、上記アドレス選択手段からの書き込みアドレス信号
および読み出しアドレス信号とに基づいて、アドレス設
定手段によって、上記デュアルポートメモリに対する次
回の書き込みアドレスと次々回の読み出しアドレスとを
設定するので、上記１組のデータの書き込み終了後にこ
のデータの読み出しを行い、且つ、書き込みと読み出し
とを互いに独立に並行して行うことが可能なように、上
記デュアルポートメモリに対する実際の書き込みアドレ
スおよび読み出しアドレスを設定できる。

【図面の簡単な説明】

【図１】この発明の逐次型順序変換装置の一実施の形態
におけるブロック図である。

【図２】図１における順変換指定時の各部の信号変化図
である。

【図３】図１における逆変換指定時の各部の信号変化図
である。

【図４】図１における表選択入力端子の出力信号と指定
される変換表との対応を示す図である。

【図５】図１とは異なる逐次型順序変換装置のブロック
図である。

【図６】図５における各ＲＡＭの内部構成の一部を示す
図である。

【図７】図５における変換規則選択端子の出力信号と指
定されるデコーダとの対応を示す図である。

【図８】図５および図６における順変換指定時の各部の
信号変化図である。

【図９】図５および図６における逆変換指定時の各部の
信号変化図である。

【図１０】図１および図５とは異なる逐次型順序変換装
置のブロック図である。

【図１１】図１０に示す逐次型順序変換装置に適用され
る変換規則を示す図である。

【図１２】図１１とは異なる変換規則を示す図である。

【図１３】図１０におけるデュアルポートメモリに対す
る書き込み領域および読み出し領域の変化を示す図であ
る。

【図１４】図１０に示す逐次型順序変換装置による書き
込みアドレスおよび読み出しアドレスの推移の一例を示
す図である。

【図１５】逐次型順序変換装置のデータメモリとして１
組のデータ分の記憶容量を有するデュアルポートメモリ
を用いた場合の書き込みアドレスおよび読み出しアドレ
スの推移の説明図である。

【図１６】図１,図５および図１０とは異なる逐次型順
序変換装置におけるデュアルポートメモリに対する書き
込み領域および読み出し領域の変化を示す図である。

【図１７】図１６に示す書き込み領域および読み出し領
域の変化に従った書き込みアドレスおよび読み出しアド
レスの推移の一例を示す図である。

【図１８】従来の逐次型順序変換装置における回路構成
図である。

【図１９】図１８に示す従来の逐次型順序変換装置に適
用される変換規則の一例を示す図である。

【図２０】図１８における表選択入力端子および順/逆
変換選択端子の出力信号と指定される変換表との対応を
示す図である。

【図２１】図１８における各部の信号変化図である。

【図２２】図１８における各ＲＡＭの内部構成の一部を
示す図である。

【図２３】従来の逐次型順序変換装置に用いられている
デュアルポートメモリの説明図である。

【図２４】図２３に示すデュアルポートメモリに対して
図１９に示す変換規則に従って書き込み読み出しを行う
場合のアドレス推移を示す図である。

【符号の説明】

３１,６１,１１１…データ入力端子、３２,６２…第１
ＲＡＭ、３３,６３…第２ＲＡＭ、３４,６
４,１１８…データ出力端子、３５,１１０…アドレス変
換表メモリ、３７,６７…書き込みメモリ選択端子、３
８,１０２…第１セレクタ、３９,１０３…変換
アドレスバス、４１,１０５…第２セレクタ、４
２,７２,１０６…入力アドレスバス、４４,７４…読み
出しメモリ選択端子、４５…第３セレクタ、
４８,７８…アドレス入力端子、４９,１０８…表選
択入力端子、５０,８０,１１３…順/逆変換選択端
子、５３,８３…切換回路、５４,８４…
インバータ、７５…セレクタ、７９
…変換規則選択端子、８７…第１マルチプレクサ、
８８…第２マルチプレクサ、８９…第１デコーダ、
９０…第２デコーダ、９１…第３デコー
ダ、１１２…デュアルポートメモリ。１
１４…アドレス生成部、１１５…書き込みア
ドレス設定部、１１６…読み出しアドレス設定部、１
１７…領域指定端子。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−81417（ＪＰ，Ａ) 特開平７−50831（ＪＰ，Ａ) 特開平５−207289（ＪＰ，Ａ) 特開平８−153188（ＪＰ，Ａ) 特開平９−134590（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G11C 11/41 413 H03M 3/00 - 11/00 H04N 1/41 - 1/419 H04N 7/12,7/24,7/30,7/32 G06T 9/00

Claims

(57)【特許請求の範囲】

【請求項１】入力アドレスを生成するアドレス生成手
段と、上記入力アドレスから変換アドレスを得るための変換表
が格納されて、上記入力アドレス信号が与えられると、
この入力アドレス信号に対応した変換アドレス信号を出
力するアドレス変換表メモリと、書き込みポートと読み出しポートとを有して、データが
書き込まれるデュアルポートメモリと、上記入力アドレス信号および変換アドレス信号が入力さ
れると共に、モード選択端子からの第１のモードを表す
アドレス選択制御信号を受けた場合には、上記入力アド
レス信号を書き込みアドレス信号として上記デュアルポ
ートメモリに供給する一方、上記変換アドレス信号を読
み出しアドレス信号として上記デュアルポートメモリに
供給し、第２のモードを表すアドレス選択制御信号を受
けた場合には、上記変換アドレス信号を書き込みアドレ
ス信号として上記デュアルポートメモリに供給する一
方、上記入力アドレス信号を読み出しアドレス信号とし
て上記デュアルポートメモリに供給するアドレス選択手
段を備えると共に、上記デュアルポートメモリの書き込みポートには１組Ｎ
個のデータが順次入力されるようになっており、上記デュアルポートメモリは、上記１組のデータの入力
順番をｉとし、出力順番をｆiとし、総ての変換規則に
関する│ｆi−ｉ│の最大値をＤmaxとした場合に、(Ｎ
＋Ｄmax)個のデータ分の記憶容量を有しており、上記デュアルポートメモリに対する前回の書き込み領域
の最終アドレスの次アドレスを指定するアドレス信号
と、上記アドレス選択手段からの書き込みアドレス信号
および読み出しアドレス信号とに基づいて、上記デュア
ルポートメモリに対する次回の書き込みアドレスと次々
回の読み出しアドレスとを設定するアドレス設定手段を
備えたことを特徴とする逐次型順序変換装置。
【請求項２】入力アドレスを生成するアドレス生成手
段と、上記入力アドレスから変換アドレスを得るための変換表
が格納されて、上記入力アドレス信号が与えられると、
この入力アドレス信号に対応した変換アドレス信号を出
力するアドレス変換表メモリと、書き込みポートと読み出しポートとを有して、データが
書き込まれるデュアルポートメモリと、上記入力アドレス信号および変換アドレス信号が入力さ
れると共に、モード選択端子からの第１のモードを表す
アドレス選択制御信号を受けた場合には、上記入力アド
レス信号を書き込みアドレス信号として上記デュアルポ
ートメモリに供給する一方、上記変換アドレス信号を読
み出しアドレス信号として上記デュアルポートメモリに
供給し、第２のモードを表すアドレス選択制御信号を受
けた場合には、上記変換アドレス信号を書き込みアドレ
ス信号として上記デュアルポートメモリに供給する一
方、上記入力アドレス信号を読み出しアドレス信号とし
て上記デュアルポートメモリに供給するアドレス選択手
段を備えると共に、上記デュアルポートメモリの書き込みポートには１組２
ｍ個のデータが順次入力されるようになっており、上記１組のデータの入力順番をｉとし、出力順番をｆi
とし、総ての変換規則に関する│ｆi−ｉ│の最大値を
Ｄmaxとし、ｍ≧Ｄmaxであり、上記デュアルポートメモ
リの記憶容量は３ｍ個のデータ分の記憶容量であって、上記デュアルポートメモリは、ｍ個のデータ分の記憶容
量ずつ３つの書き込み領域に区分されていると共に、上記デュアルポートメモリに対する次回の書き込み領域
を指定する領域指定信号と、上記アドレス選択手段から
の書き込みアドレス信号および読み出しアドレス信号と
に基づいて、上記デュアルポートメモリに対する次回の
書き込みアドレスと次々回の読み出しアドレスとを設定
するアドレス設定手段を備えたことを特徴とする逐次型
順序変換装置。
【請求項３】入力アドレスを生成するアドレス生成手
段と、上記入力アドレスから変換アドレスを得るための変換表
が格納されて、上記入力アドレス信号が与えられると、
この入力アドレス信号に対応した変換アドレス信号を出
力するアドレス変換表メモリと、書き込みポートと読み出しポートとを有して、データが
書き込まれるデュアルポートメモリと、上記入力アドレス信号および変換アドレス信号が入力さ
れると共に、モード選択端子からの第１のモードを表す
アドレス選択制御信号を受けた場合には、上記入力アド
レス信号を書き込みアドレス信号として上記デュアルポ
ートメモリに供給する一方、上記変換アドレス信号を読
み出しアドレス信号として上記デュアルポートメモリに
供給し、第２のモードを表すアドレス選択制御信号を受
けた場合には、上記変換アドレス信号を書き込みアドレ
ス信号として上記デュアルポートメモリに供給する一
方、上記入力アドレス信号を読み出しアドレス信号とし
て上記デュアルポートメモリに供給するアドレス選択手
段を備えると共に、上記デュアルポートメモリの書き込みポートには１組２
ⁿ 個のデータが順次入力されるようになっており、上記１組のデータの入力順番をｉとし、出力順番をｆi
とし、総ての変換規則に関する│ｆi−ｉ│の最大値を
Ｄmaxとし、２ ^(n-1) ≧Ｄmaxであり、上記デュアルポー
トメモリの記憶容量は３{２ ^(n-1) }個のデータ分の記憶
容量であって、上記デュアルポートメモリは、{２^(n-1)}個のデータ分
の記憶容量ずつ３つの書き込み領域に区分されていると
共に、上記デュアルポートメモリに対する次回の書き込み領域
を指定する領域指定信号と、上記アドレス選択手段から
の書き込みアドレス信号および読み出しアドレス信号と
に基づいて、上記デュアルポートメモリに対する次回の
書き込みアドレスと次々回の読み出しアドレスとを設定
するアドレス設定手段を備えたことを特徴とする逐次型
順序変換装置。