JPH04215321A - 可変長符号デコード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データ通信システ
ム等に使用される、可変長符号を固定長符号にデコード
する可変長符号デコード回路に関する。

【０００２】

【従来の技術】従来、画像データ通信システムとして、
図１４にその要部を示すようなものが提案されている。 図中、１はカメラ、２はカメラ１から供給される画像デ
ータを記憶する画像メモリ、３は画像メモリ２に記憶さ
れた画像データを固定長符号に変換する画像データ／固
定長符号変換回路であって、この画像データ／固定長符
号変換回路３においては、８×８画素毎に２次元ＤＣＴ
（離散コサイン変換）等が行われ、例えば、長さ８ビッ
トの固定長符号に変換される。

【０００３】また、４は画像データ／固定長符号変換回
路３から供給される固定長符号を可変長符号に変換する
可変長符号化回路であって、この可変長符号化回路４は
、例えば、図１５に示すような符号化テーブル５を設け
、８ビット単位の固定長符号００１６〜ＦＦ１６を、符
号化テーブル５に基づいて１〜６、８、９、１６ビット
の可変長符号に可変長符号化し、可変長符号と共に可変
長符号の符号長情報を出力するように構成されている。 なお、符号長情報は、実際の符号長から１を引いた符号
で表示される。これは、符号長１１０〜１６１０を００
００２〜１１１１２で表示するためである。

【０００４】また、６は可変長符号化回路４から供給さ
れる可変長符号列をパック化するためのパック回路であ
り、このパック回路６においては、例えば、図１６に示
すように可変長符号をビット境界でベタ詰めして１６ビ
ット単位の符号列とされる。なお、図１６において、ｘ
は無効ビットを示している。

【０００５】また、７はパック回路６から供給されるパ
ック化された可変長符号列をシリアルデータに変換する
パラレル／シリアル変換回路、８はパック化され、かつ
、シリアル化された可変長符号列を送信するための通信
回線、９は通信回線８を介して送信されてくる、パック
化され、かつ、シリアル化された可変長符号列をパラレ
ルデータに変換するシリアル／パラレル変換回路である
。

【０００６】また、１０はシフト回路、１１は可変長符
号デコード回路であり、シフト回路１０は、シリアル／
パラレル変換回路９から供給される可変長符号列を後述
するようにシフト処理して１６ビット単位でアドレスと
して可変長符号デコード回路１１に供給するものである
。また、可変長符号デコード回路１１は、可変長符号を
固定長符号にデコードするものであるが、この可変長符
号デコード回路１１は図１７に示すような符号デコード
・テーブル１２を有しており、この符号デコード・テー
ブル１２に基づいて可変長符号デコードを行うことがで
きるように構成されている。

【０００７】ここに、符号デコード・テーブル１２は、
アドレスと、これに対応するデータをテーブル化してな
るものであるが、データは可変長符号の符号長情報と固
定長符号からなり、可変長符号の符号長情報はシフト回
路１０に供給される。なお、図１７において、×は０又
は１を示しており、例えば、アドレス０×××××××
××××××××２は、００００００００００００００
００２（００００１６）〜０１１１１１１１１１１１１
１１１２（７ＦＦＦ１６）を示している。また、符号長
情報は、実際の符号長から１を引いた符号で表示される
。これは、符号長１１０〜１６１０を００００２〜１１
１１２で表示するためである。

【０００８】そこで、可変長符号デコード回路１１に、
例えば、可変長符号列０××××××××××××××
×２がアドレスとして供給されると、××××××××
×××××××２がどのような値であれ、先頭ビットの
符号が０である限り、０が可変長符号としてデコードの
対象とされ、この場合には、符号長情報として００００
２、固定長符号として００１６が出力される。

【０００９】ここに、シフト回路１０は、アドレスとし
て可変長符号デコード回路１１に供給した可変長符号列
から、デコードされた可変長符号を左シフト処理で除去
し、新たに１６ビットの可変長符号列を可変長符号デコ
ード回路１１に供給する。前例で言えば、可変長符号列
０×××××××××××××××２のうち、先頭の０
を左シフト処理で除去し、残りの１５ビットの可変長符
号列×××××××××××××××２の最後尾に次の
可変長符号列の先頭ビットを足した新たな１６ビットの
可変長符号列を可変長符号デコード回路１１に供給する
ことになる。

【００１０】また、１３は可変長符号デコード回路１１
から供給される固定長符号に逆ＤＣＴ等を行って可変長
符号を画像データに変換する固定長符号／画像データ変
換回路、１４は固定長符号／画像データ変換回路１３か
ら供給される画像データを格納する画像メモリ、１５は
画像メモリ１４に格納された画像データに対応する画像
を表示するディスプレイである。

【００１１】

【発明が解決しようとする課題】かかる画像データ通信
システムにおいて使用されている可変長符号デコード回
路１１は、図１７に示すように１６ビット×６５５２５
ワードのメモリが必要であり、これを汎用品のメモリで
構成すると、１６ビット×６４Ｋワードのメモリという
メモリ容量の大きいメモリを必要とし、これが、コスト
を上昇させているという問題点があった。

【００１２】本発明は、かかる点に鑑み、メモリ容量の
小さいメモリで構成し、コストの低減化を図ることがで
きるようにした可変長符号デコード回路を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】図１は本発明中、第１の
発明による可変長符号デコード回路の原理説明図であり
、図中、１６は第１のメモリ、１７は第２のメモリ、１
８は選択手段である。ここに、第１のメモリ１６は、入
力される可変長符号列の上位ビットをアドレスとして入
力し、この可変長符号列の上位ビットがその先頭から一
定ビット数以内を一定ビット数以下の可変長符号として
いる場合には、この一定ビット数以下の可変長符号に対
応する固定長符号を出力し、前記可変長符号列の上位ビ
ットが一定ビット数を越える可変長符号の上位ビットで
ある場合には、その内容に応じた所定の符号を出力する
ものである。

【００１４】また、第２のメモリ１７は、第１のメモリ
１６から出力される所定の符号と可変長符号列の下位ビ
ットとをアドレスとして入力し、一定ビット数を越える
可変長符号に対応する固定長符号を出力するものである
。また、選択手段１８は、第１のメモリ１６が固定長符
号を出力するときは、この固定長符号をデコード結果と
して選択して出力し、第２のメモリ１７が固定長符号を
出力するときは、この固定長符号をデコード結果として
選択して出力するものである。

【００１５】図２は本発明中、第２の発明による可変長
符号デコード回路の原理説明図であり、図中、１９はメ
モリ、２０はラッチ手段、２１は選択手段、２２は選択
制御手段である。ここに、メモリ１９は、第１領域１９
Ａと第２領域１９Ｂとを設けて構成されている。第１領
域１９Ａは、所定の符号と可変長符号列の上位ビットと
をアドレスとして入力し、この可変長符号列の上位ビッ
トがその先頭から一定ビット数以内に一定ビット数以下
の可変長符号を含んでいる場合には、この一定ビット数
以下の可変長符号に対応する固定長符号を出力し、前記
可変長符号列の上位ビットが一定ビット数を越える可変
長符号の上位ビットである場合には、前記所定の符号と
ビット数を同一にし、内容を異にする符号を出力する領
域である。

【００１６】また、第２領域１９Ｂは、前記所定の符号
とビット数を同一にし、内容を異にする符号と前記可変
長符号列の下位ビットとをアドレスとして入力し、一定
ビット数を越える可変長符号に対応する固定長符号を出
力する領域である。

【００１７】また、ラッチ手段２０は、メモリ１９から
出力される前記所定の符号とビット数を同一にし、内容
を異にする符号をラッチするものである。また、選択手
段２１は、前記所定の符号及び前記可変長符号列の上位
ビットあるいは前記所定の符号とビット数を同一にし、
内容を異にする符号及び前記可変長符号列の下位ビット
を選択し、これらをアドレスとしてメモリ１９に供給す
るものである。

【００１８】また、選択制御手段２２は、最初に前記所
定の符号及び前記可変長符号列の上位ビットを選択して
、これらをメモリ１９に供給し、メモリ１９が前記所定
の符号とビット数を同一にし、内容を異にする符号を出
力する場合には、次に、前記所定の符号とビット数を同
一にし、内容を異にする符号及び前記可変長符号列の下
位ビットをメモリ１９に供給し、また、最初に前記所定
の符号及び前記可変長符号列の上位ビットを選択して、
これらをメモリ１９に供給した場合においてメモリ１９
が固定長符号を出力する場合には、次に、前記所定の符
号及び新たな可変長符号列の上位ビットをメモリ１９に
供給するように選択手段２１を制御するものである。

【００１９】

【作用】第１の発明においては、第１のメモリ１６と第
２のメモリ１７とを設けているが、第１のメモリ１６は
、可変長符号列の上位ビットをアドレスとして入力し、
この可変長符号列の上位ビットがその先頭から一定ビッ
ト数以内を一定ビット数以下の可変長符号としている場
合には、この一定ビット数以下の可変長符号に対応する
固定長符号を出力するように構成されている。この結果
、可変長符号列がその先頭から一定ビット数以内を一定
ビット数以下の可変長符号としている場合であっても、
入力される可変長符号列の全てをアドレスとしている従
来の可変長符号デコード回路よりもメモリ容量を小さく
することができる。

【００２０】また、第２の発明においては、メモリ１９
を第１領域１９Ａと第２領域１９Ｂとに分け、第１領域
１９Ａは、可変長符号列の上位ビットをアドレスとして
入力し、この可変長符号列の上位ビットがその先頭から
一定ビット数以内を一定ビット数以下の可変長符号とし
ている場合には、この一定ビット数以下の可変長符号に
対応する固定長符号を出力するように構成されている。 この結果、可変長符号列がその先頭から一定ビット数以
内を一定ビット数以下の可変長符号としている場合であ
っても、入力される可変長符号列の全てをアドレスとし
ている従来の可変長符号デコード回路よりもメモリ容量
を小さくすることができるし、また、必要とするメモリ
ＩＣの数を第１の発明の場合よりも少なくすることがで
きる。即ち、第１の発明においては、２個のメモリＩＣ
が必要であるが、第２の発明によれば１個のメモリＩＣ
で足りる。

【００２１】

【実施例】以下、図３〜図１３を参照して、本発明の第
１実施例及び第２実施例につき説明する。なお、これら
第１実施例及び第２実施例は、図１５に示す符号化テー
ブル５を有する図１４に示す可変長符号化回路４によっ
て可変長符号化された可変長符号をデコードするもので
ある。

【００２２】（１）第１実施例・・図３〜図７図３は本
発明の第１実施例（第１の発明の一実施例）の要部を示
す回路図であり、図中、２３は１２ビット×２５６ワー
ドの初段メモリ、２４は１２ビット×１Ｋワードの次段
メモリ、２５はセレクタである。初段メモリ２３は図４
に示すような符号デコード・テーブル２６を有し、次段
メモリ２４は図５に示すような符号デコード・テーブル
２７を有している。

【００２３】ここに、符号デコード・テーブル２６は、
８ビットのアドレスと、これに対応する１６ビットのデ
ータをテーブル化してなるものであるが、データは、可
変長符号の符号長情報と固定長符号又は可変長符号の符
号化情報と次アドレス（次段メモリ２４のアドレスの上
位２ビットのアドレスをなす部分）とからなり、符号デ
コード・テーブル２７は１０ビットのアドレスと、これ
に対応する１６ビットのデータをテーブル化してなるも
のであるが、データは可変長符号の符号長情報と固定長
符号とからなるものである。

【００２４】また、セレクタ２５は、初段メモリ２３か
らデータのビット１１を選択制御信号として供給され、
ビット１１が０のときは、初段メモリ２３の出力をデコ
ード結果として選択し、ビット１１が１のときは、次段
メモリ２４の出力をデコード結果として選択するように
構成されている。

【００２５】このように構成された第１実施例において
は、図６に示すように、可変長符号列として、例えば、
１１１１０×××××××××××２が入力されると、
上位８ビットの１１１１０×××２が初段メモリ２３に
供給され、下位８ビット×××××××××２が次段メ
モリ２４に供給される。すると、初段メモリ２３からは
符号デコード・テーブル２６に基づいて符号長情報とし
て０１００２、固定長符号として０４１６が出力される
。 この場合、ビット１１は０であるから、セレクタ２５は
初段メモリ２３の出力をデコード結果として選択して出
力する。

【００２６】また、図７に示すように、可変長符号列と
して、例えば、１１１１１１１１０００００００１２が
入力されると、上位８ビットの１１１１１１１１２が初
段メモリ２３に供給され、下位８ビット０００００００
１２が次段メモリ２４に供給される。すると、初段メモ
リ２３からは符号デコード・テーブル２６に基づいて符
号長情報として１×××２、次アドレスとして０２１６
＝１０２が出力される。この場合、ビット１１は１であ
るから、セレクタ２５は、次段メモリ２４の出力を選択
することになる。ここに、次段メモリ２４は、符号デコ
ード・テーブル２７に基づいて符号長情報として１１１
１２、可変長符号として０Ｃ１６を出力する。以下、同
様にしてデコードが行われる。

【００２７】かかる第１実施例によれば、初段メモリ２
３として１２ビット×２５６ワードのメモリ、次段メモ
リ２４として１２ビット×１Ｋワードのメモリを用意す
れば足りるので、１６ビット×６４Ｋワードのメモリを
必要とする従来の可変長符号デコード回路に比較して、
大幅なコストの低減化を図ることができる。

【００２８】（１）第２実施例・・図８〜図１３図８は
本発明の第２実施例（第２の発明の一実施例）の要部を
示す回路図であり、図中、２８は１２ビット×１Ｋワー
ドのメモリ、２９はラッチ回路、３０はセレクタ、３１
はセレクタ制御回路、３２はＤフリップフロップ、３３
、３４はインバータ、ＤＬＥはデータ・ラッチ・イネー
ブル信号、ＲＣはリセット制御信号である。

【００２９】ここに、メモリ２８は、第１領域２８Ａと
第２領域２８Ｂとからなり、図９に示すような符号デコ
ード・テーブル３５を有している。この符号デコード・
テーブル３５は、１０ビットのアドレスと、これに対応
する１２ビットのデータとをテーブル化してなるもので
あるが、データは、可変長符号の符号長情報と固定長符
号又は可変長符号の符号長情報と次アドレス（第２領域
２８Ｂのアドレスの上位２ビットのアドレスをなす部分
）とからなるものである。

【００３０】また、ラッチ回路２９は、メモリ２８から
出力される次アドレスをラッチするものである。

【００３１】また、セレクタ３０は、Ｄフリップフロッ
プ３２のＱ出力によって制御され、上位２ビットを符号
列００２及び下位８ビットを可変長符号列の上位８ビッ
トとする符号列又は上位２ビットをラッチ回路２９によ
ってラッチされた次アドレス０１１６＝０１２、０２１
６＝１０２又は０３１６＝１１２及び下位８ビットを可
変長符号列の下位８ビットとする符号列を選択し、これ
らをアドレスとしてメモリ２８に供給するものである。 なお、Ｑ出力が０２の場合（メモリ２８の出力のビット
１１が０の場合）は、上位２ビットを符号列００２及び
下位８ビットを可変長符号列の上位８ビットとする符号
列を選択し、また、Ｑ出力が０２の場合（メモリ２８の
出力のビット１１が１の場合）は、上位２ビットをラッ
チ回路２９によってラッチされた次アドレス及び下位８
ビットを可変長符号列の下位８ビットとする符号列を選
択するように構成されている。

【００３２】また、セレクタ制御回路３１は、メモリ２
８の出力のビット１１をＤフリップフロップ３２の入力
端子Ｄに供給し、データ・ラッチ・イネーブル信号ＤＬ
Ｅをインバータ３３を介してＤフリップフロップ３２の
クロック信号入力端子ＣＫに供給し、リセット制御信号
ＲＣをＤフリップフロップ３２のリセット信号入力端子
Ｒ＃（＃は反転の意）に供給し、Ｑ出力をセレクタ３０
の選択制御信号として供給するように構成されている。

【００３３】このように構成された第２実施例は、図１
０及び図１１に示すようにデコード動作を行う。即ち、
例えば、図１２に示すように、可変長符号列として、１
１１１０×××××××××××２が入力されると、０
０１１１１０×××２がメモリ２８に供給される。する
と、メモリ２８からは符号デコード・テーブル３５に基
づいて、符号長情報として０１００２、固定長符号とし
て０４１６が出力される。この場合、ビット１１は０で
あるから、符号長情報として０１００２、固定長符号と
して０４１６がそのままデコード結果として出力される
。

【００３４】また、例えば、図１３に示すように、可変
長符号列として、１１１１１１１１０００００００１２
が入力されると、００１１１１１１１１２がメモリ２８
に供給される。すると、メモリ２８からは符号デコード
・テーブル３５に基づいて、符号長情報として１×××
２、次アドレスとして０３１６＝１１２が出力される。 この場合、ビット１１は１であるから、セレクタ３０は
、次アドレス１１２と可変長符号列の下位８ビット００
０００００１２をメモリ２８に供給する。この結果、メ
モリ２８は、符号デコード・テーブル３５に基づいて、
符号長情報として１１１１２、固定長符号として０Ｃ１
６を出力する。以下、同様にしてデコードが行われる。

【００３５】かかる第２実施例によれば、メモリ２８と
して１２ビット×１Ｋワードのメモリを用意すれば足り
、１６ビット×６４Ｋワードのメモリを必要とする従来
の可変長符号デコード回路４はもとより、初段メモリ２
３として１２ビット×２５６ワードのメモリ、次段メモ
リ２４として１２ビット×１Ｋワードのメモリを必要と
する第１実施例に比較してもコストの低減化を図ること
ができる。

【００３６】また、この第２実施例によれば、メモリは
１個で足りるので、２個のメモリを必要とする第１実施
例に比較して実装密度を高めることができる。

【００３７】

【発明の効果】本発明中、第１の発明（請求項１記載の
可変長符号デコード回路）によれば、第１のメモリ１６
と第２のメモリ１７とを設けているが、第１のメモリ１
６は、可変長符号列の上位ビットをアドレスとして入力
し、この可変長符号列の上位ビットがその先頭から一定
ビット数以内を一定ビット数以下の可変長符号としてい
る場合には、この一定ビット数以下の可変長符号に対応
する固定長符号を出力するように構成したことにより、
可変長符号列がその先頭から一定ビット数以内を一定ビ
ット数以下の可変長符号としている場合であっても、入
力される可変長符号列の全てをアドレスとしている従来
の可変長符号デコード回路よりもメモリ容量を小さくす
ることができるので、従来の可変長符号デコード回路よ
りも低コストにすることができる。

【００３８】また、本発明中、第２の発明（請求項２記
載の可変長符号デコード回路）によれば、メモリ１９を
第１領域１９Ａと第２領域１９Ｂとに分け、第１領域１
９Ａは、可変長符号列の上位ビットをアドレスとして入
力し、この可変長符号列の上位ビットがその先頭から一
定ビット数以内を一定ビット数以下の可変長符号として
いる場合には、この一定ビット数以下の可変長符号に対
応する固定長符号を出力するように構成したことにより
、可変長符号列がその先頭から一定ビット数以内を一定
ビット数以下の可変長符号としている場合であっても、
入力される可変長符号列の全てをアドレスとしている従
来の可変長符号デコード回路よりもメモリ容量を小さく
することができるので、従来の可変長符号デコード回路
よりも低コストにすることができるし、また、必要とす
るメモリＩＣの数を第１の発明の場合よりも少なくし、
実装密度の向上化を図ることができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理説明図である。

【図２】本発明中、第２の発明の原理説明図である。

【図３】本発明の第１実施例（第１の発明の一実施例）
を示す回路図である。

【図４】第１実施例を構成する初段メモリの符号デコー
ド・テーブルを示す図である。

【図５】第１実施例を構成する次段メモリの符号デコー
ド・テーブルを示す図である。

【図６】第１実施例のデコード動作を説明するための図
である。

【図７】第１実施例のデコード動作を説明するための図
である。

【図８】本発明の第２実施例（第２の発明の一実施例）
の要部を示す回路図である。

【図９】第２実施例を構成するメモリの符号デコード・
テーブルを示す図である。

【図１０】第２実施例の動作を示すタイムチャートであ
る。

【図１１】第２実施例の動作を示すタイムチャートであ
る。

【図１２】第２実施例のデコード動作を説明するための
図である。

【図１３】第２実施例のデコード動作を説明するための
図である。

【図１４】従来の画像データ通信システムの一例の要部
を示す図である。

【図１５】図１４に示す画像データ通信システムを構成
する可変長符号化回路が有する符号化テーブルを示す図
である。

【図１６】図１４に示す画像データ通信システムを構成
するパック回路の動作を示す図である。

【図１７】図１４に示す画像データ通信システムを構成
する可変長符号デコード回路が有する符号デコード・テ
ーブルを示す図である。

【符号の説明】

１６　　第１のメモリ １７　　第２のメモリ １８　　選択手段 １９　　メモリ ２０　　ラッチ手段 ２１　　選択手段 ２２　　選択制御手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】可変長符号列の上位ビットをアドレスとし
   て入力し、該可変長符号列の上位ビットがその先頭から
   一定ビット数以内を一定ビット数以下の可変長符号とし
   ている場合には、該一定ビット数以下の可変長符号に対
   応する固定長符号を出力し、前記可変長符号列の上位ビ
   ットが一定ビット数を越える可変長符号の上位ビットで
   ある場合には、その内容に応じた所定の符号を出力する
   第１のメモリ（１６）と、前記所定の符号と前記可変長
   符号列の下位ビットとをアドレスとして入力し、前記一
   定ビット数を越える可変長符号に対応する固定長符号を
   出力する第２のメモリ（１７）と、前記第１のメモリ（
   １６）が固定長符号を出力するときは、この固定長符号
   をデコード結果として選択して出力し、前記第２のメモ
   リ（１７）が固定長符号を出力するときは、この固定長
   符号をデコード結果として選択して出力する選択手段（
   １８）とを設けて構成されていることを特徴とする可変
   長符号デコード回路。
2. 【請求項２】所定の符号と可変長符号列の上位ビットと
   をアドレスとして入力し、該可変長符号列の上位ビット
   がその先頭から一定ビット数以内を一定ビット数以下の
   可変長符号としている場合には、該一定ビット数以下の
   可変長符号に対応する固定長符号を出力し、前記可変長
   符号列の上位ビットが一定ビット数を越える可変長符号
   の上位ビットである場合には、その内容に応じた前記所
   定の符号とビット数を同一にし、内容を異にする符号を
   出力する第１領域（１９Ａ）と、前記所定の符号とビッ
   ト数を同一にし、内容を異にする符号と前記可変長符号
   列の下位ビットとをアドレスとして入力し、前記一定ビ
   ット数を越える可変長符号に対応する固定長符号を出力
   する第２領域（１９Ｂ）とを有するメモリ（１９）と、
   該メモリ（１９）から出力される前記所定の符号とビッ
   ト数を同一にし、内容を異にする符号をラッチするラッ
   チ手段（２０）と、前記所定の符号及び前記可変長符号
   列の上位ビットあるいは前記所定の符号とビット数を同
   一にし、内容を異にする符号及び前記可変長符号列の下
   位ビットを選択し、これらをアドレスとして前記メモリ
   （１９）に供給する選択手段（２１）と、最初に前記所
   定の符号及び前記可変長符号列の上位ビットを選択して
   、これらを前記メモリ（１９）に供給し、前記メモリ（
   １９）が前記所定の符号とビット数を同一にし、内容を
   異にする符号を出力した場合には、次に、前記所定の符
   号とビット数を同一にし、内容を異にする符号及び前記
   可変長符号列の下位ビットを前記メモリ（１９）に供給
   し、また、最初に前記所定の符号及び前記可変長符号列
   の上位ビットを選択して、これらを前記メモリ（１９）
   に供給した場合において前記メモリ（１９）が固定長符
   号を出力した場合には、次に、前記所定の符号及び新た
   な可変長符号列の上位ビットを前記メモリ（１９）に供
   給するように前記選択手段（２１）を制御する選択制御
   手段（２２）とを設けて構成されていることを特徴とす
   る可変長符号デコード回路。