JP3545165B2 - 表示制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＲＴ等の表示装置に表示するデータの表示制御装置に関するものである。
【０００２】
【従来の技術】
近年、ＣＲＴ等の表示装置にチャンネルや音量等の様々な情報を表示するために、ＲＡＭに記憶された表示コードの順番にＲＯＭに記憶された表示データを読み出してＲＧＢ表示データに変換する表示制御装置がＴＶセットなどで用いられている。
【０００３】
図２は従来の表示制御装置のブロック図である。図２において、２０１は従来の表示制御装置、１０２はＣＰＵ、１０３は表示装置１０７に表示するための表示コードが記憶されているＲＡＭ、１０４はＲＯＭアドレス生成部、１０５は表示データが記憶されているＲＯＭ、１０６はＲＯＭ１０５から読み出した表示データをＲＧＢ表示データに変換する色変換部、１０７は表示装置である。
【０００４】
以上のように構成された従来の表示制御装置について、以下その動作を説明する。
ＲＡＭ１０３には、あらかじめＣＰＵ１０２により表示する順番に表示コードが記憶されており、その表示コードは、ＣＰＵ１０２から出力されるＲＡＭアドレスによりＲＡＭ１０３から読み出され、ＲＯＭアドレス生成部１０４に入力される。ＲＯＭアドレス生成部１０４は表示コードをデコードして、表示データが記憶されているＲＯＭ１０５をアクセスするためのＲＯＭアドレスを出力する。このＲＯＭアドレスによりＲＯＭ１０５から表示データが出力され、色変換部１０６に入力される。色変換部１０６では、ＲＯＭ１０５から入力した表示データを、表示装置１０７で表示できるＲＧＢ表示データに変換して表示装置１０７へ出力する。表示装置１０７では、ＲＡＭ１０３に記憶された表示コードの順番に表示される。
【０００５】
この図２で示した従来例では、“ＡＡＡＢ”という文字列の表示例が示されている。また、ＲＡＭ１０３に記憶された表示コードには、表示を終了するか否かを示す表示終了ビットが設けてあり、表示終了ビットが例えば「１」のときにＲＯＭアドレス生成部１０４のデコーダーで検出されてＣＰＵ１０２に通知され、表示が完了する。
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、同じ表示データを連続して表示したい場合でも、ＲＡＭ１０３に同じ表示データを示す表示コードを、連続する表示データ数分だけ記憶しなければならないために、ＲＡＭ１０３の容量が増大するという問題点を有していた。
【０００７】
本発明は、上記従来の問題点を解決するもので、表示コードを記憶しておくＲＡＭが少ない容量でも同じ表示データの連続表示を可能にする表示制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の表示制御装置は、ＣＰＵと、複数の表示コードを予め記憶しており、ＣＰＵから出力されるアドレスに対応した表示コードを出力するＲＡＭと、ＲＡＭから出力される表示コードをデコードして表示データメモリアドレスを生成する表示データメモリアドレス生成部と、表示データメモリアドレス生成部から出力される表示データメモリアドレスによりあらかじめ記憶されている表示データを出力する表示データメモリと、表示データメモリから出力される表示データを記憶するバッファメモリと、表示データメモリから出力される表示データおよびバッファメモリに記憶された表示データのうちいずれかを選択して出力するセレクタとを備え、複数の表示コードの各々は、自らが連続表示を制御する表示コードであるか否かを示す連続表示制御ビットを有しており、連続表示を制御する表示コードは、さらに連続回数を示す連続回数ビットを有しており、表示データメモリアドレス生成部によりデコードされた表示コードが連続表示を制御する表示コードである場合は、セレクタは、バッファメモリに記憶された表示データを連続回数ビットにより示される回数連続して選択して出力し、表示データメモリアドレス生成部によりデコードされた表示コードが連続表示を制御する表示コードでない場合は、セレクタは、表示データメモリから出力される表示データを選択して出力することを特徴とする。
【０００９】
この構成によって、連続して同一の表示データを出力して表示する場合、ＲＡＭに、表示すべき表示データに対応する表示コードを１つと、連続表示するための制御ビットを含む表示コードとを記憶するだけでよいために、表示コードを記憶するＲＡＭの容量を節約することができ、少ないＲＡＭ容量で連続表示が可能となる。
【００１０】
また、連続表示を制御する表示コードが、連続回数を示す連続回数ビットを有していることによって、ＲＡＭに、表示すべき表示データに対応する表示コードを１つ記憶しておけば、何回でも連続して表示することができる。
【００１１】
請求項２記載の表示制御装置は、請求項１記載の表示制御装置において、セレクタから出力される表示データをＲＧＢ表示データに変換する色変換部を設けたことを特徴とする。
これによって、カラー表示を行うことができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の実施の形態の表示制御装置のブロック図である。図１において、１０１は本発明の実施の形態の表示制御装置、１０２はＣＰＵ、１０３は表示コードを記憶するＲＡＭ、１０４はＲＯＭアドレス生成部（表示データメモリアドレス生成部）、１０５は表示データメモリであるＲＯＭ、１０６は色変換部、１０７は表示装置、１１１はバッファメモリ、１１２は表示データをＲＯＭ１０５とバッファメモリ１１１からセレクトするセレクタである。
【００１３】
図１に示す本実施の形態では、図３の従来例の構成に加え、ＲＯＭ１０５から出力される表示データを記憶するバッファメモリ１１１と、ＲＯＭ１０５とバッファメモリ１１１のいずれかの表示データを選択するセレクタ１１２とを設け、ＲＡＭ１０３に、表示装置１０７へ同一のＲＧＢ表示データを連続して出力するために従来のように同一の表示コードを連続して記憶する代わりに、連続表示するための制御ビット（連続表示制御ビット，連続回数ビット）を含む表示コードを記憶している。そして、ＲＯＭアドレス生成部１０４で表示コードｂをデコードしたときに、連続回数ビットに示される回数だけセレクタ１１２がバッファメモリ１１１の表示データを連続して選択出力するようにしている。
【００１４】
以上のように構成される本実施の形態の表示制御装置について、以下その動作を説明する。なお、ここでは、図１の表示装置１０７に示された“ＡＡＡＢ”という文字列の表示を例に説明する。
ＲＡＭ１０３には、あらかじめＣＰＵ１０２により表示する順番に一例として表示コードａ，ｂ，ｃが記憶されている。表示コードａ，ｃには、表示を終了する否かを「１」と「０」で示す表示終了ビットと、同一表示データを連続して表示するか否かを「１」と「０」で示す連続表示制御ビットと、表示データが記憶されたＲＯＭ１０５にアクセスするためのＲＯＭアドレス生成用の本来の表示コードとしての表示用基本ビットとを含んでいる。また、表示コードｂには、表示終了ビットと、連続表示制御ビットと、同一表示データを連続して表示するための連続回数ビットとを含んでいる。
【００１５】
まず、ＣＰＵ１０２から出力されるＲＡＭアドレスにより、ＲＡＭ１０３から表示コードａが読み出され、ＲＯＭアドレス生成部１０４に入力される。ＲＯＭアドレス生成部１０４は表示コードａをデコードして、その表示用基本ビット部分からＲＯＭ１０５にアクセスするためのＲＯＭアドレスを生成し出力する。また、表示コードａの連続表示制御ビットが「０」であるため、セレクタ１１２はＲＡＭ１０５の表示データを選択する状態である。ＲＯＭアドレスによりＲＯＭ１０５から「Ａ」の表示データが出力され、セレクタ１１２を介して色変換部１０６に入力されるとともに、バッファメモリ１１１に入力され記憶される。色変換部１０６では、セレクタ１１２から入力された表示データを、表示装置１０７で表示できるＲＧＢ表示データに変換して表示装置１０７へ出力する。これにより、表示装置１０７では、左端のはじめの“Ａ”が表示される。
【００１６】
つぎに、ＣＰＵ１０２から出力されるＲＡＭアドレスにより、ＲＡＭ１０３から表示コードｂが読み出され、ＲＯＭアドレス生成部１０４に入力される。表示コードｂは、連続表示制御ビットが連続表示を示す「１」であり、連続回数ビットの内容が「２」であるとする。この表示コードｂがＲＯＭアドレス生成部１０４のデコーダーでデコードされて、バッファメモリ１１１のデータを２回連続して選択する旨の制御信号がセレクタ１１２へ送られる。この制御信号によりセレクタ１１２は、その出力をバッファメモリ１１１からの入力に切り換え、バッファメモリ１１１に記憶されている「Ａ」の表示データが２回連続して色変換部１０６へ出力され、ＲＧＢ表示データに変換される。これにより、表示装置１０７では、左端から２番目と３番目の“Ａ”が表示される。以上のように、“Ａ”を３回連続して表示するために、表示コードｂの連続回数ビットの内容は、セレクタ１１２がバッファメモリ１１１の表示データを選択する回数（すなわち“Ａ”の連続表示回数−１）である「２」としている。
【００１７】
つぎに、ＣＰＵ１０２から出力されるＲＡＭアドレスにより、ＲＡＭ１０３から表示コードｃが読み出され、ＲＯＭアドレス生成部１０４に入力される。ＲＯＭアドレス生成部１０４は表示コードｃをデコードして、その表示用基本ビット部分からＲＯＭ１０５にアクセスするためのＲＯＭアドレスを生成し出力するとともに、表示終了ビットが表示の終了を示す「１」であるため、その旨をＣＰＵ１０２へ通知する。ＲＯＭアドレス生成部１０４から出力されたＲＯＭアドレスによりＲＯＭ１０５から「Ｂ」の表示データが出力され、セレクタ１１２を介して色変換部１０６に入力されるとともに、バッファメモリ１１１に入力され記憶される。色変換部１０６では、セレクタ１１２から入力された表示データを、表示装置１０７で表示できるＲＧＢ表示データに変換して表示装置１０７へ出力する。これにより、表示装置１０７では、左端から４番目（右端）の“Ｂ”が表示される。そして、前述のようにＲＯＭアドレス生成部１０４のデコーダーからＣＰＵ１０２に表示終了通知がされているため、表示が完了する。
【００１８】
以上のように本発明の実施の形態によれば、ＲＯＭ１０５から出力される表示データを記憶するバッファメモリ１１１と、ＲＯＭ１０５とバッファメモリ１１１のいずれかの表示データを選択するセレクタ１１２とを設け、ＲＡＭ１０３に連続表示制御ビットおよび連続回数ビットを含む表示コードｂを記憶することにより、表示コードａを１つＲＡＭ１０３に記憶するだけで、連続表示を行うことができ、表示コードを記憶するＲＡＭ１０３の容量を節約することができ、少ないＲＡＭ容量で連続表示が可能となる。
【００１９】
なお、本発明の実施の形態においては、ＲＡＭ１０３に、連続表示したい表示データに対応する表示コードａに引き続いて連続表示を制御する表示コードｂを記憶するようにしたが、連続したい表示コードａのなかに、表示コードｂの連続表示制御ビットおよび連続回数ビットを含めるようにしてもよいことは言うまでもない。
【００２０】
また、本実施の形態では、表示データメモリとしてＲＯＭ１０５を用いたが、ＲＡＭでもよいことは言うまでもない。
また、色変換部１０６を設けることによって、表示装置１０７でカラー表示を行うことができるが、白黒表示の場合には、色変換部１０６は必要ない。
【００２１】
【発明の効果】
以上のように本発明は、ＲＡＭに、セレクタから同一の表示データを連続して出力させるために同一の表示コードを連続して記憶する代わりに、連続表示するための制御ビットを含む表示コードを記憶しておき、表示データメモリアドレス生成部は連続表示するための制御ビットを含む表示コードをデコードしたときにセレクタに連続表示制御信号を発し、この連続表示制御信号によりセレクタがバッファメモリに記憶された表示データを選択するようにしたことにより、連続して同一の表示データを表示する場合、ＲＡＭに、表示すべき表示データに対応する表示コードを１つと、連続表示するための制御ビットを含む表示コードとを記憶するだけでよいために、表示コードを記憶するＲＡＭの容量を節約することができ、少ないＲＡＭ容量で連続表示が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の表示制御装置のブロック図。
【図２】従来の表示制御装置のブロック図。
【符号の説明】
１０１ 表示制御装置
１０２ ＣＰＵ
１０３ ＲＡＭ
１０４ ＲＯＭアドレス生成部（表示データメモリアドレス生成部）
１０５ ＲＯＭ（表示データメモリ）
１０６ 色変換部
１０７ 表示装置
１１１ バッファメモリ
１１２ セレクタ
【発明の属する技術分野】
本発明は、ＣＲＴ等の表示装置に表示するデータの表示制御装置に関するものである。
【０００２】
【従来の技術】
近年、ＣＲＴ等の表示装置にチャンネルや音量等の様々な情報を表示するために、ＲＡＭに記憶された表示コードの順番にＲＯＭに記憶された表示データを読み出してＲＧＢ表示データに変換する表示制御装置がＴＶセットなどで用いられている。
【０００３】
図２は従来の表示制御装置のブロック図である。図２において、２０１は従来の表示制御装置、１０２はＣＰＵ、１０３は表示装置１０７に表示するための表示コードが記憶されているＲＡＭ、１０４はＲＯＭアドレス生成部、１０５は表示データが記憶されているＲＯＭ、１０６はＲＯＭ１０５から読み出した表示データをＲＧＢ表示データに変換する色変換部、１０７は表示装置である。
【０００４】
以上のように構成された従来の表示制御装置について、以下その動作を説明する。
ＲＡＭ１０３には、あらかじめＣＰＵ１０２により表示する順番に表示コードが記憶されており、その表示コードは、ＣＰＵ１０２から出力されるＲＡＭアドレスによりＲＡＭ１０３から読み出され、ＲＯＭアドレス生成部１０４に入力される。ＲＯＭアドレス生成部１０４は表示コードをデコードして、表示データが記憶されているＲＯＭ１０５をアクセスするためのＲＯＭアドレスを出力する。このＲＯＭアドレスによりＲＯＭ１０５から表示データが出力され、色変換部１０６に入力される。色変換部１０６では、ＲＯＭ１０５から入力した表示データを、表示装置１０７で表示できるＲＧＢ表示データに変換して表示装置１０７へ出力する。表示装置１０７では、ＲＡＭ１０３に記憶された表示コードの順番に表示される。
【０００５】
この図２で示した従来例では、“ＡＡＡＢ”という文字列の表示例が示されている。また、ＲＡＭ１０３に記憶された表示コードには、表示を終了するか否かを示す表示終了ビットが設けてあり、表示終了ビットが例えば「１」のときにＲＯＭアドレス生成部１０４のデコーダーで検出されてＣＰＵ１０２に通知され、表示が完了する。
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、同じ表示データを連続して表示したい場合でも、ＲＡＭ１０３に同じ表示データを示す表示コードを、連続する表示データ数分だけ記憶しなければならないために、ＲＡＭ１０３の容量が増大するという問題点を有していた。
【０００７】
本発明は、上記従来の問題点を解決するもので、表示コードを記憶しておくＲＡＭが少ない容量でも同じ表示データの連続表示を可能にする表示制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の表示制御装置は、ＣＰＵと、複数の表示コードを予め記憶しており、ＣＰＵから出力されるアドレスに対応した表示コードを出力するＲＡＭと、ＲＡＭから出力される表示コードをデコードして表示データメモリアドレスを生成する表示データメモリアドレス生成部と、表示データメモリアドレス生成部から出力される表示データメモリアドレスによりあらかじめ記憶されている表示データを出力する表示データメモリと、表示データメモリから出力される表示データを記憶するバッファメモリと、表示データメモリから出力される表示データおよびバッファメモリに記憶された表示データのうちいずれかを選択して出力するセレクタとを備え、複数の表示コードの各々は、自らが連続表示を制御する表示コードであるか否かを示す連続表示制御ビットを有しており、連続表示を制御する表示コードは、さらに連続回数を示す連続回数ビットを有しており、表示データメモリアドレス生成部によりデコードされた表示コードが連続表示を制御する表示コードである場合は、セレクタは、バッファメモリに記憶された表示データを連続回数ビットにより示される回数連続して選択して出力し、表示データメモリアドレス生成部によりデコードされた表示コードが連続表示を制御する表示コードでない場合は、セレクタは、表示データメモリから出力される表示データを選択して出力することを特徴とする。
【０００９】
この構成によって、連続して同一の表示データを出力して表示する場合、ＲＡＭに、表示すべき表示データに対応する表示コードを１つと、連続表示するための制御ビットを含む表示コードとを記憶するだけでよいために、表示コードを記憶するＲＡＭの容量を節約することができ、少ないＲＡＭ容量で連続表示が可能となる。
【００１０】
また、連続表示を制御する表示コードが、連続回数を示す連続回数ビットを有していることによって、ＲＡＭに、表示すべき表示データに対応する表示コードを１つ記憶しておけば、何回でも連続して表示することができる。
【００１１】
請求項２記載の表示制御装置は、請求項１記載の表示制御装置において、セレクタから出力される表示データをＲＧＢ表示データに変換する色変換部を設けたことを特徴とする。
これによって、カラー表示を行うことができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の実施の形態の表示制御装置のブロック図である。図１において、１０１は本発明の実施の形態の表示制御装置、１０２はＣＰＵ、１０３は表示コードを記憶するＲＡＭ、１０４はＲＯＭアドレス生成部（表示データメモリアドレス生成部）、１０５は表示データメモリであるＲＯＭ、１０６は色変換部、１０７は表示装置、１１１はバッファメモリ、１１２は表示データをＲＯＭ１０５とバッファメモリ１１１からセレクトするセレクタである。
【００１３】
図１に示す本実施の形態では、図３の従来例の構成に加え、ＲＯＭ１０５から出力される表示データを記憶するバッファメモリ１１１と、ＲＯＭ１０５とバッファメモリ１１１のいずれかの表示データを選択するセレクタ１１２とを設け、ＲＡＭ１０３に、表示装置１０７へ同一のＲＧＢ表示データを連続して出力するために従来のように同一の表示コードを連続して記憶する代わりに、連続表示するための制御ビット（連続表示制御ビット，連続回数ビット）を含む表示コードを記憶している。そして、ＲＯＭアドレス生成部１０４で表示コードｂをデコードしたときに、連続回数ビットに示される回数だけセレクタ１１２がバッファメモリ１１１の表示データを連続して選択出力するようにしている。
【００１４】
以上のように構成される本実施の形態の表示制御装置について、以下その動作を説明する。なお、ここでは、図１の表示装置１０７に示された“ＡＡＡＢ”という文字列の表示を例に説明する。
ＲＡＭ１０３には、あらかじめＣＰＵ１０２により表示する順番に一例として表示コードａ，ｂ，ｃが記憶されている。表示コードａ，ｃには、表示を終了する否かを「１」と「０」で示す表示終了ビットと、同一表示データを連続して表示するか否かを「１」と「０」で示す連続表示制御ビットと、表示データが記憶されたＲＯＭ１０５にアクセスするためのＲＯＭアドレス生成用の本来の表示コードとしての表示用基本ビットとを含んでいる。また、表示コードｂには、表示終了ビットと、連続表示制御ビットと、同一表示データを連続して表示するための連続回数ビットとを含んでいる。
【００１５】
まず、ＣＰＵ１０２から出力されるＲＡＭアドレスにより、ＲＡＭ１０３から表示コードａが読み出され、ＲＯＭアドレス生成部１０４に入力される。ＲＯＭアドレス生成部１０４は表示コードａをデコードして、その表示用基本ビット部分からＲＯＭ１０５にアクセスするためのＲＯＭアドレスを生成し出力する。また、表示コードａの連続表示制御ビットが「０」であるため、セレクタ１１２はＲＡＭ１０５の表示データを選択する状態である。ＲＯＭアドレスによりＲＯＭ１０５から「Ａ」の表示データが出力され、セレクタ１１２を介して色変換部１０６に入力されるとともに、バッファメモリ１１１に入力され記憶される。色変換部１０６では、セレクタ１１２から入力された表示データを、表示装置１０７で表示できるＲＧＢ表示データに変換して表示装置１０７へ出力する。これにより、表示装置１０７では、左端のはじめの“Ａ”が表示される。
【００１６】
つぎに、ＣＰＵ１０２から出力されるＲＡＭアドレスにより、ＲＡＭ１０３から表示コードｂが読み出され、ＲＯＭアドレス生成部１０４に入力される。表示コードｂは、連続表示制御ビットが連続表示を示す「１」であり、連続回数ビットの内容が「２」であるとする。この表示コードｂがＲＯＭアドレス生成部１０４のデコーダーでデコードされて、バッファメモリ１１１のデータを２回連続して選択する旨の制御信号がセレクタ１１２へ送られる。この制御信号によりセレクタ１１２は、その出力をバッファメモリ１１１からの入力に切り換え、バッファメモリ１１１に記憶されている「Ａ」の表示データが２回連続して色変換部１０６へ出力され、ＲＧＢ表示データに変換される。これにより、表示装置１０７では、左端から２番目と３番目の“Ａ”が表示される。以上のように、“Ａ”を３回連続して表示するために、表示コードｂの連続回数ビットの内容は、セレクタ１１２がバッファメモリ１１１の表示データを選択する回数（すなわち“Ａ”の連続表示回数−１）である「２」としている。
【００１７】
つぎに、ＣＰＵ１０２から出力されるＲＡＭアドレスにより、ＲＡＭ１０３から表示コードｃが読み出され、ＲＯＭアドレス生成部１０４に入力される。ＲＯＭアドレス生成部１０４は表示コードｃをデコードして、その表示用基本ビット部分からＲＯＭ１０５にアクセスするためのＲＯＭアドレスを生成し出力するとともに、表示終了ビットが表示の終了を示す「１」であるため、その旨をＣＰＵ１０２へ通知する。ＲＯＭアドレス生成部１０４から出力されたＲＯＭアドレスによりＲＯＭ１０５から「Ｂ」の表示データが出力され、セレクタ１１２を介して色変換部１０６に入力されるとともに、バッファメモリ１１１に入力され記憶される。色変換部１０６では、セレクタ１１２から入力された表示データを、表示装置１０７で表示できるＲＧＢ表示データに変換して表示装置１０７へ出力する。これにより、表示装置１０７では、左端から４番目（右端）の“Ｂ”が表示される。そして、前述のようにＲＯＭアドレス生成部１０４のデコーダーからＣＰＵ１０２に表示終了通知がされているため、表示が完了する。
【００１８】
以上のように本発明の実施の形態によれば、ＲＯＭ１０５から出力される表示データを記憶するバッファメモリ１１１と、ＲＯＭ１０５とバッファメモリ１１１のいずれかの表示データを選択するセレクタ１１２とを設け、ＲＡＭ１０３に連続表示制御ビットおよび連続回数ビットを含む表示コードｂを記憶することにより、表示コードａを１つＲＡＭ１０３に記憶するだけで、連続表示を行うことができ、表示コードを記憶するＲＡＭ１０３の容量を節約することができ、少ないＲＡＭ容量で連続表示が可能となる。
【００１９】
なお、本発明の実施の形態においては、ＲＡＭ１０３に、連続表示したい表示データに対応する表示コードａに引き続いて連続表示を制御する表示コードｂを記憶するようにしたが、連続したい表示コードａのなかに、表示コードｂの連続表示制御ビットおよび連続回数ビットを含めるようにしてもよいことは言うまでもない。
【００２０】
また、本実施の形態では、表示データメモリとしてＲＯＭ１０５を用いたが、ＲＡＭでもよいことは言うまでもない。
また、色変換部１０６を設けることによって、表示装置１０７でカラー表示を行うことができるが、白黒表示の場合には、色変換部１０６は必要ない。
【００２１】
【発明の効果】
以上のように本発明は、ＲＡＭに、セレクタから同一の表示データを連続して出力させるために同一の表示コードを連続して記憶する代わりに、連続表示するための制御ビットを含む表示コードを記憶しておき、表示データメモリアドレス生成部は連続表示するための制御ビットを含む表示コードをデコードしたときにセレクタに連続表示制御信号を発し、この連続表示制御信号によりセレクタがバッファメモリに記憶された表示データを選択するようにしたことにより、連続して同一の表示データを表示する場合、ＲＡＭに、表示すべき表示データに対応する表示コードを１つと、連続表示するための制御ビットを含む表示コードとを記憶するだけでよいために、表示コードを記憶するＲＡＭの容量を節約することができ、少ないＲＡＭ容量で連続表示が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の表示制御装置のブロック図。
【図２】従来の表示制御装置のブロック図。
【符号の説明】
１０１ 表示制御装置
１０２ ＣＰＵ
１０３ ＲＡＭ
１０４ ＲＯＭアドレス生成部（表示データメモリアドレス生成部）
１０５ ＲＯＭ（表示データメモリ）
１０６ 色変換部
１０７ 表示装置
１１１ バッファメモリ
１１２ セレクタ
Claims (2)
- ＣＰＵと、
複数の表示コードを予め記憶しており、前記ＣＰＵから出力されるアドレスに対応した前記表示コードを出力するＲＡＭと、
前記ＲＡＭから出力される表示コードをデコードして表示データメモリアドレスを生成する表示データメモリアドレス生成部と、
前記表示データメモリアドレス生成部から出力される表示データメモリアドレスによりあらかじめ記憶されている表示データを出力する表示データメモリと、
前記表示データメモリから出力される表示データを記憶するバッファメモリと、
前記表示データメモリから出力される表示データおよび前記バッファメモリに記憶された表示データのうちいずれかを選択して出力するセレクタとを備え、
前記複数の表示コードの各々は、自らが連続表示を制御する表示コードであるか否かを示す連続表示制御ビットを有しており、
前記連続表示を制御する表示コードは、さらに連続回数を示す連続回数ビットを有しており、
前記表示データメモリアドレス生成部によりデコードされた表示コードが前記連続表示を制御する表示コードである場合は、前記セレクタは、前記バッファメモリに記憶された表示データを前記連続回数ビットにより示される回数連続して選択して出力し、前記表示データメモリアドレス生成部によりデコードされた表示コードが前記連続表示を制御する表示コードでない場合は、前記セレクタは、前記表示データメモリから出力される表示データを選択して出力すること
を特徴とする表示制御装置。 - セレクタから出力される表示データをＲＧＢ表示データに変換する色変換部を設けたことを特徴とする請求項１記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081397A JP3545165B2 (ja) | 1997-05-12 | 1997-05-12 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081397A JP3545165B2 (ja) | 1997-05-12 | 1997-05-12 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10312183A JPH10312183A (ja) | 1998-11-24 |
| JP3545165B2 true JP3545165B2 (ja) | 2004-07-21 |
Family
ID=14795619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12081397A Expired - Fee Related JP3545165B2 (ja) | 1997-05-12 | 1997-05-12 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3545165B2 (ja) |
-
1997
- 1997-05-12 JP JP12081397A patent/JP3545165B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10312183A (ja) | 1998-11-24 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040406 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100416 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110416 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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