JPH023997B2 - - Google Patents
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- JPH023997B2 JPH023997B2 JP55072285A JP7228580A JPH023997B2 JP H023997 B2 JPH023997 B2 JP H023997B2 JP 55072285 A JP55072285 A JP 55072285A JP 7228580 A JP7228580 A JP 7228580A JP H023997 B2 JPH023997 B2 JP H023997B2
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- display
- address
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- horizontal
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- 238000006243 chemical reaction Methods 0.000 claims description 28
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
Landscapes
- Television Systems (AREA)
Description
【発明の詳細な説明】
本発明は、文字放送等において送信側から送ら
れてきた信号を変換し表示する表示装置に関し、
特に受信した１文字エリア分でモザイクパターン
のコード化信号を、送信側から指定された大きさ
のモザイクパターンに変換する簡素で効率的な表
示装置を提案するものである。
れてきた信号を変換し表示する表示装置に関し、
特に受信した１文字エリア分でモザイクパターン
のコード化信号を、送信側から指定された大きさ
のモザイクパターンに変換する簡素で効率的な表
示装置を提案するものである。
ドツト化した文字、図形を伝送しCRTに表示
する文字放送は、表示する文字、カラーのエリア
があらかじめ決定されており、表示メモリも表示
ドツトパターンのドツト数分有しており、送られ
てくるパターンをそのまま記憶する方法が用いら
れている。この方式を用いモザイク等の画素のあ
らいパターンを伝送する場合そのままのパターン
を送ると伝送容量が多く効率が悪いため１文字エ
リア分のモザイクパターンをコード化して伝送す
る方法が考えられる。
する文字放送は、表示する文字、カラーのエリア
があらかじめ決定されており、表示メモリも表示
ドツトパターンのドツト数分有しており、送られ
てくるパターンをそのまま記憶する方法が用いら
れている。この方式を用いモザイク等の画素のあ
らいパターンを伝送する場合そのままのパターン
を送ると伝送容量が多く効率が悪いため１文字エ
リア分のモザイクパターンをコード化して伝送す
る方法が考えられる。
いま１文字エリアを縦横それぞれ数個に分割し
その各エリアを１モザイクパターンとして使用す
る時、分割する数値によつては等分割できない場
合、又分割比を変えて効果を持たせようとする場
合が生じてくる。例えば、１文字エリアが横16ド
ツト・縦24ドツトである時、横３分割、縦５分割
する場合、横方向５，６，５ドツトに分割した
り、また６，４，６ドツトに分割することがで
き、一方、縦方向も同様にいろいろな分割方法が
考えられる。この様に送信側より送られてくる等
分割でないモザイクパターンを受け表示するに
は、CPU等によりすべてプログラム処理で表示
メモリに再現することも可能ではあるが処理時間
等にむだが多く、一方、ハードロジツクのみでは
非常に複雑になつて実用的ではない。
その各エリアを１モザイクパターンとして使用す
る時、分割する数値によつては等分割できない場
合、又分割比を変えて効果を持たせようとする場
合が生じてくる。例えば、１文字エリアが横16ド
ツト・縦24ドツトである時、横３分割、縦５分割
する場合、横方向５，６，５ドツトに分割した
り、また６，４，６ドツトに分割することがで
き、一方、縦方向も同様にいろいろな分割方法が
考えられる。この様に送信側より送られてくる等
分割でないモザイクパターンを受け表示するに
は、CPU等によりすべてプログラム処理で表示
メモリに再現することも可能ではあるが処理時間
等にむだが多く、一方、ハードロジツクのみでは
非常に複雑になつて実用的ではない。
本発明は、上述のようなモザイクパターンの信
号を受信した際にも効率よく再現し表示できる簡
素な構成の表示装置を提供するものである。
号を受信した際にも効率よく再現し表示できる簡
素な構成の表示装置を提供するものである。
本発明の一実施例の構成図を第１図に示す。１
は表示用クロツク発生部、２は水平表示アドレス
カウンタ部、３は垂直表示アドレスカウンタ部、
４は水平表示アドレス変換部、５は垂直表示アド
レス変換部、６は表示パターン記憶部、７は
CPUバス接続端子、８は表示用シリアル信号出
力端子である。
は表示用クロツク発生部、２は水平表示アドレス
カウンタ部、３は垂直表示アドレスカウンタ部、
４は水平表示アドレス変換部、５は垂直表示アド
レス変換部、６は表示パターン記憶部、７は
CPUバス接続端子、８は表示用シリアル信号出
力端子である。
１文字表示エリアのモザイクコード信号は、ド
ツトを有する場合“１”、有しない場合は、“０”
とし、１文字表示エリア分割数つまり構成モザイ
クパターン数分のビツト長で構成され送信側より
送られてくるものである。表示用クロツク発生部
１は一般のパターン伝送の文字、図形を表示する
ためのクロツク信号を発生しており、水平表示ア
ドレスカウンタ部２は、前記クロツク信号を分周
して水平方向の表示アドレスを作成し水平表示ア
ドレス変換部４に入力する。一方垂直表示アドレ
スカウンタ部３は、水平方向アドレスをさらに分
周し垂直方向の表示アドレスを作成し垂直表示ア
ドレス変換部５に入力する。４，５の各表示アド
レス変換部は記憶回路で構成されており、それぞ
れ表示の水平方向の構成ドツト数分、垂直方向の
構成ドツト数分のアドレスを有しているものであ
る。表示パターン記憶部６は表示画面全体構成ド
ツト数分の容量を有している記憶回路である。
ツトを有する場合“１”、有しない場合は、“０”
とし、１文字表示エリア分割数つまり構成モザイ
クパターン数分のビツト長で構成され送信側より
送られてくるものである。表示用クロツク発生部
１は一般のパターン伝送の文字、図形を表示する
ためのクロツク信号を発生しており、水平表示ア
ドレスカウンタ部２は、前記クロツク信号を分周
して水平方向の表示アドレスを作成し水平表示ア
ドレス変換部４に入力する。一方垂直表示アドレ
スカウンタ部３は、水平方向アドレスをさらに分
周し垂直方向の表示アドレスを作成し垂直表示ア
ドレス変換部５に入力する。４，５の各表示アド
レス変換部は記憶回路で構成されており、それぞ
れ表示の水平方向の構成ドツト数分、垂直方向の
構成ドツト数分のアドレスを有しているものであ
る。表示パターン記憶部６は表示画面全体構成ド
ツト数分の容量を有している記憶回路である。
受信されたモザイクコード信号は、CPUによ
りCPUバス接続端子７から表示パターン記憶部
６に、CRT表示走査順に配列変更され記憶され
る。４，５の各表示アドレス変換部には、送信側
からの情報に含まれている１文字表示エリアの分
割指定により表示パターン記憶部６の読出しを制
御する情報がCPUにより入力される。
りCPUバス接続端子７から表示パターン記憶部
６に、CRT表示走査順に配列変更され記憶され
る。４，５の各表示アドレス変換部には、送信側
からの情報に含まれている１文字表示エリアの分
割指定により表示パターン記憶部６の読出しを制
御する情報がCPUにより入力される。
例えば、送信側からの指定が、１文字表示エリ
アを横５，６，５ドツトの３分割、縦５，５，
４，５，５ドツトの５分割の指定の場合、水平表
示アドレス変換部４の内容は水平表示アドレスカ
ウンタ部２の出力変化の５回・６回・５回毎に１
回づつ出力が変化する様構成された情報が入力さ
れ、一方垂直表示アドレス変換部５には、垂直表
示アドレスカウンタ部３の出力変化の５回・５
回・４回・５回・５回毎に１回づつ出力が変化す
る情報が入力される。水平表示アドレスカウンタ
部２はバイナリーカウンタであり、表示クロツク
の１変化毎にアドレスを１アツプし水平表示アド
レス変換部４に入力する。水平表示アドレス変換
部４は入力信号の５回・６回・５回毎に出力信号
を１アツプさせ、出力信号を表示パターン記憶部
６のアドレスとして入力し、表示パターンを読み
出す。垂直方向も垂直表示アドレスカウンタ部
３、垂直表示アドレス変換部５、表示パターン記
憶部６の構成により同様に行うため、表示パター
ン記憶部６の内容は１文字エリアと横３分割・縦
５分割したモザイクパターンで８の表示用シリア
ル信号用出力端子に読み出されるものである。
アを横５，６，５ドツトの３分割、縦５，５，
４，５，５ドツトの５分割の指定の場合、水平表
示アドレス変換部４の内容は水平表示アドレスカ
ウンタ部２の出力変化の５回・６回・５回毎に１
回づつ出力が変化する様構成された情報が入力さ
れ、一方垂直表示アドレス変換部５には、垂直表
示アドレスカウンタ部３の出力変化の５回・５
回・４回・５回・５回毎に１回づつ出力が変化す
る情報が入力される。水平表示アドレスカウンタ
部２はバイナリーカウンタであり、表示クロツク
の１変化毎にアドレスを１アツプし水平表示アド
レス変換部４に入力する。水平表示アドレス変換
部４は入力信号の５回・６回・５回毎に出力信号
を１アツプさせ、出力信号を表示パターン記憶部
６のアドレスとして入力し、表示パターンを読み
出す。垂直方向も垂直表示アドレスカウンタ部
３、垂直表示アドレス変換部５、表示パターン記
憶部６の構成により同様に行うため、表示パター
ン記憶部６の内容は１文字エリアと横３分割・縦
５分割したモザイクパターンで８の表示用シリア
ル信号用出力端子に読み出されるものである。
アドレス変換部４，５には、それぞれ水平・垂
直の表示画面構成のドツド数分のアドレスを持つ
記憶部があり、表示パターン記憶部６は表示画面
全体分の容量を有しているため一般のパターン画
面から１文字エリア単位のモザイクパターンまで
自由自在に分割した画面を表示することができ
る。
直の表示画面構成のドツド数分のアドレスを持つ
記憶部があり、表示パターン記憶部６は表示画面
全体分の容量を有しているため一般のパターン画
面から１文字エリア単位のモザイクパターンまで
自由自在に分割した画面を表示することができ
る。
第２図に本実施例のさらに具体的な構成図を示
す。この構成は、１表示画面横248ドツト、縦192
ドツトで、１文字表示エリアは、横16ドツト、縦
24ドツトで１画面横15.5文字、縦８行で構成され
るものであり、１文字エリアを横最大４分割、縦
最大８分割の分割数に限定したものでモザイクパ
ターン表示専用に構成したものである。９は表示
クロツク発生回路、１０は表示ゲート信号入力端
子、１１はAND回路、１２は水平表示アドレス
カウンタ、１３は垂直表示アドレスカウンタ、１
４，１５，２２は切替回路、１６は水平アドレス
変換RAM、１７は垂直アドレス変換RAM、１
８，１９，２３はアドレスデコード回路、２０，
２１はデータ保持回路、２４は表示パターン記憶
RAM、２５はCPUデータバス接続端子、２６は
CPUアドレスバス接続端子、２７は表示用シリ
アル信号出力端子である。
す。この構成は、１表示画面横248ドツト、縦192
ドツトで、１文字表示エリアは、横16ドツト、縦
24ドツトで１画面横15.5文字、縦８行で構成され
るものであり、１文字エリアを横最大４分割、縦
最大８分割の分割数に限定したものでモザイクパ
ターン表示専用に構成したものである。９は表示
クロツク発生回路、１０は表示ゲート信号入力端
子、１１はAND回路、１２は水平表示アドレス
カウンタ、１３は垂直表示アドレスカウンタ、１
４，１５，２２は切替回路、１６は水平アドレス
変換RAM、１７は垂直アドレス変換RAM、１
８，１９，２３はアドレスデコード回路、２０，
２１はデータ保持回路、２４は表示パターン記憶
RAM、２５はCPUデータバス接続端子、２６は
CPUアドレスバス接続端子、２７は表示用シリ
アル信号出力端子である。
第２図の１４，１５，２２の切替回路は、それ
ぞれ１８，１９，２３のアドレスデコード回路に
よりCPUが１６，１７，２４のRAMに書込みを
行う時のみアドレス信号をCPU側に切替えるも
のである。また９の表示クロツク発生回路で発生
したクロツク信号は、端子１０からの表示ゲート
信号によりAND回路１１で全面表示エリア部分
のみクロツクを出力し水平アドレスカウンタ１２
に入力する。水平表示アドレスカウンタ１２は表
示画面が横248ドツトで構成されるため８ビツト
の表示アドレスを出力し切替回路１４を通り水平
表示アドレス変換RAM１６のアドレス端子に入
力される。一方垂直表示アドレスカウンタ１３
は、表示画面が縦192ビツトで構成されるため８
ビツトの表示アドレスを出力し切替回路１５を通
り垂直アドレス変換RAM１７のアドレス端子に
入力される。水平表示アドレス変換RAM１６
は、１文字エリアを横最大４分割し、画面全体で
は64分割となるため６ビツトの出力を持つて256
×６ビツトのRAMで構成され、垂直表示アドレ
ス変換RAM１７は１文字エリアを最大８分割
し、画面全体では64分割となるため同様に256×
６ビツトのRAMで構成され、水平、垂直共８ビ
ツトから６ビツトへのアドレス変換を行う。
ぞれ１８，１９，２３のアドレスデコード回路に
よりCPUが１６，１７，２４のRAMに書込みを
行う時のみアドレス信号をCPU側に切替えるも
のである。また９の表示クロツク発生回路で発生
したクロツク信号は、端子１０からの表示ゲート
信号によりAND回路１１で全面表示エリア部分
のみクロツクを出力し水平アドレスカウンタ１２
に入力する。水平表示アドレスカウンタ１２は表
示画面が横248ドツトで構成されるため８ビツト
の表示アドレスを出力し切替回路１４を通り水平
表示アドレス変換RAM１６のアドレス端子に入
力される。一方垂直表示アドレスカウンタ１３
は、表示画面が縦192ビツトで構成されるため８
ビツトの表示アドレスを出力し切替回路１５を通
り垂直アドレス変換RAM１７のアドレス端子に
入力される。水平表示アドレス変換RAM１６
は、１文字エリアを横最大４分割し、画面全体で
は64分割となるため６ビツトの出力を持つて256
×６ビツトのRAMで構成され、垂直表示アドレ
ス変換RAM１７は１文字エリアを最大８分割
し、画面全体では64分割となるため同様に256×
６ビツトのRAMで構成され、水平、垂直共８ビ
ツトから６ビツトへのアドレス変換を行う。
１文字エリアを横５・６・５ドツトの３分割、
縦５，５，４，５，５ドツトの５分割の場合のア
ドレス変換RAM１６，１７の内容を第３図に示
す。第３図アは第２図の水平表示アドレス変換
RAM１６の内容を示したものでＡ列はこのRM
のアドレス番号、Ｂ列は出力データで表示クロツ
クの１毎に＋１更新する入力アドレス内容が読み
出され５アドレス、６アドレス、５アドレスに各
１回＋１更新したデータを出力しデータ保持回路
２０、切替回路２２を通り表示パターン記憶
RAM２４に水平表示アドレスとして入力する。
第３図イは第２図の垂直表示アドレス変換RAM
１７の内容を示したものでＣ列はRAMのアドレ
ス番号、Ｄ列はデータで水平方向と同様に入力ア
ドレスの５，５，４，５，５アドレスに各１回＋
１更新したデータを出力し表示パターン記憶
RAM２４に垂直表示アドレスとして入力する。
第３図に示したRAMの内容は送信側からの分割
指定によりCPUで書き換えることができる。な
お表示パターン記憶RAM２４は、画面全体が最
大水平64分割、垂直64分割されるため4096のアド
レスを有する4096×１のRAMで構成されるもの
でアドレスはCRT走査順に配列されている。
縦５，５，４，５，５ドツトの５分割の場合のア
ドレス変換RAM１６，１７の内容を第３図に示
す。第３図アは第２図の水平表示アドレス変換
RAM１６の内容を示したものでＡ列はこのRM
のアドレス番号、Ｂ列は出力データで表示クロツ
クの１毎に＋１更新する入力アドレス内容が読み
出され５アドレス、６アドレス、５アドレスに各
１回＋１更新したデータを出力しデータ保持回路
２０、切替回路２２を通り表示パターン記憶
RAM２４に水平表示アドレスとして入力する。
第３図イは第２図の垂直表示アドレス変換RAM
１７の内容を示したものでＣ列はRAMのアドレ
ス番号、Ｄ列はデータで水平方向と同様に入力ア
ドレスの５，５，４，５，５アドレスに各１回＋
１更新したデータを出力し表示パターン記憶
RAM２４に垂直表示アドレスとして入力する。
第３図に示したRAMの内容は送信側からの分割
指定によりCPUで書き換えることができる。な
お表示パターン記憶RAM２４は、画面全体が最
大水平64分割、垂直64分割されるため4096のアド
レスを有する4096×１のRAMで構成されるもの
でアドレスはCRT走査順に配列されている。
第４図は送信側から送られるモザイクコード信
号で、第４図アは送信側の１文字エリアのモザイ
クパターンで384ドツト（16×24）の画素情報は
第４図イの様にコード形式に変換して送られる。
第４図ウは第２図の表示パターン記憶RAM２４
の内容を示したもので、受信された信号は、
CPUにより第２図２５，２６の端子を通し表示
パターン記憶RM２４に第４図ウの様に、データ
Ｅはアドレス０に、Ｆは１に、Ｇは２に、Ｈは40
に、Ｉは41に……CRTの表示走査順に配列変更
し記憶する。
号で、第４図アは送信側の１文字エリアのモザイ
クパターンで384ドツト（16×24）の画素情報は
第４図イの様にコード形式に変換して送られる。
第４図ウは第２図の表示パターン記憶RAM２４
の内容を示したもので、受信された信号は、
CPUにより第２図２５，２６の端子を通し表示
パターン記憶RM２４に第４図ウの様に、データ
Ｅはアドレス０に、Ｆは１に、Ｇは２に、Ｈは40
に、Ｉは41に……CRTの表示走査順に配列変更
し記憶する。
そして表示パターン記憶RAM２４に記憶され
たモザイクパターンは、前記表示アドレス変換
RAM１６，１７の出力信号により第４図ウの０
アドレスの信号は水平５ドツト長で垂直５ドツト
長のモザイクに変換され表示される。表示パター
ン記憶RAM２４の他のアドレスのデータも同様
に読出されCRT上に１画面のモザイクパターン
を表示することが可能となる。
たモザイクパターンは、前記表示アドレス変換
RAM１６，１７の出力信号により第４図ウの０
アドレスの信号は水平５ドツト長で垂直５ドツト
長のモザイクに変換され表示される。表示パター
ン記憶RAM２４の他のアドレスのデータも同様
に読出されCRT上に１画面のモザイクパターン
を表示することが可能となる。
上記実施例からも明らかなように本発明によれ
ば、一定周期でインクリメントする表示アドレス
をアドレス変換部により任意の数列に分周変換す
ることができ、表示パターン記憶部に記憶された
内容を、ドツトごとに変化する小さい模様（いわ
ゆるドツトパターン）から、ブロツク単位のいわ
ゆるモザイクパターン、さらには１表示画面１ド
ツトの大きさまで任意のサイズで表示すること
が、比較的簡単な同一構成により効率よく処理で
きる優れた表示装置を提供できるものである。
ば、一定周期でインクリメントする表示アドレス
をアドレス変換部により任意の数列に分周変換す
ることができ、表示パターン記憶部に記憶された
内容を、ドツトごとに変化する小さい模様（いわ
ゆるドツトパターン）から、ブロツク単位のいわ
ゆるモザイクパターン、さらには１表示画面１ド
ツトの大きさまで任意のサイズで表示すること
が、比較的簡単な同一構成により効率よく処理で
きる優れた表示装置を提供できるものである。
第１図は本発明の表示装置の一実施例を示す原
理的な構成図、第２図は本実施例の具体的な構成
図、第３図ア，イは水平、垂直アドレス変換部の
内容を示す状態図、第４図アはモザイクパターン
を示す図、同図イは伝送される信号を示す模式
図、同図ウは表示パターン記憶RAMの内容を示
す状態図である。 １……表示用クロツク発生部、２……水平表示
アドレスカウンタ部、３……垂直表示アドレスカ
ウンタ部、４……水平表示アドレス変換部、５…
…垂直表示アドレス変換部、６……表示パターン
記憶部、７……CPU接続端子、８……表示用シ
リアル信号出力端子。
理的な構成図、第２図は本実施例の具体的な構成
図、第３図ア，イは水平、垂直アドレス変換部の
内容を示す状態図、第４図アはモザイクパターン
を示す図、同図イは伝送される信号を示す模式
図、同図ウは表示パターン記憶RAMの内容を示
す状態図である。 １……表示用クロツク発生部、２……水平表示
アドレスカウンタ部、３……垂直表示アドレスカ
ウンタ部、４……水平表示アドレス変換部、５…
…垂直表示アドレス変換部、６……表示パターン
記憶部、７……CPU接続端子、８……表示用シ
リアル信号出力端子。
Claims (1)
- １ 表示クロツク発生手段、表示アドレス発生手
段、表示アドレス変換手段、表示パターン記憶手
段、処理手段を有し、前記表示クロツク発生手段
により発生した表示クロツク信号を前記表示アド
レス発生手段により分周し、ドツトパターン表示
用垂直方向および水平方向のアドレス信号を発生
し、このドツトパターン表示用アドレス信号を前
記表示アドレス変換手段により垂直方向、水平方
向個別に前記処理手段の指定する任意数列に分周
したアドレス信号に変換し、前記表示パターン記
憶手段に表示アドレス信号として入力し、この表
示パターン記憶手段の内容を読出して表示し、前
記処理手段により前記表示アドレス変換手段に指
定する数列を変更することにより前記表示パター
ン記憶手段に記憶された内容を垂直方向、水平方
向とも任意のドツトサイズで表示することを特徴
とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228580A JPS56168481A (en) | 1980-05-29 | 1980-05-29 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228580A JPS56168481A (en) | 1980-05-29 | 1980-05-29 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56168481A JPS56168481A (en) | 1981-12-24 |
| JPH023997B2 true JPH023997B2 (ja) | 1990-01-25 |
Family
ID=13484853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7228580A Granted JPS56168481A (en) | 1980-05-29 | 1980-05-29 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56168481A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207780A (ja) * | 1982-05-28 | 1983-12-03 | Hitachi Ltd | 文字図形表示回路 |
| JPS60188981A (ja) * | 1984-03-08 | 1985-09-26 | 株式会社写研 | 文字デ−タの倍率変換方式 |
| JPS61254983A (ja) * | 1985-05-07 | 1986-11-12 | 株式会社ピーエフユー | 表示文字属性制御方式 |
| JPS61254980A (ja) * | 1985-05-07 | 1986-11-12 | 株式会社ピーエフユー | 文字フオント転送制御方式 |
-
1980
- 1980-05-29 JP JP7228580A patent/JPS56168481A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56168481A (en) | 1981-12-24 |
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